KR20150007948A

KR20150007948A - Application processor and display system having the same

Info

Publication number: KR20150007948A
Application number: KR1020140080512A
Authority: KR
Inventors: 오희태; 김동휘; 김도경
Original assignee: 삼성전자주식회사
Priority date: 2013-07-11
Filing date: 2014-06-30
Publication date: 2015-01-21
Also published as: TW201503097A; TWI646522B

Abstract

An application processor which is for a display system of a portable device which displays image data on a display panel comprises; a controller which obtains a frequency of a data transmission timing control signal received from a display driver IC and generates a frequency control signal to control a frequency related to an operation clock signal for the display driver IC based on the obtained frequency; a transmitter which transmits the generated frequency control signal to the display driver IC; and a frequency calculation circuit. The frequency calculation circuit comprises; a detector which receives the data transmission timing control signal from the display driver IC; and a frequency calculator which calculates the frequency of the data transmission timing control signal.

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an application processor and a display system including the same.

본 발명의 개념에 따른 실시 예는 애플리케이션 프로세서에 관한 것으로, 특히 디스플레이 드라이버 IC로부터 출력된 데이터 전송 타이밍 제어 신호에 기초하여 상기 디스플레이 드라이버 IC의 작동 클락 신호의 주파수를 조절할 수 있는 애플리케이션 프로세서와 이를 포함하는 디스플레이 시스템에 관한 것이다.An embodiment according to the concept of the present invention relates to an application processor and in particular to an application processor capable of adjusting the frequency of an operation clock signal of the display driver IC based on a data transmission timing control signal output from a display driver IC, Display system.

LCD 패널을 포함하는 모바일 장치(mobile device)에서, 상기 LCD 패널을 구동하는 방법으로서 비디오 모드(video mode)와 명령 모드(command mode)가 있다.In a mobile device including an LCD panel, there are a video mode and a command mode as a method of driving the LCD panel.

MIPI DSI(Mobile Industry Processor Interface, Display Serial Interface)는 휴대용 전자 장치를 위한 가장 최근의 디스플레이 표준이다.The MIPI Mobile Industry Processor Interface (DSI) is the latest display standard for portable electronic devices.

MIPI는 두 개의 디스플레이 표준들, 즉 비디오 모드와 명령 모드를 지원한다.MIPI supports two display standards: video mode and command mode.

상기 명령 모드에서 프레임 데이터 전송의 시작은 티어링 효과(tearing effect(TE)) 신호에 의해 제어된다. 상기 비디오 모드에서 프레임 데이터는 실시간으로 호스트로부터 패널로 전송된다.In the command mode, the start of frame data transmission is controlled by a tearing effect (TE) signal. In the video mode, frame data is transmitted from the host to the panel in real time.

디스플레이 패널에 정지 영상(still image)을 디스플레이하고자 할 때, 디스플레이 드라이버 IC는 상기 디스플레이 드라이버 IC에 내장된 프레임 버퍼에 저장된 정지 영상을 주기적으로 리드하고 리드된 정지 영상을 상기 디스플레이 패널에 디스플레이한다. 이를 패널 셀프 리프레쉬(panel self refresh)라고 한다.When a still image is to be displayed on the display panel, the display driver IC periodically reads the still image stored in the frame buffer built in the display driver IC and displays the read still image on the display panel. This is called panel self refresh.

이때, 디스플레이 드라이버 IC는 RC 오실레이터로부터 출력된 클락 신호를 이용하여 상기 패널 셀프 리프레쉬를 수행한다. 상기 RC 오실레이터는 온도 변화에 민감하기 때문에 상기 클락 신호의 주파수에 편차가 발생한다. 상기 편차는 EMI (electromagnetic interference)를 발생시키고, 상기 EMI는 다른 장치의 작동 주파수에 간섭을 일으킨다.At this time, the display driver IC performs the panel self-refresh using the clock signal output from the RC oscillator. Since the RC oscillator is sensitive to temperature variations, a deviation occurs in the frequency of the clock signal. The deviation causes EMI (electromagnetic interference), which causes interference with the operating frequency of another device.

상기 명령 모드에서 디스플레이 드라이버 IC가 호스트로 TE 신호를 전송하면, 상기 호스트는 상기 TE 신호에 기초하여 프레임 데이터를 상기 디스플레이 드라이버 IC로 전송한다.When the display driver IC transmits a TE signal to the host in the command mode, the host transmits frame data to the display driver IC based on the TE signal.

상기 TE 신호는 티어링 또는 스크린 티어링(screen tearing)을 방지하기 신호이다. 상기 티어링 또는 상기 스크린 티어링은 둘 또는 그 이상의 서로 다른 프레임들에 대응되는 이미지 데이터가 디스플레이 패널에서 하나의 화면으로 디스플레이될 때 나타내는 시각적인 인공물(visual artifact)을 의미한다.The TE signal is a signal for preventing tearing or screen tearing. The tearing or the screen tearing refers to a visual artifact when image data corresponding to two or more different frames are displayed on one screen in the display panel.

본 발명이 이루고자 하는 기술적인 과제는, 디스플레이 드라이버 IC 내의 RC 오실레이터의 온도별 데이터 전송 타임 제어 신호의 주파수 편차(frequency deviation)를 줄이기 위해, 상기 디스플레이 드라이버 IC의 작동 클락 신호의 주파수를 제어할 수 있는 애플리케이션 프로세서와 이를 포함하는 디스플레이 시스템을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a display driver IC capable of controlling a frequency of an operation clock signal of the display driver IC in order to reduce a frequency deviation of a data transmission time control signal of an RC oscillator in a display driver IC An application processor and a display system including the same are provided.

본 발명의 실시 예에 따라 디스플레이 패널에 이미지 데이터를 디스플레이하는 휴대용 장치의 디스플레이 시스템을 위한 애플리케이션 프로세서는 디스플레이 드라이버 IC로부터 수신된 데이터 전송 타이밍 제어 신호의 주파수를 획득하고, 획득된 주파수에 기초하여 상기 디스플레이 드라이버 IC를 위한 작동 클락 신호에 관련된 주파수를 조절하기 위한 주파수 제어 신호를 발생하는 컨트롤러와, 생성된 주파수 제어 신호를 상기 디스플레이 드라이버 IC로 전송하는 송신기와, 주파수 계산 회로를 포함하고, 상기 주파수 계산 회로는 상기 디스플레이 드라이버 IC로부터 상기 데이터 전송 타이밍 제어 신호를 수신하는 검출기와, 상기 데이터 전송 타이밍 제어 신호의 상기 주파수를 계산하는 주파수 계산기를 포함한다.According to an embodiment of the present invention, an application processor for a display system of a portable device for displaying image data on a display panel obtains a frequency of a data transmission timing control signal received from a display driver IC, A controller for generating a frequency control signal for adjusting a frequency related to an operation clock signal for the driver IC, a transmitter for transmitting the generated frequency control signal to the display driver IC, and a frequency calculation circuit, Includes a detector for receiving the data transmission timing control signal from the display driver IC and a frequency calculator for calculating the frequency of the data transmission timing control signal.

상기 주파수 계산기는 계산된 주파수를 상기 컨트롤러로 출력한다.The frequency calculator outputs the calculated frequency to the controller.

상기 주파수 계산 회로는 계산된 주파수가 상기 디스플레이 드라이버 IC을 위한 작동 주파수 범위 이내인지의 여부를 판단하고, 판단의 결과에 따라 제어 신호를 생성하고, 생성된 제어 신호를 상기 컨트롤러로 출력하는 주파수 비교기를 더 포함하다.The frequency calculation circuit determines whether or not the calculated frequency is within the operating frequency range for the display driver IC, generates a control signal according to the determination result, and outputs the generated control signal to the controller Include more.

상기 주파수 비교기는 상기 계산된 주파수가 상기 작동 주파수 범위보다 낮을 때 제1제어 신호를 상기 제어 신호로서 생성하고, 상기 계산된 주파수가 상기 작동 주파수 범위 이내일 때 제2제어 신호를 상기 제어 신호로서 생성하고, 상기 계산된 주파수가 상기 작동 주파수 범위보다 높을 때 제3제어 신호를 상기 제어 신호로서 생성한다.Wherein the frequency comparator generates a first control signal as the control signal when the calculated frequency is lower than the operating frequency range and generates a second control signal as the control signal when the calculated frequency is within the operating frequency range And generates a third control signal as the control signal when the calculated frequency is higher than the operating frequency range.

상기 주파수 계산 회로는 기준 클락 신호에 기초하여, 상기 데이터 전송 타이밍 제어 신호의 주기에 대한 카운트 값을 결정하는 주파수 카운터를 더 포함하고, 상기 주파수 계산기는, 결정된 카운트 값에 기초하여, 상기 데이터 전송 타이밍 제어 신호의 상기 주파수를 계산한다.Wherein the frequency calculation circuit further includes a frequency counter for determining a count value for a period of the data transmission timing control signal based on a reference clock signal, and the frequency calculator calculates, based on the determined count value, And calculates the frequency of the control signal.

상기 검출기는 상기 데이터 전송 타이밍 제어 신호의 상승 에지(edge) 또는 하강 에지에 기초하여 상기 데이터 전송 타이밍 제어 신호의 상기 주기를 검출한다.The detector detects the period of the data transfer timing control signal based on a rising edge or a falling edge of the data transfer timing control signal.

상기 주파수 계산 회로는 상기 기준 클락 신호를 분주비로 분주하는 주파수 분주기를 더 포함하고, 상기 주파수 카운터는 분주된 기준 클락 신호에 기초하여 상기 카운트 값을 결정한다.The frequency calculation circuit further includes a frequency divider that divides the reference clock signal by a division ratio, and the frequency counter determines the count value based on the divided reference clock signal.

본 발명의 실시 예에 따른 이미지 데이터를 디스플레이하고 애플리케이션 프로세서를 포함하는 디스플레이 시스템에서, 상기 애플리케이션 프로세서는 디스플레이 드라이버 IC로부터 제공된 신호의 주파수를 주파수 계산 회로로부터 획득하고, 획득된 주파수에 기초하여 상기 디스플레이 드라이버 IC를 위한 작동 클락 신호에 관련된 주파수를 조절하기 위해 제1주파수 제어 신호를 발생하는 제1컨트롤러와, 생성된 제1주파수 제어 신호를 상기 디스플레이 드라이버 IC로 전송하는 송신기를 포함하고, 상기 주파수 계산 회로는 상기 디스플레이 드라이버 IC로부터 상기 신호를 수신하고, 기준 클락 신호에 기초하여 수신된 신호의 상기 주파수를 계산하고, 계산된 주파수를 상기 제1컨트롤러로 제공하고, 디스플레이 패널에 상기 이미지 데이터의 디스플레이를 구동하는 상기 디스플레이 드라이버 IC는, 상기 작동 클락 신호에 기초하여 상기 신호를 생성하고, 생성된 신호를 상기 애플리케이션 프로세서와 상기 주파수 계산 회로로 제공하는 제어 신호 생성기와, 상기 제공된 신호에 응답하여, 상기 애플리케이션 프로세서로부터 상기 제1주파수 제어 신호를 수신하는 수신기와, 수신된 상기 제1주파수 제어 신호에 기초하여, 상기 작동 클락 신호에 관련된 상기 주파수를 조절하기 위해 제2주파수 제어 신호를 출력하는 제2컨트롤러를 포함한다.In a display system that displays image data and includes an application processor according to an embodiment of the present invention, the application processor obtains the frequency of the signal provided from the display driver IC from the frequency calculation circuit, and based on the obtained frequency, A first controller for generating a first frequency control signal to adjust a frequency associated with an activation clock signal for the IC and a transmitter for transmitting the generated first frequency control signal to the display driver IC, Wherein the display controller is configured to receive the signal from the display driver IC, calculate the frequency of the received signal based on the reference clock signal, provide the calculated frequency to the first controller, The display driver IC for driving the display driver IC includes a control signal generator for generating the signal based on the operation clock signal and providing the generated signal to the application processor and the frequency calculation circuit, A second controller for outputting a second frequency control signal to adjust the frequency related to the activation clock signal based on the received first frequency control signal; .

상기 디스플레이 시스템은 휴대용 전자 장치이고 상기 애플리케이션은 호스트일 수 있다. 상기 신호는 티어링 효과(tearing effect) 신호일 수 있다.The display system may be a portable electronic device and the application may be a host. The signal may be a tearing effect signal.

상기 디스플레이 드라이버 IC는 상기 작동 클락 신호를 출력하는 오실레이터를 더 포함하고, 상기 디스플레이 드라이버 IC는 상기 제2주파수 제어 신호에 따라 상기 작동 클락 신호의 주파수를 조절한다.The display driver IC further includes an oscillator for outputting the operation clock signal, and the display driver IC adjusts the frequency of the operation clock signal according to the second frequency control signal.

상기 디스플레이 드라이버 IC는, 상기 제2주파수 제어 신호와 상기 작동 클락 신호에 따라, 상기 생성된 신호의 주파수를 조절한다.The display driver IC adjusts the frequency of the generated signal according to the second frequency control signal and the operation clock signal.

상기 디스플레이 드라이버 IC는, 상기 작동 클락 신호의 벗어난(deviated) 주파수와 상기 생성된 신호의 상기 주파수 사이의 비율(ratio)에 따라, 상기 생성된 신호의 상기 주파수를 조절한다.The display driver IC regulates the frequency of the generated signal according to a ratio between the frequency of the generated clock signal and the frequency of the generated clock signal.

본 발명의 실시 예에 따른 디스플레이 패널에 이미지 데이터를 디스플레이하는 휴대용 장치의 디스플레이 시스템을 위한 애플리케이션 프로세서는 디스플레이 드라이버 IC로부터 수신된 신호의 주파수를 획득하고, 획득된 주파수에 기초하여 상기 디스플레이 드라이버 IC를 위한 작동 클락 신호에 관련된 주파수를 조절하기 위해 주파수 제어 신호를 발생하는 컨트롤러와, 생성된 주파수 제어 신호를 상기 디스플레이 드라이버 IC로 전송하는 송신기를 포함한다.An application processor for a display system of a portable device for displaying image data on a display panel according to an embodiment of the present invention is configured to obtain a frequency of a signal received from a display driver IC and to provide a display driver IC for the display driver IC A controller for generating a frequency control signal to adjust the frequency related to the operation clock signal, and a transmitter for transmitting the generated frequency control signal to the display driver IC.

상기 수신된 신호는 티어링 효과(tearing effect) 신호이고, 상기 컨트롤러는, 수신된 티어링 효과 신호에 응답하여, 상기 이미지 데이터가 상기 디스플레이 드라이버 IC로 전송될 수 있도록 상기 송신기를 제어한다.The received signal is a tearing effect signal and the controller controls the transmitter in response to the received tearing effect signal such that the image data can be transmitted to the display driver IC.

상기 컨트롤러는 상기 디스플레이 드라이버 IC에 대한 작동 주파수 범위의 밖에서 획득된 주파수에 응답하여 상기 주파수 제어 신호를 생성한다.The controller generates the frequency control signal in response to a frequency obtained outside an operating frequency range for the display driver IC.

상기 애플리케이션 프로세서는 상기 디스플레이 드라이버 IC로부터 상기 신호를 수신하고, 기준 클락 신호에 기초하여 상기 수신된 신호의 상기 주파수를 계산하는 주파수 계산 회로를 더 포함하고, 상기 컨트롤러는 계산된 주파수에 기초하여 상기 주파수 제어 신호를 생성한다.Wherein the application processor further comprises frequency calculation circuitry for receiving the signal from the display driver IC and calculating the frequency of the received signal based on a reference clock signal, And generates a control signal.

상기 주파수 계산 회로는 상기 기준 클락 신호에 기초하여 상기 수신된 신호의 주기에 대한 카운트 값을 결정하는 주파수 카운터와, 결정된 카운트 값에 기초하여 상기 수신된 신호의 상기 주파수를 계산하는 주파수 계산기를 포함한다.The frequency calculation circuit includes a frequency counter for determining a count value for the period of the received signal based on the reference clock signal and a frequency calculator for calculating the frequency of the received signal based on the determined count value .

상기 컨트롤러는 CPU(central processing unit)일 수 있다. 상기 컨트롤러는 이미지 처리 회로일 수 있다.The controller may be a central processing unit (CPU). The controller may be an image processing circuit.

본 발명의 실시 예에 따른 호스트(예컨대, IC, SoC, 프로세서, 애플리케이션 프로세서(application processor(AP)), 또는 모바일 AP)는 디스플레이 드라이버 IC로부터 출력된 데이터 전송 타이밍 제어 신호를 수신하고, 기준 클락 신호를 이용하여 상기 데이터 전송 타이밍 제어 신호의 주파수를 계산하고, 계산된 주파수에 기초하여 상기 데이터 전송 타이밍 제어 신호의 주파수를 조절할 수 있는 주파수 제어 신호를 생성하고, 상기 주파수 제어 신호를 상기 디스플레이 드라이버 IC로 전송할 수 있는 효과가 있다.A host (e.g., an IC, a SoC, a processor, an application processor (AP), or a mobile AP) according to an embodiment of the present invention receives a data transmission timing control signal output from a display driver IC, Generates a frequency control signal capable of adjusting the frequency of the data transmission timing control signal based on the calculated frequency, and outputs the frequency control signal to the display driver IC There is an effect that can be transmitted.

상기 호스트가 상기 디스플레이 드라이버 IC의 작동 클락 신호의 주파수 편차를 보정할 수 있으므로, 상기 호스트와 상기 디스플레이 드라이버 IC를 포함하는 시스템에서 사용되는 다른 장치, 예컨대 터치 스크린 또는 스타일러스 펜(stylus pen)의 오작동을 방지할 수 있는 효과가 있다.The host can correct the frequency deviation of the operation clock signal of the display driver IC so that malfunctions of the host and other devices used in the system including the display driver IC such as a touch screen or a stylus pen There is an effect that can be prevented.

즉, 상기 디스플레이 드라이버 IC는 상기 주파수 편차에 따라 발생하는 EMI를 감소시키거나 제거할 수 있으므로, 상기 시스템에서 사용되는 다른 장치, 예컨대 터치 스크린 또는 스타일러스 펜의 오작동을 방지할 수 있는 효과가 있다.That is, the display driver IC can reduce or eliminate EMI generated according to the frequency deviation, thereby preventing malfunction of another device used in the system, for example, a touch screen or a stylus pen.

상기 호스트가 상기 디스플레이 드라이버 IC의 작동 클락 신호의 주파수 편차를 보정할 수 있으므로, 상기 호스트는 상기 디스플레이 드라이버 IC로 별도의 기준 클락 신호를 제공하지 않아도 되는 효과가 있다. 따라서, 상기 시스템의 회로 구성이 단순해지는 효과가 있다.Since the host can correct the frequency deviation of the operation clock signal of the display driver IC, the host is not required to provide a separate reference clock signal to the display driver IC. Therefore, the circuit configuration of the system is simplified.

상기 호스트가 상기 디스플레이 드라이버 IC의 작동 클락 신호의 주파수 편차를 보정할 수 있으므로, 상기 디스플레이 드라이버 IC는 별도의 크리스탈 오실레이터를 사용하지 않아도 되는 효과가 있다.Since the host can correct the frequency deviation of the operation clock signal of the display driver IC, the display driver IC does not need to use a separate crystal oscillator.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 주파수 계산 회로의 일 실시 예를 나타내는 블록도이다.
도 3은 도 1에 도시된 주파수 계산 회로의 다른 실시 예를 나타내는 블록도이다.
도 4는 도 1에 도시된 주파수 계산 회로의 작동의 일 실시 예를 나타내는 타이밍 도이다.
도 5a와 도 5b는 도 1에 도시된 주파수 계산 회로의 작동의 다른 실시 예들을 나타내는 타이밍 도이다.
도 6은 도 1에 도시된 주파수 계산 회로의 또 다른 실시 예를 나타내는 블록도이다.
도 7은 도 6에 도시된 주파수 계산 회로의 작동을 설명하기 위한 타이밍도이다.
도 8은 도 1에 도시된 주파수 계산 회로의 또 다른 실시 예를 나타내는 블록도이다.
도 9는 도 1에 도시된 주파수 계산 회로의 또 다른 실시 예를 나타내는 블록도이다.
도 10은 도 6에 도시된 주파수 계산 회로의 작동을 설명하기 위한 타이밍도이다.
도 11은 도 1에 도시된 주파수 계산 회로의 또 다른 실시 예를 나타내는 블록도이다.
도 12는 도 1에 도시된 시스템의 작동을 설명하기 위한 플로우차트이다.
도 13은 본 발명의 다른 실시 예에 따른 시스템의 블록도를 나타낸다.
도 14는 본 발명의 또 다른 실시 예에 따른 시스템의 블록도를 나타낸다.
도 15는 본 발명의 또 다른 실시 예에 따른 시스템의 블록도를 나타낸다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to more fully understand the drawings recited in the detailed description of the present invention, a detailed description of each drawing is provided.
Figure 1 shows a block diagram of a system according to an embodiment of the invention.
2 is a block diagram showing an embodiment of the frequency calculation circuit shown in Fig.
3 is a block diagram showing another embodiment of the frequency calculation circuit shown in Fig.
4 is a timing diagram showing an embodiment of the operation of the frequency calculation circuit shown in Fig.
5A and 5B are timing diagrams showing other embodiments of the operation of the frequency calculation circuit shown in FIG.
6 is a block diagram showing another embodiment of the frequency calculation circuit shown in Fig.
7 is a timing chart for explaining the operation of the frequency calculation circuit shown in Fig.
8 is a block diagram showing another embodiment of the frequency calculation circuit shown in Fig.
Fig. 9 is a block diagram showing another embodiment of the frequency calculation circuit shown in Fig. 1. Fig.
10 is a timing chart for explaining the operation of the frequency calculation circuit shown in Fig.
11 is a block diagram showing another embodiment of the frequency calculation circuit shown in Fig.
12 is a flowchart for explaining the operation of the system shown in Fig.
13 shows a block diagram of a system according to another embodiment of the present invention.
14 shows a block diagram of a system according to another embodiment of the present invention.
15 shows a block diagram of a system according to another embodiment of the present invention.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.It is to be understood that the specific structural or functional description of embodiments of the present invention disclosed herein is for illustrative purposes only and is not intended to limit the scope of the inventive concept But may be embodied in many different forms and is not limited to the embodiments set forth herein.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.The embodiments according to the concept of the present invention can make various changes and can take various forms, so that the embodiments are illustrated in the drawings and described in detail herein. It should be understood, however, that it is not intended to limit the embodiments according to the concepts of the present invention to the particular forms disclosed, but includes all modifications, equivalents, or alternatives falling within the spirit and scope of the invention.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may be named for the purpose of distinguishing one element from another, for example, without departing from the scope of the right according to the concept of the present invention, the first element may be referred to as a second element, The component may also be referred to as a first component.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 작동, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 작동, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, the terms "comprises ", or" having ", and the like, specify that the presence of the features, numbers, steps, operations, elements, Should not be construed to preclude the presence or addition of one or more features, integers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning of the context in the relevant art and, unless explicitly defined herein, are to be interpreted as ideal or overly formal Do not.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings attached hereto.

도 1은 본 발명의 일 실시 예에 따른 시스템의 블록도를 나타낸다.Figure 1 shows a block diagram of a system according to an embodiment of the invention.

도 1을 참조하면, 시스템(100)은 호스트(200), 디스플레이 드라이버 IC (display driver IC(DDI); 300), 디스플레이 패널(400), 외부 메모리(500), 및 카메라(600)를 포함한다.Referring to Figure 1, a system 100 includes a host 200, a display driver IC (DDI) 300, a display panel 400, an external memory 500, and a camera 600 .

시스템(100)은 이동 전화기, 스마트폰, 태블릿(tablet) 장치, PC(personal computer), 휴대용 장치(portable device), 멀티미디어 플레이어, 모바일 인터넷 장치(mobile internet device(MID)), 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 웨어러블 컴퓨터(wearable computer), 또는 스마트 장치, 등으로 구현될 수 있다.The system 100 may be a mobile phone, a smart phone, a tablet device, a personal computer (PC), a portable device, a multimedia player, a mobile internet device (MID) (IoE) device, a wearable computer, or a smart device, for example.

시스템(100)이 MIPI(mobile industry processor interface(MIPI))를 지원할 때, 시스템(100)은 패널 셀프 리프레쉬(panel self refresh(PSR))를 지원할 수 있다. 상기 패널 셀프 리프레쉬는 DDI(300)의 프레임 버퍼(325)에 저장된 정지 영상 데이터를 디스플레이 패널(400)에 주기적으로 디스플레이할 수 작동을 의미한다.When the system 100 supports a mobile industry processor interface (MIPI), the system 100 may support panel self refresh (PSR). The panel self-refresh operation means that the still image data stored in the frame buffer 325 of the DDI 300 can be periodically displayed on the display panel 400.

실시 예에 따라, 시스템(100)은 MIPI의 명령 모드(command mode) 및/또는 패널 셀프 리프레쉬를 지원하는 비디오 모드(video mode)를 지원할 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 다른 실시 예에 따라, 시스템(100)은 eDP(embedded DisplayPort) 표준을 지원할 수 있는 인터페이스를 포함할 수 있다.According to an embodiment, the system 100 may support a command mode of the MIPI and / or a video mode that supports panel self-refresh. However, the technical idea of the present invention is not limited thereto. According to another embodiment, the system 100 may include an interface capable of supporting an eDP (embedded DisplayPort) standard.

호스트(200)는 DDI(300)로부터 출력된 데이터 전송 타이밍 제어 신호(TE)를 수신하고, 기준 클락 신호(fref)를 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 계산하고, 계산 결과에 기초하여 DDI(300)의 작동 클락 신호의 주파수를 조절할 수 있는 제1주파수 제어 신호를 생성하고, 생성된 제1주파수 제어 신호를 DDI(300)로 출력할 수 있다.The host 200 receives the data transfer timing control signal TE output from the DDI 300 and calculates the frequency of the data transfer timing control signal TE using the reference clock signal fref, The DDI 300 may generate a first frequency control signal capable of adjusting the frequency of the operation clock signal of the DDI 300 and output the generated first frequency control signal to the DDI 300. [

또한, 호스트(200)는, DDI(300)로 이미지 데이터(예컨대, 정지 영상 데이터 또는 동영상 데이터)를 전송할 때마다, 데이터 전송 타이밍 제어 신호(TE)를 이용하여 상기 이미지 데이터를 DDI(300)로 전송할 수 있다.Each time the host 200 transmits image data (e.g., still image data or moving image data) to the DDI 300, the host 200 transmits the image data to the DDI 300 using the data transmission timing control signal TE Lt; / RTI >

즉, 데이터 전송 타이밍 제어 신호(TE)는 호스트(200)로부터 DDI(300)로 전송될 이미지 데이터의 전송 타이밍을 제어하는 제어 신호의 기능을 수행한다. 따라서, 데이터 전송 타이밍 제어 신호(TE)는 MIPI의 티어링 효과(tearing effect(TE)) 신호일 수 있다. 또한, 호스트(200)와 DDI(300) 사이에 어떤 인터페이스가 존재하더라도, TE(tearing effect)를 방지하기 위해, 호스트(200)가 DDI(300)로부터 출력된 신호에 응답하여 이미지 데이터를 DDI(300)로 전송한다면, 상기 신호는 데이터 전송 타이밍 제어 신호의 기능을 수행한다고 할 수 있다.That is, the data transmission timing control signal TE functions as a control signal for controlling the transmission timing of the image data to be transmitted from the host 200 to the DDI 300. Accordingly, the data transmission timing control signal TE may be a tearing effect (TE) signal of the MIPI. In order to prevent the TE (tearing effect), the host 200 responds to the signal output from the DDI 300 to send the image data to the DDI 300 300, the signal may function as a data transmission timing control signal.

호스트(200)는 데이터 전송 타이밍 제어 신호(TE), 예컨대, 티어링 효과(TE) 신호를 수신한다. 호스트(200)는 DDI(300)로부터 어떤 신호 또는 제어 신호를 수신할 수 있다. 수신된 신호의 주파수는 DDI(300)의 작동 클락 신호에 기초한다.The host 200 receives the data transmission timing control signal TE, for example, a tearing effect (TE) signal. The host 200 may receive any signal or control signal from the DDI 300. The frequency of the received signal is based on the activation clock signal of DDI 300. [

호스트(200)는 집적 회로(IC), 시스템 온 칩(system on chip(SoC)), 프로세서, 애플리케이션 프로세서, 또는 모바일 애플리케이션 프로세서로 구현될 수 있다.The host 200 may be implemented as an integrated circuit (IC), a system on chip (SoC), a processor, an application processor, or a mobile application processor.

호스트(200)는 CPU(central processing unit; 210), ROM(220), 메모리 컨트롤러(230), 카메라 인터페이스(240), 주파수 계산 회로(250), 이미지 처리 회로 (260), 및 송신 인터페이스(270)를 포함할 수 있다.The host 200 includes a central processing unit (CPU) 210, a ROM 220, a memory controller 230, a camera interface 240, a frequency calculation circuit 250, an image processing circuit 260, ).

CPU(210)는 버스(201)를 통해 각 구성 요소(220, 230, 240, 250, 260 및/또는 270)의 작동을 제어할 수 있다. CPU(210)는 하나 또는 그 이상의 코어들을 포함할 수 있다.The CPU 210 may control the operation of each component 220, 230, 240, 250, 260 and / or 270 via the bus 201. CPU 210 may include one or more cores.

CPU(210)는 부팅(booting) 과정에서 외부 메모리(500)로부터 출력된 운영 체제(operating system(OS))를 실행시킬 수 있다.The CPU 210 can execute an operating system (OS) output from the external memory 500 during a booting process.

CPU(210)는, OS의 제어에 따라, DDI(300)의 작동 클락 신호의 주파수를 조절할 수 있는 제1주파수 제어 신호를 생성하고, 상기 제1주파수 제어 신호를 송신 인터페이스(270)를 통해 DDI(300)로 전송할 수 있다. 즉, DDI(300)의 작동 클락 신호의 주파수를 조절 또는 결정할 필요가 있을 때, 호스트(200)는 제1주파수 제어 신호를 DDI(300)로 전송할 수 있다.The CPU 210 generates a first frequency control signal capable of adjusting the frequency of the operation clock signal of the DDI 300 under the control of the OS and transmits the first frequency control signal to the DDI 300 via the transmission interface 270. [ (300). That is, when it is necessary to adjust or determine the frequency of the activation clock signal of the DDI 300, the host 200 can transmit the first frequency control signal to the DDI 300.

상기 제1주파수 제어 신호는 명령(command)의 형태로 DDI(300)로 전송될 수 있고, 이미지 데이터를 전송하는 전송 라인을 통해 DDI(300)로 전송될 수 있다.The first frequency control signal may be transmitted to the DDI 300 in the form of a command and may be transmitted to the DDI 300 through a transmission line that transmits image data.

ROM(read only memory; 220)은 CPU(210)에서 사용될 프로그램 코드 및/또는 데이터를 저장할 수 있다.A read only memory (ROM) 220 may store program codes and / or data to be used in the CPU 210.

메모리 컨트롤러(230)는 외부 메모리(500)에 데이터를 저장하거나 외부 메모리(500)로부터 데이터를 읽을 수 있다.The memory controller 230 may store data in the external memory 500 or may read data from the external memory 500. [

예컨대, 메모리 컨트롤러(230)는 DRAM(dynamic random access memory) 컨트롤러와 플래시-기반(flash-based) 메모리 컨트롤러의 집합을 의미할 수 있다. 따라서, 외부 메모리(500)는 DRAM과 플래시 메모리의 집합을 의미할 수 있다.For example, the memory controller 230 may refer to a set of a dynamic random access memory (DRAM) controller and a flash-based memory controller. Thus, the external memory 500 may mean a set of DRAM and flash memory.

카메라 인터페이스(240)는 카메라(600)에 의해 캡처된 이미지 데이터를 수신하고, 수신된 이미지 데이터를 메모리 컨트롤러(230) 및/또는 이미지 처리 회로 (260)로 전송할 수 있다.The camera interface 240 may receive the image data captured by the camera 600 and transmit the received image data to the memory controller 230 and / or the image processing circuitry 260.

시스템(100)이 MIPI를 지원할 때, 카메라(600)와 카메라 인터페이스(240)는 CSI(camera serial interface), 예컨대 CSI-2를 이용하여 통신할 수 있다. 또한, 카메라(600)는 LVDS(low-voltage differential signaling)를 통해 카메라 인터페이스(240)로 이미지 데이터를 전송할 수도 있다.When the system 100 supports MIPI, the camera 600 and the camera interface 240 may communicate using a camera serial interface (CSI), e.g., CSI-2. The camera 600 may also transmit image data to the camera interface 240 via low-voltage differential signaling (LVDS).

주파수 계산 회로(250)는 DDI(300)로부터 출력된 데이터 전송 타이밍 제어 신호(TE)를 수신하고, 크리스탈 오실레이터(X-OSC)로부터 출력된 클락 신호(fref)에 관련된 기준 클락 신호를 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 계산하고, 계산 결과를 버스(201)를 통해 CPU(210)로 전송할 수 있다.The frequency calculation circuit 250 receives the data transmission timing control signal TE output from the DDI 300 and outputs the data transmission timing control signal TE using the reference clock signal related to the clock signal fref output from the crystal oscillator X- It is possible to calculate the frequency of the transmission timing control signal TE and transmit the calculation result to the CPU 210 via the bus 201. [

따라서, CPU(210)는 상기 계산 결과를 이용하여 DDI(300)의 작동 클락 신호의 주파수를 조절할 수 있는 제1주파수 제어 신호를 생성하는 제어 회로의 기능을 수행할 수 있다.Accordingly, the CPU 210 may perform a function of a control circuit for generating a first frequency control signal capable of adjusting the frequency of the operation clock signal of the DDI 300, using the calculation result.

비록 발명의 실시 예에서는 주파수 계산 회로(250)가 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산할 수 있으나, 다른 실시 예에 따라, CPU(210)는 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산할 수 있다. 예컨대, 이 경우, 주파수 계산 회로(250)는 기준 클락 신호(fref 또는 frefd)를 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주기를 카운트하고, 상기 카운트의 결과에 해당하는 카운트 값(CNT)을 생성하고, 카운트 값(CNT)을 CPU(210)로 제공할 수 있다.Although the frequency calculation circuit 250 can calculate the frequency fcnt of the data transmission timing control signal TE in the embodiment of the invention, according to another embodiment, the CPU 210 controls the frequency of the data transmission timing control signal TE, (Fcnt) can be calculated. For example, in this case, the frequency calculation circuit 250 counts the period of the data transmission timing control signal TE using the reference clock signal (fref or frefd), and counts the count value CNT corresponding to the result of the counting And provide the count value (CNT) to the CPU 210. [

CPU(210)는 카운트 값(CNT)을 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산할 수 있다.The CPU 210 can calculate the frequency fcnt of the data transmission timing control signal TE using the count value CNT.

비록 시스템(200)은 제1주파수 제어 신호를 생성할 수 있는 별도의 제어 회로를 포함할 수 있으나, DDI(300)의 작동 클락 신호의 주파수를 조절할 수 있는 제어 신호를 생성하는 회로는 제어 회로(예컨대, CPU(210) 포함)를 의미한다.Although the system 200 may include separate control circuitry capable of generating a first frequency control signal, the circuitry for generating a control signal capable of regulating the frequency of the activation clock signal of the DDI 300 may comprise a control circuit For example, the CPU 210).

이미지 처리 회로(260)는 DDI(300)로 전송될 이미지 데이터 및/또는 명령 데이터의 처리와 제어를 수행할 수 있다. 예컨대, 상기 명령 데이터는 제1주파수 제어 신호를 포함한다.The image processing circuitry 260 may perform processing and control of the image data and / or command data to be sent to the DDI 300. For example, the command data includes a first frequency control signal.

실시 예에 따라, 상기 이미지 데이터 및/또는 상기 명령 데이터는 MIPI에서 정의된 데이터 패킷의 형태로 전송될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예컨대, 상기 이미지 데이터 및/또는 상기 명령 데이터는 eDP 표준 또는 고속 직렬 인터페이스(high-speed serial interface) 표준에 따라 정의된 데이터 포맷 형태로 전송될 수 있다.According to an embodiment, the image data and / or the command data may be transmitted in the form of a data packet defined in the MIPI. However, the technical idea of the present invention is not limited thereto. For example, the image data and / or the command data may be transmitted in the form of a data format defined according to an eDP standard or a high-speed serial interface standard.

송신 인터페이스(270)는 DDI(300)의 수신 인터페이스(310)와 통신할 수 있다. 예컨대, 호스트(200)로부터 DDI(300)로 전송될 이미지 데이터 및/또는 명령 데이터는 이미지 처리 회로(260)와 송신 인터페이스(270)를 통해 DDI(300)로 전송될 수 있다.The transmit interface 270 may communicate with the receive interface 310 of the DDI 300. For example, image data and / or command data to be transmitted from the host 200 to the DDI 300 may be transmitted to the DDI 300 via the image processing circuit 260 and the transmission interface 270.

예컨대, 송신 인터페이스(270)는 크리스탈 오실레이터(X-OSC)로부터 출력된 클락 신호(fref)에 관련된(기초한 또는 상응하는) 클락 신호를 이용하여 이미지 데이터를 전송할 수 있다.For example, the transmission interface 270 may transmit image data using a clock signal (based on or equivalent to) the clock signal fref output from the crystal oscillator X-OSC.

인터페이스(10)는 호스트(200)와 DDI(300) 사이에 접속된다. 인터페이스(10)는 MIPI, eDP, 또는 고속 직렬 인터페이스 등을 지원할 수 있도록 구현될 수 있다.The interface 10 is connected between the host 200 and the DDI 300. The interface 10 may be implemented to support MIPI, eDP, or high-speed serial interface.

DDI(300)는, 호스트(200)로부터 출력된 이미지 데이터 및/명령 데이터에 기초하여, 상기 이미지 데이터를 처리하고, 처리된 이미지 데이터를 디스플레이 패널 (400)로 전송할 수 있다. 이때, DDI(300)는 프레임 버퍼(325)에 저장된 이미지 데이터를 이용하여 패널 셀프 리프레쉬를 수행할 수 있다.The DDI 300 may process the image data based on the image data and / or command data output from the host 200, and may transmit the processed image data to the display panel 400. [ At this time, the DDI 300 may perform the panel self-refresh using the image data stored in the frame buffer 325.

본 발명의 실시 예에 따른 DDI(300)는, 호스트(200)로부터 출력된 제1주파수제어 신호에 응답하여, DDI(300)의 작동 클락 신호의 주파수를 조절할 수 있다. 상기 작동 클락 신호의 주파수는 DDI(300)의 작동을 위한 다양한 작동 클락 신호들 각각의 주파수를 의미할 수 있다.The DDI 300 according to the embodiment of the present invention can adjust the frequency of the operation clock signal of the DDI 300 in response to the first frequency control signal output from the host 200. [ The frequency of the activation clock signal may refer to the frequency of each of the various activation clock signals for operation of the DDI 300.

예컨대, 상기 작동 클락 신호는 DDI(300) 내부에 구현된 오실레이터(330)로부터 출력된 내부 클락 신호(ifc)를 의미할 수 있다. 이때, 오실레이터(330)의 내부 클락 신호(Ifc)는 데이터 전송 타이밍 제어 신호(TE)의 생성과 패널 셀프 리프레쉬에 필요한 제어 신호들의 생성에 관련될 수 있다.For example, the operation clock signal may refer to an internal clock signal (ifc) output from the oscillator 330 implemented in the DDI 300. At this time, the internal clock signal Ifc of the oscillator 330 may be related to the generation of the data transfer timing control signal TE and the generation of the control signals necessary for the panel self-refresh.

예컨대, DDI(300)는 모바일 DDI로 구현될 수 있다.For example, the DDI 300 may be implemented as a mobile DDI.

DDI(300)는 수신 인터페이스(310), 제어 회로(320), 프레임 버퍼(325), 오실레이터(330), 타이밍 컨트롤러(340), 및 구동 회로 블록(350)을 포함한다.The DDI 300 includes a receive interface 310, a control circuit 320, a frame buffer 325, an oscillator 330, a timing controller 340, and a drive circuit block 350.

수신 인터페이스(310)는 호스트(200)의 송신 인터페이스(270)로부터 전송된 이미지 데이터 및/또는 명령 데이터를 DDI(300)에 적합한 포맷(format)으로 변환하는 기능을 수행할 수 있다.The receiving interface 310 may function to convert image data and / or command data transmitted from the transmitting interface 270 of the host 200 into a format suitable for the DDI 300.

예컨대, 수신 인터페이스(310)가 MIPI를 지원할 때, 수신 인터페이스(310)는 인터페이스(10)를 통해 수신된 클락 신호를 제어 회로(320)로 바이패스하고, 상기 클락 신호를 이용하여 이미지 데이터(예컨대, 데이터 패킷)로부터 데이터, 데이터 인에이블 신호, 및 동기 신호들(예컨대, 수직 동기 신호와 수평 동기 신호)을 복원할 수 있다.For example, when the receive interface 310 supports MIPI, the receive interface 310 bypasses the clock signal received via the interface 10 to the control circuit 320 and uses the clock signal to generate image data (e.g., , A data enable signal, and synchronization signals (for example, a vertical synchronization signal and a horizontal synchronization signal) from a data packet (e.g., a data packet).

제어 회로(320)는 수신 인터페이스(310)로부터 출력된 하나 또는 그 이상의 제어 신호들에 기초하여 프레임 버퍼(325), 오실레이터(330) 및/또는 타이밍 컨트롤러(340)의 작동을 제어할 수 있다.The control circuit 320 may control the operation of the frame buffer 325, the oscillator 330, and / or the timing controller 340 based on one or more control signals output from the receive interface 310.

하나 또는 그 이상의 실시 예들에 따라, 수신 인터페이스(310)가 DDI(300)의 작동 클락 신호의 주파수를 제어할 수 있는 제1주파수 제어 신호(또는 명령)를 수신하여 제어 회로(320)로 출력할 때, 제어 회로(320)는 상기 제1주파수 제어 신호(또는 명령)에 기초하여 제2주파수 제어 신호를 생성할 수 있다.According to one or more embodiments, the receive interface 310 receives a first frequency control signal (or command) that can control the frequency of the activation clock signal of the DDI 300 and outputs it to the control circuit 320 The control circuit 320 may generate a second frequency control signal based on the first frequency control signal (or command).

예컨대, 상기 제1주파수 제어 신호가 명령의 형태로 전송될 때, 상기 제2주파수 제어 신호는 디코드된 명령일 수 있다. 오실레이터(330)는 상기 제2주파수 제어 신호에 응답하여 내부 클락 신호(ifc)의 주파수를 조절(예컨대, 증가 또는 감소)할 수 있다.For example, when the first frequency control signal is transmitted in the form of an instruction, the second frequency control signal may be a decoded instruction. The oscillator 330 may adjust (e.g., increase or decrease) the frequency of the internal clock signal ifc in response to the second frequency control signal.

이때, 데이터 전송 타이밍 제어 신호 생성기(330)는 주파수-조절된 오실레이터(330)의 내부 클락 신호(Ifc)를 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 조절하고, 주파수-조절된 데이터 전송 타이밍 제어 신호(TE)를 호스트 (200)로 출력할 수 있다.At this time, the data transmission timing control signal generator 330 adjusts the frequency of the data transmission timing control signal TE using the internal clock signal Ifc of the frequency-controlled oscillator 330, And can output the timing control signal TE to the host 200. [

다른 실시 예에 따라, 수신 인터페이스(310)가 DDI(300)의 작동 클락 신호의 주파수를 제어할 수 있는 제1주파수 제어 신호를 수신하여 제어 회로(320)로 출력할 때, 제어 회로(320)는, 상기 제1주파수 제어 신호에 관련된 제2주파수 제어 신호를 이용하여, 데이터 전송 타이밍 제어 신호 생성기(342)를 직접 제어할 수도 있다.According to another embodiment, when receiving interface 310 receives a first frequency control signal that can control the frequency of the operating clock signal of DDI 300 and outputs it to control circuit 320, May directly control the data transmission timing control signal generator 342 using a second frequency control signal related to the first frequency control signal.

예컨대, 이 경우, 제어 회로(320)는, 내부 클락 신호(ifc)의 주파수를 조절(예컨대, 증가 또는 감소)하는 오실레이터(330)를 사용하지 않고, 내부 클락 신호 (ifc)의 주파수와 데이터 전송 타이밍 제어 신호(TE)의 주파수 사이의 비율을 조절하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 조절(예컨대, 증가 또는 감소)하기 위해 데이터 타이밍 제어 신호 생성기(342)를 제어할 수 있다.For example, in this case, the control circuit 320 does not use the oscillator 330 that adjusts (e.g., increases or decreases) the frequency of the internal clock signal ifc, Control the data timing control signal generator 342 to adjust (e.g., increase or decrease) the frequency of the data transmission timing control signal TE by adjusting the ratio between the frequencies of the timing control signal TE.

여기서, 상기 비율은 데이터 전송 타이밍 제어 신호 생성기(342) 내부의 레지스터(register)에 저장될 수 있다. 이 경우, 내부 클락 신호(ifc)의 주파수가 원래 주파수에서 2배 벗어났을(deviate) 경우, 상기 비율은 데이터 전송 타이밍 제어 신호(TE)의 토글링 사이클(cycle)을 조절함(예컨대, 데이터 전송 타이밍 제어 신호(TE)의 한 사이클이 내부 클락 신호의 8 사이클에 대응될 때 데이터 전송 타이밍 제어 신호(TE)의 한 사이클을 내부 클락 신호의 16 사이클로 조절함)에 따라 조절될 수 있다.Here, the ratio may be stored in a register in the data transmission timing control signal generator 342. In this case, if the frequency of the internal clock signal ifc deviates from the original frequency by two times, the ratio controls the toggling cycle of the data transmission timing control signal TE And one cycle of the data transfer timing control signal TE is adjusted to 16 cycles of the internal clock signal when one cycle of the timing control signal TE corresponds to eight cycles of the internal clock signal).

실시 예들에 따라, 오실레이터(330)는 제2주파수 제어 신호를 이용하여 내부 클락 신호의 주파수를 조절(예컨대, 증가 또는 감소)할 수 있고, 제어 회로(320)는 상기 제2주파수 제어 신호를 이용하여 데이터 전송 타이밍 제어 신호 생성기(342)를 직접 제어할 수 있다. 예컨대, 이 경우, 제어 회로(320)는 (오실레이터(330)에 의해) 조절된 내부 클락 신호(ifc)의 주파수와 데이터 전송 타이밍 제어 신호(TE)의 주파수 사이의 비율을 조절하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 조절(예컨대, 증가 또는 감소)하기 위해 데이터 전송 타이밍 제어 신호 생성기(342)를 제어할 수 있다.According to embodiments, the oscillator 330 may use a second frequency control signal to adjust (e.g., increase or decrease) the frequency of the internal clock signal, and the control circuit 320 may use the second frequency control signal The data transmission timing control signal generator 342 can be directly controlled. For example, in this case, the control circuit 320 adjusts the ratio between the frequency of the internal clock signal ifc adjusted (by the oscillator 330) and the frequency of the data transmission timing control signal TE, May control the data transmission timing control signal generator 342 to adjust (e.g., increase or decrease) the frequency of the signal TE.

따라서, 데이터 전송 타이밍 제어 신호 생성기(342)는 상기 제2주파수 제어 신호에 응답하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 조절(예컨대, 증가 또는 감소)하고, 주파수-조절된 데이터 전송 타이밍 제어 신호(TE)를 호스트(200)로 출력할 수 있다.Accordingly, the data transmission timing control signal generator 342 adjusts (e.g., increases or decreases) the frequency of the data transmission timing control signal TE in response to the second frequency control signal, and controls the frequency- It is possible to output the signal TE to the host 200. [

예컨대, DDI(300)가 MIPI를 지원할 때, 데이터 전송 타이밍 제어 신호 생성기(330)는 TE 신호 생성기로 구현될 수 있다.For example, when the DDI 300 supports MIPI, the data transmission timing control signal generator 330 may be implemented as a TE signal generator.

제어 회로(320)는 수신 인터페이스(310)로부터 출력된 이미지 데이터를 라이트 제어 신호들을 이용하여 프레임 버퍼(325)에 라이트할 수 있다. 상기 라이트 제어 신호들은 상기 이미지 데이터를 프레임 버퍼(325)에 라이트하기 위한 신호들을 의미한다.The control circuit 320 can write the image data output from the receiving interface 310 to the frame buffer 325 using the write control signals. The write control signals refer to signals for writing the image data into the frame buffer 325.

또한, 제어 회로(320)는, 오실레이터(330)의 내부 클락 신호(ifc)를 이용하여 생성된 리드 제어 신호들을 이용하여, 프레임 버퍼(325)에 저장된 이미지 데이터를 리드하고, 리드된 이미지 데이터를 타이밍 컨트롤러(340)의 이미지 처리 회로(344)로 전송한다.The control circuit 320 reads the image data stored in the frame buffer 325 using the read control signals generated using the internal clock signal ifc of the oscillator 330, To the image processing circuit 344 of the timing controller 340.

오실레이터(330)의 내부 클락 신호(ifc)를 이용하여, 이미지 처리 회로(344)는 제어 회로(320)로부터 출력된 이미지 데이터를 처리하고, 처리 결과에 상응하는 디스플레이 데이터와 상기 디스플레이 데이터에 대한 동기 신호들(예컨대, 수직 동기 신호, 수평 동기 신호, 및 데이터 인에이블 신호)을 구동 회로 블록(350)으로 출력한다.Using the internal clock signal ifc of the oscillator 330, the image processing circuit 344 processes the image data output from the control circuit 320 and outputs display data corresponding to the processing result and synchronization And outputs signals (e.g., a vertical synchronization signal, a horizontal synchronization signal, and a data enable signal) to the drive circuit block 350.

구동 회로 블록(350)은, 이미지 처리 회로(344)로부터 출력된 디스플레이 데이터와 상기 동기 신호들에 따라, 상기 디스플레이 데이터를 디스플레이 패널(400)로 구동할 수 있다. 예컨대, 구동 회로 블록(350)은 적어도 하나의 소스 드라이버 (source driver)와 적어도 하나의 게이트(gate) 드라이버를 포함한다.The driving circuit block 350 may drive the display data to the display panel 400 according to the display data output from the image processing circuit 344 and the synchronization signals. For example, the driver circuit block 350 includes at least one source driver and at least one gate driver.

디스플레이 패널(400)은 TFT-LCD 패널(thin-film-transistor liquid-crystal display panel), OLED(organic light-emitting diode) 디스플레이 패널, AMOLED (active-matrix organic light-emitting diode) 패널, 플렉시블(flexible) 디스플레이 패널, 또는 LCD 패널로 구현될 수 있다.The display panel 400 may be a TFT-LCD panel, an organic light-emitting diode (OLED) display panel, an active matrix organic light-emitting diode (AMOLED) panel, ) Display panel, or an LCD panel.

도 2는 도 1에 도시된 주파수 계산 회로의 일 실시 예를 나타내는 블록도이고, 도 4는 도 1에 도시된 주파수 계산 회로의 작동의 일 실시 예를 나타내는 타이밍 도이다.Fig. 2 is a block diagram showing an embodiment of the frequency calculation circuit shown in Fig. 1, and Fig. 4 is a timing diagram showing an embodiment of the operation of the frequency calculation circuit shown in Fig.

도 1과 도 2를 참조하면, 도 1의 주파수 계산 회로(250)의 일 실시 예에 따른 주파수 계산 회로(250A)는 에지 검출기(251), 주파수 카운터(255), 및 주파수 계산기(256)를 포함한다. 다른 실시 예에 따라, 주파수 계산 회로(250A)는 주파수 분주기(frequency divider; 253)를 더 포함할 수 있다.1 and 2, a frequency calculation circuit 250A according to an embodiment of the frequency calculation circuit 250 of FIG. 1 includes an edge detector 251, a frequency counter 255, and a frequency calculator 256 . According to another embodiment, the frequency calculation circuit 250A may further comprise a frequency divider 253.

도 4의 경우 I(CASE I)을 참조하면, 주파수 계산 회로(250A)는 데이터 전송 타이밍 제어 신호(TE)의 특정 구간(예컨대, 데이터 전송 타이밍 제어 신호(TE)의 상승 에지-상승 에지 구간(rising edge-to-rising edge interval(RTR), 이하 '제1구간'이라 한다)을 기준 클락 신호(fref 또는 frefd)를 이용하여 카운트하고, 카운트 결과에 상응하는 카운트 값(CNT)을 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산할 수 있다.4, the frequency calculation circuit 250A calculates the frequency of the data transmission timing control signal TE in a specific period (e.g., a rising edge-rising edge period counts the rising edge-to-rising edge interval (RTR) (hereafter referred to as a first interval) using the reference clock signal (fref or frefd), and uses the count value (CNT) The frequency fcnt of the transmission timing control signal TE can be calculated.

에지 검출기(251)는 기준 클락 신호(fref 또는 frefd)에 응답하여 데이터 전송 타이밍 제어 신호(TE)의 상승 에지를 검출하고, 펄스 파형을 갖는 검출 신호 (DET)를 생성하고, 데이터 전송 타이밍 제어 신호(TE)를 주파수 카운터(255)로 출력한다. 예컨대, 검출 신호(DET)의 파형은 데이터 전송 타이밍 제어 신호(TE)의 파형과 실질적으로 동일하고나 유사할 수 있다.The edge detector 251 detects the rising edge of the data transmission timing control signal TE in response to the reference clock signal fref or frefd and generates the detection signal DET having the pulse waveform, (TE) to the frequency counter 255. For example, the waveform of the detection signal DET may be substantially the same as or similar to the waveform of the data transmission timing control signal TE.

주파수 카운터(255)는 기준 클락 신호(fref 또는 frefd)를 이용하여 제1구간 (RTR)을 카운트하고, 카운트 결과에 상응하는 카운트 값(CNT)을 생성할 수 있다.The frequency counter 255 may count the first section RTR using the reference clock signal fref or frefd and generate a count value CNT corresponding to the count result.

예컨대, 주파수 카운터(255)는 제1구간(RTR)에서 기준 클락 신호(fref 또는 frefd)의 사이클의 개수를 카운트할 수 있다. 주파수 계산기(256)는 카운트 값 (CNT)을 이용하여 데이터 전송 타이밍 제어 신호 (TE)의 주파수(fcnt)를 계산하고, 계산된 주파수(fcnt)를 CPU(210)로 출력할 수 있다. 실시 예에 따라, 주파수 카운터(255)와 주파수 계산기(256)는 하나의 회로로 구현될 수 있으나 이에 한정되는 것은 아니다.For example, the frequency counter 255 may count the number of cycles of the reference clock signal (fref or frefd) in the first section RTR. The frequency calculator 256 can calculate the frequency fcnt of the data transmission timing control signal TE using the count value CNT and output the calculated frequency fcnt to the CPU 210. [ According to an embodiment, the frequency counter 255 and the frequency calculator 256 may be implemented as a single circuit, but are not limited thereto.

주파수 카운터(255)는 활성화된 검출 신호(DET)에 응답하여 이전 카운트 값을 리셋(reset)하고, 기준 클락 신호(fref 또는 frefd)를 이용하여 제1구간(RTR)을 카운트하고 카운트 값(CNT)을 생성한다.The frequency counter 255 resets the previous count value in response to the activated detection signal DET and counts the first section RTR using the reference clock signal fref or frefd and outputs the count value CNT ).

CPU(210)는 주파수 계산기(256)로부터 출력된 주파수(fcnt)가 소정의 범위, 예컨대 DDI(300)의 중심 작동 주파수 범위 내에 존재하는지의 여부를 판단하고, 판단의 결과에 기초하여 제1주파수 제어 신호를 생성할 수 있다. 상기 중심 작동 주파수 범위는 중심 작동 주파수와 편차에 기초하여 결정될 수 있다.The CPU 210 determines whether or not the frequency fcnt output from the frequency calculator 256 is within a predetermined range, for example, the central operating frequency range of the DDI 300. Based on the determination result, A control signal can be generated. The center operating frequency range may be determined based on the center operating frequency and the deviation.

상기 중심 작동 주파수와 상기 편차는 DDI(300)의 설계 사양에 따라 다양하게 변경될 수 있다.The center operating frequency and the deviation may be variously changed according to the design specifications of the DDI 300.

예컨대, 상기 중심 작동 주파수가 60Hz이고, 상기 편차가 ±0.2%일 때, 상기 중심 작동 주파수 범위는 59.88Hz부터 60.12Hz까지로 결정될 수 있다.For example, when the center operating frequency is 60 Hz and the deviation is ± 0.2%, the center operating frequency range may be determined from 59.88 Hz to 60.12 Hz.

DDI(300)는, 호스트(200)에 의해 생성된 제1주파수 제어 신호에 관련된 제2주파수 제어 신호에 기초하여, 데이터 전송 타이밍 제어 신호(TE)의 주파수를 조절(예컨대, 증가 또는 감소)할 수 있다.The DDI 300 may adjust (e.g., increase or decrease) the frequency of the data transmission timing control signal TE based on the second frequency control signal associated with the first frequency control signal generated by the host 200 .

예컨대, 계산된 주파수(fcnt)가 중심 작동 주파수 범위 내에 존재하지 않을 때, 호스트(200)는 제1주파수 제어 신호를 DDI(300)로 출력하므로, DDI(300)는 상기 제1주파수 제어 신호에 관련된 또는 기초로 하는 제2주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 실시간으로 조절할 수 있다. 예컨대, 제1주파수 제어 신호는 명령의 형태로 전송되고, 제2주파수 제어 신호는 디코드된 명령의 형태로 전송될 수 있다.For example, when the calculated frequency fcnt does not exist within the center operating frequency range, the host 200 outputs the first frequency control signal to the DDI 300, so that the DDI 300 transmits the first frequency control signal The frequency of the data transmission timing control signal TE can be adjusted in real time based on the related or underlying second frequency control signal. For example, the first frequency control signal may be transmitted in the form of an instruction, and the second frequency control signal may be transmitted in the form of a decoded instruction.

도 4의 RTRa는 DDI(300)에 의해 조절된 주파수를 갖는 데이터 전송 타이밍 제어 신호(TE)의 제1구간을 의미한다. 도 4에 도시된 바와 같이, 호스트(200)에 의해 생성된 제1주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 제1구간이 조절됨(예컨대, 증가)에 따라, RTR과 RTRa는 서로 달라진다.RTRa in FIG. 4 means the first section of the data transmission timing control signal TE having the frequency adjusted by the DDI 300. As shown in FIG. 4, as the first interval of the data transmission timing control signal TE is adjusted (e.g., increased) based on the first frequency control signal generated by the host 200, RTR and RTRa It is different from each other.

주파수 카운터(255)는 기준 클락 신호(fref 또는 frefd)를 이용하여 제1구간 (RTRa)을 카운트하고 카운트 결과에 상응하는 카운트 값(CNT)을 생성하고, 주파수 계산기(256)는 카운트 값(CNT)을 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산하고, 계산된 주파수(fcnt)를 CPU(210)로 출력한다.The frequency counter 255 counts the first section RTRa using the reference clock signal fref or frefd and generates a count value CNT corresponding to the count result. The frequency calculator 256 calculates a count value CNT And outputs the calculated frequency fcnt to the CPU 210. The CPU 210 calculates the frequency fcnt of the data transmission timing control signal TE using the frequency fcnt of the data transmission timing control signal TE.

CPU(210)는 계산된 주파수(fcnt)와 중심 작동 주파수 범위를 비교하고, 비교 결과에 기초하여 제1주파수 제어 신호의 생성 여부의 결정 및/또는 제1주파수 제어 신호의 종류를 결정할 수 있다. 예컨대, 상기 종류는 데이터 전송 타이밍 제어 신호(TE)의 주파수의 증가, 감소, 또는 유지일 수 있다.The CPU 210 may compare the calculated frequency fcnt with the central operating frequency range, and may determine whether to generate the first frequency control signal and / or determine the type of the first frequency control signal based on the comparison result. For example, the type may be an increase, decrease, or maintenance of the frequency of the data transmission timing control signal TE.

도 4의 경우 Ⅱ(CASE Ⅱ)을 참조하면, 주파수 계산 회로(250A)는 데이터 전송 타이밍 제어 신호(TE)의 특정 구간(예컨대, 데이터 전송 타이밍 제어 신호(TE)의 하강 에지-하강 에지 구간(falling edge-to-falling edge interval(FTF), 이하 '제2구간'이라 한다)을 기준 클락 신호(fref 또는 frefd)를 이용하여 카운트하고, 카운트 결과에 상응하는 카운트 값(CNT)을 이용하여 데이터 전송 타이밍 제어 신호 (TE)의 주파수(fcnt)를 계산할 수 있다.Referring to FIG. 4, the frequency calculation circuit 250A calculates the frequency of the data transmission timing control signal TE in a specific period (for example, a falling edge-falling edge period of the data transmission timing control signal TE counts the falling edge-to-falling edge interval (FTF), hereinafter referred to as the second interval) using the reference clock signal (fref or frefd), and outputs the count value CNT corresponding to the count result The frequency fcnt of the transmission timing control signal TE can be calculated.

에지 검출기(251)는 데이터 전송 타이밍 제어 신호(TE)의 하강 에지를 검출하고, 펄스 파형을 갖는 검출 신호(DET)를 생성하고, 데이터 전송 타이밍 제어 신호(TE)를 주파수 카운터(255)로 출력한다.The edge detector 251 detects a falling edge of the data transmission timing control signal TE and generates a detection signal DET having a pulse waveform and outputs the data transmission timing control signal TE to the frequency counter 255 do.

주파수 카운터(255)는 기준 클락 신호(fref 또는 frefd)를 이용하여 제2구간 (FTF)을 카운트하고 카운트 값(CNT)을 생성한다. 주파수 계산기(256)는 카운트 값 (CNT)을 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산하고, 계산된 주파수(fcnt)를 CPU(210)로 출력한다.The frequency counter 255 counts the second section FTF using the reference clock signal fref or frefd and generates a count value CNT. The frequency calculator 256 calculates the frequency fcnt of the data transmission timing control signal TE using the count value CNT and outputs the calculated frequency fcnt to the CPU 210. [

CPU(210)는 주파수 계산기(256)로부터 출력된 주파수(fcnt)가 소정의 범위, 예컨대, DDI(300)의 중심 작동 주파수 범위 내에 존재하는지의 여부를 판단하고, 판단의 결과에 기초하여 제1주파수 제어 신호의 생성을 제어할 수 있다.The CPU 210 determines whether or not the frequency fcnt output from the frequency calculator 256 is within a predetermined range, for example, the central operating frequency range of the DDI 300. Based on the determination result, The generation of the frequency control signal can be controlled.

DDI(300)는 호스트(200)에 의해 생성된 제1주파수 제어 신호에 관련된 제2주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 조절할 수 있다.The DDI 300 may adjust the frequency of the data transmission timing control signal TE based on the second frequency control signal related to the first frequency control signal generated by the host 200. [

예컨대, 계산된 주파수(fcnt)가 중심 작동 주파수 범위 내에 존재하지 않을 때, 호스트(200)는 제1주파수 제어 신호를 DDI(300)로 출력하므로, DDI(300)는 상기 제1주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 실시간으로 조절할 수 있다.For example, when the calculated frequency fcnt does not exist within the center operating frequency range, the host 200 outputs the first frequency control signal to the DDI 300, so that the DDI 300 transmits the first frequency control signal The frequency of the data transmission timing control signal TE can be adjusted in real time.

도 4의 FTFa는 DDI(300)에 의해 조절된 주파수를 갖는 데이터 전송 타이밍 제어 신호(TE)의 제2구간을 의미한다. 도 4에 도시된 바와 같이, 호스트(200)에 의해 생성된 제1주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 제2구간이 조절됨(예컨대, 증가)에 따라, FTF과 FTFa는 서로 달라진다.The FTFa in FIG. 4 means the second period of the data transmission timing control signal TE having the frequency adjusted by the DDI 300. As shown in FIG. 4, as the second section of the data transmission timing control signal TE is adjusted (e.g., increased) based on the first frequency control signal generated by the host 200, the FTF and FTFa It is different from each other.

주파수 카운터(255)는 기준 클락 신호(fref 또는 frefd)를 이용하여 제2구간 (FTFa)을 카운트하고, 카운트 값(CNT)을 생성하고, 주파수 계산기(256)는 카운트 값(CNT)을 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산하고, 계산된 주파수(fcnt)를 CPU(210)로 출력한다.The frequency counter 255 counts the second section FTFa using the reference clock signal fref or frefd and generates the count value CNT and the frequency calculator 256 uses the count value CNT Calculates the frequency fcnt of the data transmission timing control signal TE and outputs the calculated frequency fcnt to the CPU 210. [

CPU(210)는 계산된 주파수(fcnt)와 중심 작동 주파수 범위를 비교하고, 비교의 결과에 기초하여 제1주파수 제어 신호의 생성 여부를 결정할 수 있다.The CPU 210 may compare the calculated frequency fcnt with the central operating frequency range and determine whether to generate the first frequency control signal based on the result of the comparison.

주파수 분주기(253)는 크리스탈 오실레이터(X-OSC)의 출력 클락 신호(fref)를 미리-정의된 분주비로 분주하고, 분주-클락 신호(frefd)를 주파수 카운터(255)로 출력한다. 따라서, 기준 클락 신호는 크리스탈 오실레이터(X-OSC)의 출력 클락 신호(fref) 또는 분주된-클락 신호(frefd)일 수 있다.The frequency divider 253 divides the output clock signal fref of the crystal oscillator X-OSC into a pre-defined frequency division ratio and outputs the frequency-divided clock signal frefd to the frequency counter 255. Thus, the reference clock signal may be the output clock signal fref of the crystal oscillator (X-OSC) or the divided-clock signal frefd.

상기 분주비는 호스트(200)에 대한 설계 사양에 따라 결정될 수 있다. 하나 또는 그 이상의 실시 예들에 따라 주파수 분주기(253)는 생략될 수 있다.The frequency division ratio may be determined according to a design specification for the host 200. The frequency divider 253 may be omitted in accordance with one or more embodiments.

도 2에서는 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)가 CPU(210)로 전송되는 실시 예가 도시되었으나, 다른 실시 예에 따라, 카운트 값(CNT)이 직접 CPU(210)로 전송되도록 구현될 때, CPU(210)는 카운트 값(CNT)에 따라 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산하고, 계산된 주파수(fcnt)가 소정의 범위, 예컨대 중심 작동 주파수 범위 내에 존재하는지를 판단하고, 판단의 결과에 기초하여 제1주파수 제어 신호의 생성 여부를 결정할 수 있다.2, the frequency fcnt of the data transmission timing control signal TE is transmitted to the CPU 210. However, according to another embodiment, the count value CNT may be directly transmitted to the CPU 210 The CPU 210 calculates the frequency fcnt of the data transmission timing control signal TE in accordance with the count value CNT and if the calculated frequency fcnt falls within a predetermined range, And determine whether to generate the first frequency control signal based on the result of the determination.

도 3은 도 1에 도시된 주파수 계산 회로의 다른 실시 예를 나타내는 블록도이다.3 is a block diagram showing another embodiment of the frequency calculation circuit shown in Fig.

주파수 비교 회로(또는 주파수 비교기; 257)를 제외하면, 도 2의 주파수 계산 회로(250A)의 구조와 작동은 도 3의 주파수 계산 회로(250B)의 구조와 작동과 실질적으로 동일하거나 유사하다.Except for the frequency comparison circuit (or frequency comparator) 257, the structure and operation of the frequency calculation circuit 250A of FIG. 2 are substantially the same or similar to the structure and operation of the frequency calculation circuit 250B of FIG.

도 5a와 도 5b는 주파수 계산 회로(250B)의 작동을 설명하기 위한 타이밍 도들이다.5A and 5B are timing charts for explaining the operation of the frequency calculation circuit 250B.

도 3, 도 5a, 및 도 5b에 도시된 바와 같이, 주파수 비교 회로(257)는 주파수 계산기(256)로부터 출력된 주파수(fcnt)가 소정의 범위, 예컨대 주파수 윈도우 (frequency window; FW) 내에 존재하는지를 판단하고, 판단의 결과에 따라 제어 신호, 예컨대 인터럽트(INT)를 CPU(210)로 출력할 수 있다. 주파수 비교 회로(257)는 인터럽트(INT)를 발생하는 인터럽트 발생 회로의 기능을 수행할 수 있다.3, 5A and 5B, the frequency comparison circuit 257 compares the frequency fcnt output from the frequency calculator 256 with a predetermined frequency range FW within a predetermined range, for example, a frequency window FW And outputs a control signal, for example, an interrupt (INT) to the CPU 210 in accordance with the result of the determination. The frequency comparing circuit 257 can perform the function of an interrupt generating circuit for generating an interrupt (INT).

도 5a와 도 5b의 주파수 윈도우(FW)는 도 2와 도 4를 참조하여 설명된 중심 작동 주파수 범위와 실질적으로 동일하거나 유사한 개념일 수 있다.The frequency window FW in FIGS. 5A and 5B may be substantially the same as or similar to the center operating frequency range described with reference to FIGS.

도 5a와 도 5b의 경우 I(CASE I)과 같이, 주파수 계산기(256)에 의해 계산된 주파수(fcnt=fcnt1)가 주파수 윈도우(FW)의 하한(lower limit)보다 작을 때, 주파수 비교 회로(257)는 제1인터럽트(INT)를 CPU(210)로 출력할 수 있다.5A and 5B, when the frequency fcnt = fcnt1 calculated by the frequency calculator 256 is smaller than the lower limit of the frequency window FW such as I (CASE I) 257 may output the first interrupt (INT) to the CPU 210. [

CPU(210)는, 제1인터럽트(INT)에 응답하여, DDI(300)의 작동 클락 신호의 주파수의 증가를 지시하는 제1주파수 제어 신호를 생성할 수 있다. DDI(300)는 상기 제1주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 증가시킬 수 있다.The CPU 210 may generate a first frequency control signal indicating an increase in the frequency of the activation clock signal of the DDI 300 in response to the first interrupt INT. The DDI 300 may increase the frequency of the data transmission timing control signal TE based on the first frequency control signal.

도 5a의 경우 Ⅱ(CASE Ⅱ)과 같이, 주파수 계산기(256)에 의해 계산된 주파수(fcnt=fcnt2)가 주파수 윈도우(FW)의 하한과 상한의 사이 또는 이내에 존재할 때, 주파수 비교 회로(257)는 인터럽트(INT)를 CPU(210)로 출력하지 않는다.When the frequency fcnt = fcnt2 calculated by the frequency calculator 256 exists within or between the lower limit and the upper limit of the frequency window FW as in the case of CASE II in Fig. 5A, The CPU 210 does not output the interrupt (INT).

그러나, 도 5b의 경우 Ⅱ(CASE Ⅱ)과 같이, 주파수 계산기(256)에 의해 계산된 주파수(fcnt=fcnt2)가 주파수 윈도우(FW)의 하한과 상한의 사이 또는 이내에 존재할 때, 주파수 비교 회로(257)는 제2인터럽트(INT)를 CPU(210)로 출력한다.However, when the frequency (fcnt = fcnt2) calculated by the frequency calculator 256 exists within or between the lower limit and the upper limit of the frequency window FW, as in the case of CASE II in Fig. 5B, 257 outputs a second interrupt (INT) to the CPU 210. [

CPU(210)는, 제2인터럽트(INT)에 응답하여, DDI(300)의 작동 클락 신호의 주파수의 유지를 지시하는 제1주파수 제어 신호를 생성할 수 있다. 다른 실시 예에 따라, CPU(210)는 제1주파수 제어 신호를 생성하지 않을 수도 있다. 따라서, DDI (300)는 데이터 전송 타이밍 제어 신호(TE)의 주파수를 그대로 유지할 수 있다.The CPU 210 can generate the first frequency control signal instructing the maintenance of the frequency of the activation clock signal of the DDI 300 in response to the second interrupt INT. According to another embodiment, the CPU 210 may not generate the first frequency control signal. Therefore, the DDI 300 can maintain the frequency of the data transmission timing control signal TE as it is.

도 5a와 도 5b의 경우 Ⅲ(CASE Ⅲ)과 같이, 주파수 계산기(255)에 의해 계산된 주파수(fcnt=fcnt3)가 주파수 윈도우(FW)의 상한(upper limit)보다 클 때, 주파수 비교 회로(257)는 제3인터럽트(INT)를 생성한다. 따라서, CPU(210)는, 제3인터럽트(INT)에 응답하여, DDI(300)의 작동 클락 신호의 주파수의 감소를 지시하는 제1주파수 제어 신호를 생성할 수 있다. DDI(300)는 상기 제1주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 감소시킬 수 있다.When the frequency fcnt = fcnt3 calculated by the frequency calculator 255 is larger than the upper limit of the frequency window FW, as in the case of CASE III in Figs. 5A and 5B, 257) generates a third interrupt (INT). Accordingly, the CPU 210, in response to the third interrupt (INT), can generate the first frequency control signal indicating the decrease of the frequency of the activation clock signal of the DDI 300. [ The DDI 300 may decrease the frequency of the data transmission timing control signal TE based on the first frequency control signal.

도 6은 도 1에 도시된 주파수 계산 회로의 또 다른 실시 예를 나타내는 블록도이고, 도 7은 도 6에 도시된 주파수 계산 회로의 작동을 설명하기 위한 타이밍도이다.FIG. 6 is a block diagram showing another embodiment of the frequency calculation circuit shown in FIG. 1, and FIG. 7 is a timing chart for explaining the operation of the frequency calculation circuit shown in FIG.

도 6을 참조하면, 도 1의 주파수 계산 회로(250)의 또 다른 실시 예에 따른 주파수 계산 회로(250C)는 에지 검출 회로(252), 주파수 카운터(255), 및 주파수 계산기(256)를 포함한다. 다른 실시 예에 따라, 주파수 계산 회로(250C)는 주파수 분주기(253)를 더 포함할 수 있다.6, the frequency calculation circuit 250C according to another embodiment of the frequency calculation circuit 250 of FIG. 1 includes an edge detection circuit 252, a frequency counter 255, and a frequency calculator 256 do. According to another embodiment, the frequency calculation circuit 250C may further include a frequency divider 253.

도 6과 도 7을 참조하면, 주파수 계산 회로(250C)는 데이터 전송 타이밍 제어 신호(TE)의 특정 구간(예컨대, 데이터 전송 타이밍 제어 신호(TE)의 하이 구간 폭(HIW)을 기준 클락 신호(fref 또는 frefd)를 이용하여 카운트하고, 카운트 결과에 상응하는 카운트 값(CNT)을 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수 (fcnt)를 계산할 수 있다.6 and 7, the frequency calculation circuit 250C compares the high-interval width HIW of the data transmission timing control signal TE with the reference clock signal (HIW) fref or frefd), and the frequency fcnt of the data transmission timing control signal TE can be calculated using the count value CNT corresponding to the count result.

에지 검출 회로(252)는 AND 게이트(252-1)와 에지 검출기(252-3)를 포함할 수 있다. AND 게이트(252-1)는 데이터 전송 타이밍 제어 신호(TE)와 기준 클락 신호(fref 또는 frefd)를 논리곱 연산하고, 연산 결과(DTE)를 주파수 카운터(255)로 출력한다. 에지 검출기(252-3)는 데이터 전송 타이밍 제어 신호(TE)에 응답하여 검출 신호(DET)를 생성할 수 있다.The edge detection circuit 252 may include an AND gate 252-1 and an edge detector 252-3. The AND gate 252-1 performs an AND operation on the data transmission timing control signal TE and the reference clock signal fref or frefd and outputs the operation result DTE to the frequency counter 255. [ The edge detector 252-3 can generate the detection signal DET in response to the data transmission timing control signal TE.

에지 검출 회로(252)는 데이터 전송 타이밍 제어 신호(TE)의 상승 에지에 응답하여 활성화되는 검출 신호(DET)를 생성할 수 있다. 주파수 카운터(255)는 활성화되는 검출 신호(DET)에 응답하여 이전 카운트 값(CNT)을 리셋하고, 기준 클락 신호(fref 또는 frefd)를 이용하여 AND 게이트(252-1)의 출력 신호(DTE)를 카운트하고 카운트 결과에 상응하는 카운트 값(CNT)을 출력할 수 있다.The edge detection circuit 252 can generate the detection signal DET which is activated in response to the rising edge of the data transmission timing control signal TE. The frequency counter 255 resets the previous count value CNT in response to the activated detection signal DET and outputs the output signal DTE of the AND gate 252-1 using the reference clock signal fref or frefd, And output a count value CNT corresponding to the count result.

주파수 계산기(256)는 카운트 값(CNT)을 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산하고, 계산된 주파수(fcnt)를 CPU(210)로 출력한다.The frequency calculator 256 calculates the frequency fcnt of the data transmission timing control signal TE using the count value CNT and outputs the calculated frequency fcnt to the CPU 210. [

DDI(300)는 호스트(200)에 의해 생성된 제1주파수 제어 신호에 관련된(또는 기초로하는) 제2주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 조절할 수 있다. 예컨대, 제1주파수 제어 신호가 명령의 형태로 전송될 때, 제2주파수 제어 신호는 디코드된 명령의 형태일 수 있다.The DDI 300 may adjust the frequency of the data transmission timing control signal TE based on the second frequency control signal related (or based on) the first frequency control signal generated by the host 200. [ For example, when the first frequency control signal is transmitted in the form of an instruction, the second frequency control signal may be in the form of a decoded instruction.

도 7의 HIWa는 DDI(300)에 의해 조절된 데이터 전송 타이밍 제어 신호(TE)의 하이 구간 폭(HIW)을 의미한다. 도 7에 도시된 바와 같이, 호스트(200)에 의해 생성된 제1주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 하이 구간 폭이 조절됨(예컨대, 증가)에 따라, HIW와 HIWa는 서로 달라진다.HIWa in FIG. 7 denotes the high-section width HIW of the data transmission timing control signal TE adjusted by the DDI 300. In FIG. As shown in FIG. 7, as the high-segment width of the data transmission timing control signal TE is adjusted (e.g., increased) based on the first frequency control signal generated by the host 200, HIW and HIWa It is different from each other.

하이 구간 폭(HIW 또는 HIWa)은 라인 시간 단위로 조절될 수 있다.The high section width (HIW or HIWa) can be adjusted in line time units.

도 8은 도 1에 도시된 주파수 계산 회로의 또 다른 실시 예를 나타내는 블록도이다.8 is a block diagram showing another embodiment of the frequency calculation circuit shown in Fig.

주파수 비교 회로(257)를 제외하면, 도 6의 주파수 계산 회로(250C)의 구조와 작동은 도 8의 주파수 계산 회로(250D)의 구조와 작동과 실질적으로 동일하거나 유사하다.Except for the frequency comparison circuit 257, the structure and operation of the frequency calculation circuit 250C of FIG. 6 are substantially the same or similar to the structure and operation of the frequency calculation circuit 250D of FIG.

도 8의 주파수 비교 회로(257)의 작동은 도 3과 도 5를 참조하여 설명된 주파수 비교 회로(257)의 작동과 실질적으로 동일하거나 유사하다.The operation of the frequency comparison circuit 257 in Fig. 8 is substantially the same as or similar to the operation of the frequency comparison circuit 257 described with reference to Figs.

도 9는 도 1에 도시된 주파수 계산 회로의 또 다른 실시 예를 나타내는 블록도이고, 도 10은 도 6에 도시된 주파수 계산 회로의 작동을 설명하기 위한 타이밍도이다.FIG. 9 is a block diagram showing another embodiment of the frequency calculation circuit shown in FIG. 1, and FIG. 10 is a timing chart for explaining the operation of the frequency calculation circuit shown in FIG.

도 9를 참조하면, 도 1의 주파수 계산 회로(250)의 또 다른 실시 예에 따른 주파수 계산 회로(250E)는 에지 검출 회로(252), 주파수 카운터(255), 및 주파수 계산기(256)를 포함한다. 다른 실시 예에 따라, 주파수 계산 회로(250C)는 주파수 분주기(253)를 더 포함할 수 있다.9, the frequency calculation circuit 250E according to another embodiment of the frequency calculation circuit 250 of FIG. 1 includes an edge detection circuit 252, a frequency counter 255, and a frequency calculator 256 do. According to another embodiment, the frequency calculation circuit 250C may further include a frequency divider 253.

도 9와 도 10을 참조하면, 주파수 계산 회로(250E)는 데이터 전송 타이밍 제어 신호(TE)의 특정 구간(예컨대, 데이터 전송 타이밍 제어 신호(TE)의 로우 구간 폭(LIW)을 기준 클락 신호(fref 또는 frefd)를 이용하여 카운트하고, 카운트 값(CNT)을 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산할 수 있다.9 and 10, the frequency calculation circuit 250E compares the low-interval width LIW of the data transmission timing control signal TE with the reference clock signal (LIW) in a specific period of the data transmission timing control signal TE fref or frefd), and the frequency fcnt of the data transmission timing control signal TE can be calculated using the count value CNT.

에지 검출 회로(252)는 AND 게이트(252-1), 인버터(252-2), 및 에지 검출기(252-3)를 포함한다.The edge detection circuit 252 includes an AND gate 252-1, an inverter 252-2, and an edge detector 252-3.

인버터(252-2)는 데이터 전송 타이밍 제어 신호(TE)를 반전시키고, 반전된 데이터 전송 타이밍 제어 신호를 AND 게이트(252-1)와 에지 검출기(252-3)로 출력한다. AND 게이트(252-1)는 인버터(252-2)의 출력 신호와 기준 클락 신호(fref 또는 frefd)를 논리곱 연산하고, 연산 결과(DTE)를 주파수 카운터(255)로 출력한다.The inverter 252-2 inverts the data transfer timing control signal TE and outputs the inverted data transfer timing control signal to the AND gate 252-1 and the edge detector 252-3. The AND gate 252-1 performs an AND operation on the output signal of the inverter 252-2 and the reference clock signal fref or frefd and outputs the operation result DTE to the frequency counter 255.

에지 검출 회로(252)는 데이터 전송 타이밍 제어 신호(TE)의 하강 에지에 응답하여 활성화되는 검출 신호(DET)를 생성할 수 있다. 주파수 카운터(255)는 활성화되는 검출 신호(DET)에 응답하여 이전 카운트 값(CNT)을 리셋하고, 기준 클락 신호 (fref 또는 frefd)를 이용하여 AND 게이트(252-1)의 출력 신호(DTE)를 카운트하고 카운트 값(CNT)을 출력할 수 있다.The edge detection circuit 252 can generate the detection signal DET which is activated in response to the falling edge of the data transmission timing control signal TE. The frequency counter 255 resets the previous count value CNT in response to the activated detection signal DET and outputs the output signal DTE of the AND gate 252-1 using the reference clock signal fref or frefd, And outputs the count value CNT.

도 9의 각 구성 요소(253, 255, 및 256)의 작동은 도 6의 각 구성 요소(253, 255, 및 256)의 작동과 실질적으로 동일하거나 유사하다.The operation of each component 253, 255, and 256 of FIG. 9 is substantially the same or similar to the operation of each component 253, 255, and 256 of FIG.

도 10의 LIWa는 DDI(300)에 의해 조절된 데이터 전송 타이밍 제어 신호(TE)의 로우 구간 폭을 의미한다. 도 10에 도시된 바와 같이, 호스트(200)에 의해 생성된 제1주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 로우 구간 폭이 조절(예컨대, 증가)됨에 따라, LIW와 LIWa는 서로 달라진다.LIWa in FIG. 10 denotes the row section width of the data transmission timing control signal TE controlled by the DDI 300. [ As shown in FIG. 10, as the row interval width of the data transfer timing control signal TE is adjusted (e.g., increased) based on the first frequency control signal generated by the host 200, LIW and LIWa It is different from each other.

도 11은 도 1에 도시된 주파수 계산 회로의 또 다른 실시 예를 나타내는 블록도이다.11 is a block diagram showing another embodiment of the frequency calculation circuit shown in Fig.

주파수 비교 회로(257)를 제외하면, 도 9의 주파수 계산 회로(250E)의 구조와 작동은 도 11의 주파수 계산 회로(250F)의 구조와 작동과 실질적으로 동일하거나 유사하다.Except for the frequency comparison circuit 257, the structure and operation of the frequency calculation circuit 250E of FIG. 9 are substantially the same or similar to the structure and operation of the frequency calculation circuit 250F of FIG.

도 11의 주파수 비교 회로(257)의 작동은 도 3, 도 5a, 및 도 5b를 참조하여 설명된 주파수 비교 회로(257)의 작동과 실질적으로 동일하거나 유사하다.The operation of the frequency comparison circuit 257 in Fig. 11 is substantially the same as or similar to the operation of the frequency comparison circuit 257 described with reference to Figs. 3, 5A and 5B.

도 12는 도 1에 도시된 시스템의 작동을 설명하기 위한 플로우차트이다.12 is a flowchart for explaining the operation of the system shown in Fig.

도 1부터 도 12를 참조하면, 호스트(200)는 DDI(300)로부터 데이터 전송 타이밍 제어 신호(TE)를 수신한다(S110).Referring to FIGS. 1 to 12, the host 200 receives a data transmission timing control signal TE from the DDI 300 (S110).

호스트(200)는 기준 클락 신호(fref 또는 frefd)를 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산한다(S120). 예컨대, 호스트(200)의 주파수 계산 회로(250)는 기준 클락 신호(fref 또는 frefd)를 이용하여 데이터 전송 타이밍 제어 신호(TE)의 특정 구간을 카운트하여 카운트 값(CNT)을 생성하고, 카운트 값 (CNT)을 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 계산한다 (S120).The host 200 calculates the frequency fcnt of the data transmission timing control signal TE using the reference clock signal fref or frefd (S120). For example, the frequency calculation circuit 250 of the host 200 generates a count value CNT by counting a specific period of the data transmission timing control signal TE using the reference clock signal fref or frefd, (CNT) to calculate the frequency of the data transmission timing control signal TE (S120).

실시 예들에 따라, 호스트(200)는 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)를 계산할 수 있다. 예컨대, 다른 실시 예들에 따라, 외부(예컨대, 호스트 (200)의 외부) 주파수 계산 회로는 데이터 전송 타이밍 제어 신호(TE)의 주파수 (fcnt)를 계산하고, 계산된 주파수(fcnt)를 호스트(200)로 전송할 수 있다.According to the embodiments, the host 200 can calculate the frequency fcnt of the data transmission timing control signal TE. For example, according to other embodiments, an external (e.g., external to the host 200) frequency calculation circuit may calculate the frequency fcnt of the data transmission timing control signal TE and transmit the calculated frequency fcnt to the host 200 ).

CPU(210)는, 계산된 주파수(fcnt)에 기초하여, 데이터 전송 타이밍 제어 신호(TE)의 주파수를 조절하기 위한 제1주파수 제어 신호를 생성하고, 생성된 제1주파수 제어 신호를 DDI(300)로 전송한다(S130).The CPU 210 generates a first frequency control signal for adjusting the frequency of the data transmission timing control signal TE based on the calculated frequency fcnt and outputs the generated first frequency control signal to the DDI 300 (S130).

DDI(300)는, 호스트(200)로부터 전송된 제1주파수 제어 신호에 상응하는 제2주파수 제어 신호에 기초하여, 오실레이터(330)의 내부 클락 신호(ifc)의 주파수를 조절한다. 예컨대, 제1주파수 제어 신호는 명령의 형태로 전송될 수 있고, 제2주파수 제어 신호는 디코드된 명령의 형태로 전송될 수 있다. DDI(300)는 상기 제2주파수 제어 신호에 기초하여 데이터 전송 타이밍 제어 신호(TE)의 주파수를 조절하고(S140), 주파수-조절된 데이터 전송 타이밍 제어 신호(TE)를 호스트(200)로 전송한다.The DDI 300 adjusts the frequency of the internal clock signal ifc of the oscillator 330 based on the second frequency control signal corresponding to the first frequency control signal transmitted from the host 200. [ For example, the first frequency control signal may be transmitted in the form of an instruction, and the second frequency control signal may be transmitted in the form of a decoded instruction. The DDI 300 adjusts the frequency of the data transmission timing control signal TE based on the second frequency control signal at step S140 and transmits the frequency-adjusted data transmission timing control signal TE to the host 200 do.

상술한 바와 같이, DDI(300)의 작동 클락 신호(예컨대, 내부 클락 신호 (ifc))의 주파수가 조절됨에 따라, DDI (300)는 조절된-주파수를 갖는 작동 클락 신호를 이용하여 패널 셀프 리프레쉬를 수행할 수 있다.As described above, as the frequency of the activation clock signal (e.g., the internal clock signal ifc) of the DDI 300 is adjusted, the DDI 300 generates the panel self- Can be performed.

도 13은 본 발명의 다른 실시 예에 따른 시스템의 블록도를 나타낸다.13 shows a block diagram of a system according to another embodiment of the present invention.

도 13을 참조하면, 시스템(100A)은 호스트(200A), 디스플레이 드라이버 IC( 300A), 디스플레이 패널(400), 외부 메모리(500), 및 카메라(600)를 포함한다.Referring to Fig. 13, the system 100A includes a host 200A, a display driver IC 300A, a display panel 400, an external memory 500, and a camera 600. Fig.

송신 인터페이스(270A)와 주파수 계산 회로(250)를 제외하면, 도 13의 호스트(200A)의 구조와 작동은 도 1의 호스트(200)의 구조와 작동과 실질적으로 동일하거나 유사하다.Except for the transmit interface 270A and the frequency calculation circuit 250, the structure and operation of the host 200A of FIG. 13 are substantially the same or similar to the structure and operation of the host 200 of FIG.

호스트(200A)는 이미지 데이터를 전송하는데 사용되는 클락 신호 이외의 전용 클락 신호(CLK)를 전용 전송 라인(11a)을 통해 DDI(300A)로 전송한다. 즉 인터페이스(11)는 상기 클락 신호를 전송하는 전송 라인, 상기 이미지 데이터를 전송하는 전송 라인, 및 전용 클락 신호(CLK)를 전송하는 전용 전송 라인(11a)을 포함한다.The host 200A transmits a dedicated clock signal (CLK) other than the clock signal used for transmitting the image data to the DDI 300A through the dedicated transmission line 11a. That is, the interface 11 includes a transmission line for transmitting the clock signal, a transmission line for transmitting the image data, and a dedicated transmission line 11a for transmitting a dedicated clock signal (CLK).

예컨대, 인터페이스(11)가 MIPI 또는 eDP를 지원할 때, 인터페이스(11)는 전용 클락 신호(CLK)를 전송하기 위한 전용 전송 라인(11a)을 포함한다.For example, when the interface 11 supports MIPI or eDP, the interface 11 includes a dedicated transmission line 11a for transmitting the dedicated clock signal CLK.

DDI(300A)는 전용 클락 신호(CLK)를 작동 클락 신호로 사용할 수 있다. 이때, DDI(300A)는 오실레이터를 포함하지 않는다. 전용 클락 신호(CLK)는 DDI(300A)의 공정 변화(process variation), 전압 변화(voltage variation), 및/또는 온도 변화(temperature variation)에 무관한 클락 신호이다.The DDI 300A can use the dedicated clock signal CLK as the activation clock signal. At this time, the DDI 300A does not include an oscillator. The dedicated clock signal CLK is a clock signal that is independent of the process variation, voltage variation, and / or temperature variation of the DDI 300A.

DDI(300A)의 수신 인터페이스(310A)는 클락 신호를 이용하여 이미지 데이터로부터 데이터, 데이터 인에이블 신호, 및 동기 신호들을 복원하고, 상기 클락 신호를 제어 회로(320A)로 전송한다. 또한, 수신 인터페이스(310A)는 전용 클락 신호 (CLK)를 제어 회로(320A)로 전송한다.The reception interface 310A of the DDI 300A uses the clock signal to recover the data, the data enable signal, and the synchronization signals from the image data, and transmits the clock signal to the control circuit 320A. The receiving interface 310A also transmits the dedicated clock signal CLK to the control circuit 320A.

라이트 작동 동안, 제어 회로(320A)는, 상기 클락 신호와 라이트 제어 신호들을 이용하여, 데이터, 예컨대 복원된 데이터를 프레임 버퍼(325)에 라이트한다.During the write operation, the control circuit 320A uses the clock signal and the write control signals to write data, e.g., reconstructed data, into the frame buffer 325. [

리드 작동 동안, 제어 회로(320A)는, 전용 클락 신호(CLK)와 리드 제어 신호들을 이용하여, 프레임 버퍼(325)에 저장된 데이터(예컨대, 복원된 데이터)를 리드하고, 리드된 데이터를 미지 처리 회로(344)로 전송한다. 상기 리드 제어 신호들은 전용 클락 신호(CLK)를 이용하여 생성될 수 있다.During the read operation, the control circuit 320A reads the data (e.g., restored data) stored in the frame buffer 325 using the dedicated clock signal (CLK) and the read control signals, To the circuit 344. The read control signals may be generated using a dedicated clock signal (CLK).

타이밍 컨트롤러(340A)의 데이터 전송 타이밍 제어 신호 생성기(342)는 전용 클락 신호(CLK)를 이용하여 데이터 전송 타이밍 제어 신호(TE)를 생성하고, 데이터 전송 타이밍 제어 신호(TE)를 호스트(200A)로 전송한다. 송신 인터페이스(270A)는 데이터 전송 타이밍 제어 신호(TE)에 기초하여 이미지 데이터를 DDI(300A)로 전송한다.The data transfer timing control signal generator 342 of the timing controller 340A generates the data transfer timing control signal TE using the dedicated clock signal CLK and outputs the data transfer timing control signal TE to the host 200A. Lt; / RTI > The transmission interface 270A transmits the image data to the DDI 300A based on the data transmission timing control signal TE.

타이밍 컨트롤러(340A)의 이미지 처리 회로(344)는 제어 회로(320A)로부터 출력된 데이터를 전용 클락 신호(CLK)를 이용하여 처리하고, 처리 결과에 상응하는 디스플레이 데이터를 구동 회로 블록(350)으로 전송한다.The image processing circuit 344 of the timing controller 340A processes the data output from the control circuit 320A using the dedicated clock signal CLK and outputs the display data corresponding to the processing result to the drive circuit block 350 send.

상술한 바와 같이, DDI(300A)는, 호스트(200A)로부터 전용 전송 라인(11a)을 통해 전송된 전용 클락 신호(CLK)를 작동 클락 신호로 사용하여, 호스트(200A)로부터 전송된 이미지 데이터를 처리한다.As described above, the DDI 300A uses the dedicated clock signal CLK transmitted from the host 200A via the dedicated transmission line 11a as the operation clock signal to output the image data transmitted from the host 200A .

도 14는 본 발명의 또 다른 실시 예에 따른 시스템의 블록도를 나타낸다.14 shows a block diagram of a system according to another embodiment of the present invention.

도 14를 참조하면, 시스템(100B)은 호스트(200A), 디스플레이 드라이버 IC( 300B), 디스플레이 패널(400), 외부 메모리(500), 및 카메라(600)를 포함한다.14, the system 100B includes a host 200A, a display driver IC 300B, a display panel 400, an external memory 500, and a camera 600. [

주파수 계산 회로(250)를 제외하면, 도 14의 호스트(200A)의 구조와 작동은 도 1의 호스트(200)의 구조와 작동과 실질적으로 동일하거나 유사하다.Except for the frequency calculation circuit 250, the structure and operation of the host 200A of Fig. 14 is substantially the same or similar to the structure and operation of the host 200 of Fig.

시스템(100B)이 작동하는 동안, 호스트(200A)는 클락 신호(HCLK)를 항상 DDI (300B)로 공급한다. DDI(300B)는 클락 신호(HCLK)에 관련된 클락 신호(CLK)를 작동 클락 신호로 사용하고, 오실레이터를 포함하지 않는다. 이때, 클락 신호(HCLK)의 주파수는 클락 신호(CLK)의 주파수보다 높다. 예컨대, 클락 신호(HCLK)는 MIPI 클락 신호일 수 있다.While the system 100B is operating, the host 200A always supplies the clock signal HCLK to the DDI 300B. The DDI 300B uses the clock signal CLK related to the clock signal HCLK as the activation clock signal, and does not include an oscillator. At this time, the frequency of the clock signal HCLK is higher than the frequency of the clock signal CLK. For example, the clock signal HCLK may be a MIPI clock signal.

예컨대, 시스템(100B)이 MIPI 명령 모드로 사용될 때, 호스트(200A)는 클락 신호를 항상 DDI(300B)로 공급한다.For example, when the system 100B is used in the MIPI command mode, the host 200A always supplies the clock signal to the DDI 300B.

클락 신호(HCLK)는 DDI(300B)의 공정 변화, 전압 변화, 및/또는 온도 변화에 무관한 클락 신호이다.The clock signal HCLK is a clock signal irrespective of a process change, a voltage change, and / or a temperature change of the DDI 300B.

DDI(300B)의 수신 인터페이스(310B)는, 클락 신호(HCLK)를 이용하여, 이미지 데이터로부터 데이터, 데이터 인에이블 신호, 및 동기 신호들을 복원하고, 클락 신호(HCLK)를 제어 회로(320B)로 전송한다.The receiving interface 310B of the DDI 300B uses the clock signal HCLK to recover data, send.

라이트 작동 동안, 제어 회로(320B)는, 클락 신호(HCLK)와 라이트 제어 신호들을 이용하여, 복원된 데이터를 프레임 버퍼(325)에 라이트한다.During the write operation, the control circuit 320B writes the restored data to the frame buffer 325 using the clock signal (HCLK) and the write control signals.

리드 작동 동안, 제어 회로(320A)는, 클락 신호(CLK)와 리드 제어 신호들을 이용하여, 프레임 버퍼(325)에 저장된 데이터(또는 복원된 데이터)를 리드하고, 리드된 데이터를 이미지 처리 회로(344)로 전송한다. 상기 리드 제어 신호들은 클락 신호(CLK)를 이용하여 생성될 수 있다.During the read operation, the control circuit 320A uses the clock signal (CLK) and the read control signals to read data (or restored data) stored in the frame buffer 325 and supplies the read data to the image processing circuit 344. The read control signals may be generated using a clock signal (CLK).

타이밍 컨트롤러(340A)의 데이터 전송 타이밍 제어 신호 생성기(342)는 클락 신호(CLK)를 이용하여 데이터 전송 타이밍 제어 신호(TE)를 생성하고, 데이터 전송 타이밍 제어 신호(TE)를 호스트(200A)로 전송한다. 송신 인터페이스(270)는 데이터 전송 타이밍 제어 신호(TE)에 기초하여 이미지 데이터를 DDI(300B)로 전송한다.The data transfer timing control signal generator 342 of the timing controller 340A generates the data transfer timing control signal TE using the clock signal CLK and outputs the data transfer timing control signal TE to the host 200A send. The transmission interface 270 transmits the image data to the DDI 300B based on the data transmission timing control signal TE.

타이밍 컨트롤러(340A)의 이미지 처리 회로(344)는 제어 회로(320B)로부터 출력된 데이터를 클락 신호(CLK)를 이용하여 처리하고, 처리 결과에 상응하는 디스플레이 데이터를 구동 회로 블록(350)으로 전송한다.The image processing circuit 344 of the timing controller 340A processes the data output from the control circuit 320B using the clock signal CLK and transmits the display data corresponding to the processing result to the driving circuit block 350 do.

도 15는 본 발명의 또 다른 실시 예에 따른 시스템의 블록도를 나타낸다.15 shows a block diagram of a system according to another embodiment of the present invention.

도 15를 참조하면, 시스템(100C)은 호스트(200B), 디스플레이 드라이버 IC( 300), 디스플레이 패널(400), 외부 메모리(500), 카메라(600), 및 주파수 계산 IC (700)를 포함한다.15, the system 100C includes a host 200B, a display driver IC 300, a display panel 400, an external memory 500, a camera 600, and a frequency calculation IC 700 .

인터페이스(290)를 제외하면, 도 15의 호스트(200B)의 구조와 작동은 도 1의 호스트(200)의 구조와 작동과 실질적으로 동일하거나 유사하다. 호스트(200B)와 주파수 계산 IC(700)는 인터페이스(290)를 통해 통신할 수 있다.Except for the interface 290, the structure and operation of the host 200B of FIG. 15 is substantially the same or similar to the structure and operation of the host 200 of FIG. The host 200B and the frequency calculation IC 700 can communicate via the interface 290. [

주파수 계산 IC(700)는 도 1부터 도 11을 참조하여 설명한 주파수 계산 회로 (250, 250A~205F)를 포함한다. The frequency calculation IC 700 includes the frequency calculation circuits 250 and 250A to 205F described with reference to Figs.

주파수 계산 IC(700)는 데이터 전송 타이밍 제어 신호(TE)의 주파수(fcnt)의 계산 및/또는 기준 클락 신호(fref 또는 frefd)를 이용하여 데이터 전송 타이밍 제어 신호(TE)의 주기의 카운트를 수행하고, 카운트의 결과에 따라 카운트 값(CNT)을 생성한다.The frequency calculation IC 700 performs counting of the cycle of the data transfer timing control signal TE using the calculation of the frequency fcnt of the data transfer timing control signal TE and / or the reference clock signal fref or frefd And generates a count value CNT according to the result of counting.

주파수 계산 IC(700)의 주파수 계산 회로(250)에 의해 계산된 카운트 값 (CNT) 또는 주파수(fcnt)는 호스트(200B)의 인터페이스(290)와 버스(201)를 통해 CPU(210)로 전송된다.The count value CNT or frequency fcnt calculated by the frequency calculation circuit 250 of the frequency calculation IC 700 is transmitted to the CPU 210 through the interface 290 of the host 200B and the bus 201 do.

CPU(210)는 카운트 값(CNT; 예컨대 카운트 값(CNT)에 기초하여 주파수(fcnt)를 결정하는 것에 의해) 또는 주파수(fcnt)를 이용하여 제1주파수 제어 신호를 생성하고, 상기 제1주파수 제어 신호를 송신 인터페이스(270)와 인터페이스(12)를 통해 DDI(300)로 전송한다. DDI(300)는 상기 제1주파수 제어 신호에 기초하여 DDI(300)의 작동 클락 신호의 주파수를 조절한다.The CPU 210 generates a first frequency control signal using a count value CNT (for example, by determining the frequency fcnt based on the count value CNT) or using the frequency fcnt, And transmits the control signal to the DDI 300 through the transmission interface 270 and the interface 12. The DDI 300 adjusts the frequency of the activation clock signal of the DDI 300 based on the first frequency control signal.

인터페이스(12)는 클락 신호를 전송하는 전송 라인과 이미지 데이터를 전송하는 전송 라인을 포함한다. 인터페이스(12)는 MIPI, eDP, 또는 고속 직렬 인터페이스로 구현될 수 있다.The interface 12 includes a transmission line for transmitting the clock signal and a transmission line for transmitting the image data. The interface 12 may be implemented as a MIPI, an eDP, or a high-speed serial interface.

도 15의 DDI(300)의 구조와 작동은 도 1의 DDI(300)의 구조와 작동과 실질적으로 동일하거나 유사하다.The structure and operation of the DDI 300 of FIG. 15 is substantially the same or similar to that of the DDI 300 of FIG.

도 15에 도시된 바와 같이, 시스템(100C)은 주파수 계산 IC(700)와 호스트(200B)를 이용하여 DDI(300)의 작동 클락 신호(예컨대, 내부 클락 신호(ifc))의 주파수를 조절할 수 있다.The system 100C can adjust the frequency of the activation clock signal (e.g., the internal clock signal ifc) of the DDI 300 using the frequency calculation IC 700 and the host 200B have.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

100, 100A, 100B, 및 100C; 시스템
200, 200A, 및 200B; 호스트
210; CPU
220: ROM
230; 메모리 컨트롤러
240; 카메라 인터페이스
250, 205A~205F; 주파수 계산 회로
251, 252; 에지 검출기
253; 주파수 분주기
255; 주파수 카운터
256; 주파수 계산기
257; 주파수 비교 회로
290; 인터페이스
500; 외부 메모리
600; 카메라
700; 주파수 계산 IC100, 100A, 100B, and 100C; system
200, 200A, and 200B; Host
210; CPU
220: ROM
230; Memory controller
240; Camera interface
250, 205A to 205F; Frequency calculation circuit
251, 252; Edge detector
253; Frequency divider
255; Frequency counter
256; Frequency calculator
257; Frequency comparison circuit
290; interface
500; External memory
600; camera
700; Frequency calculation IC

Claims

An application processor for a display system of a portable device for displaying image data on a display panel,
A controller for obtaining a frequency of a data transmission timing control signal received from the display driver IC and generating a frequency control signal for adjusting a frequency related to an operation clock signal for the display driver IC based on the obtained frequency;
A transmitter for transmitting the generated frequency control signal to the display driver IC; And
A frequency calculation circuit,
Wherein the frequency calculation circuit comprises: a detector for receiving the data transmission timing control signal from the display driver IC; And
And a frequency calculator to calculate the frequency of the data transmission timing control signal.

The method according to claim 1,
And the frequency calculator outputs the calculated frequency to the controller.

The method according to claim 1,
The frequency calculation circuit determines whether or not the calculated frequency is within the operating frequency range for the display driver IC, generates a control signal according to the determination result, and outputs the generated control signal to the controller Further comprising an application processor.

The method of claim 3,
Wherein the frequency comparator generates a first control signal as the control signal when the calculated frequency is lower than the operating frequency range and generates a second control signal as the control signal when the calculated frequency is within the operating frequency range And generates a third control signal as the control signal when the calculated frequency is higher than the operating frequency range.

The method according to claim 1,
The frequency calculating circuit includes:
Further comprising a frequency counter for determining a count value for the period of the data transmission timing control signal based on the reference clock signal,
And the frequency calculator calculates the frequency of the data transfer timing control signal based on the determined count value.

6. The method of claim 5,
Wherein the detector detects the period of the data transfer timing control signal based on a rising edge or a falling edge of the data transfer timing control signal.

6. The method of claim 5,
The frequency calculating circuit includes:
Further comprising a frequency divider for dividing the reference clock signal by a division ratio,
Wherein the frequency counter determines the count value based on the divided reference clock signal.

A display system for displaying image data and comprising an application processor,
The application processor,
A first controller for obtaining the frequency of the signal provided from the display driver IC from the frequency calculation circuit and for generating a first frequency control signal for adjusting the frequency related to the operation clock signal for the display driver IC based on the obtained frequency; And
And a transmitter for transmitting the generated first frequency control signal to the display driver IC,
The frequency calculation circuit receives the signal from the display driver IC, calculates the frequency of the received signal based on the reference clock signal, provides the calculated frequency to the first controller,
The display driver IC for driving the display of the image data on the display panel comprises:
A control signal generator for generating the signal based on the operation clock signal and providing the generated signal to the application processor and the frequency calculation circuit;
A receiver for receiving the first frequency control signal from the application processor in response to the provided signal; And
And a second controller for outputting a second frequency control signal to adjust the frequency related to the activation clock signal based on the received first frequency control signal.

9. The method of claim 8,
Wherein the display system is a portable electronic device and the application is a host.

9. The method of claim 8,
Wherein the signal is a tearing effect signal.

9. The method of claim 8,
The display driver IC includes:
Further comprising an oscillator outputting the operation clock signal,
And the display driver IC adjusts the frequency of the operation clock signal according to the second frequency control signal.

9. The method of claim 8,
Wherein the display driver IC adjusts a frequency of the generated signal according to the second frequency control signal and the operation clock signal.

13. The method of claim 12,
Wherein the display driver IC regulates the frequency of the generated signal according to a ratio between a frequency deviated from the activation clock signal and the frequency of the generated signal.

An application processor for a display system of a portable device for displaying image data on a display panel,
A controller for obtaining a frequency of a signal received from the display driver IC and for generating a frequency control signal to adjust a frequency associated with an operation clock signal for the display driver IC based on the obtained frequency; And
And a transmitter for transmitting the generated frequency control signal to the display driver IC.

15. The method of claim 14,
Wherein the received signal is a tearing effect signal,
Wherein the controller controls the transmitter in response to a received tearing effect signal such that the image data can be transmitted to the display driver IC.

15. The method of claim 14,
Wherein the controller generates the frequency control signal in response to a frequency obtained outside an operating frequency range for the display driver IC.

15. The method of claim 14,
Further comprising a frequency calculation circuit for receiving the signal from the display driver IC and calculating the frequency of the received signal based on a reference clock signal,
Wherein the controller generates the frequency control signal based on the calculated frequency.

18. The circuit according to claim 17,
A frequency counter for determining a count value for a period of the received signal based on the reference clock signal; And
And a frequency calculator to calculate the frequency of the received signal based on the determined count value.

15. The method of claim 14,
Wherein the controller is a central processing unit (CPU).

15. The method of claim 14,
Wherein the controller is an image processing circuit.