KR20090092184A

KR20090092184A - Internal voltage supplying circuit

Info

Publication number: KR20090092184A
Application number: KR1020080017542A
Authority: KR
Inventors: 김영주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-02-26
Filing date: 2008-02-26
Publication date: 2009-08-31

Abstract

An internal voltage supply circuit is provided to reduce current consumption by supplying a lower voltage than the internal voltage to a column operation related circuit in a self-refresh operation mode. An internal voltage supply circuit includes a switching unit and a column operation related circuit(40). The switching unit includes a first switch unit(24) and a second switch unit(25). A first switch unit transmits a first peri voltage or second peri voltage to a peripheral circuit(30) as a third peri voltage in response to a self-refresh signal. The second switch unit transmits the second peri voltage or first internal voltage to the column operation related circuit as the second internal voltage in response to the self-refresh signal. The column operation related circuit controls the column path of the memory cell by the voltage received from the switching unit.

Description

Internal Voltage Supplying Circuit

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 구체적으로는 반도체 메모리 장치의 전류소모를 감소시킬 수 있도록 한 내부전압 공급회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an internal voltage supply circuit capable of reducing current consumption of a semiconductor memory device.

최근, 반도체 메모리 장치에 있어 외부에서 인가되는 전압은 메모리 장치의 고속화, 저전력화가 진행되어 감에 따라 점점 낮아지고 있다. 그에 따라 메모리 장치의 내부 동작을 위해 외부전원에 대한 의존성을 없애고, 전체 전력 소모를 줄이기 위해 가해지는 외부전원보다 낮은 레벨로 생성된 내부전원을 공급한다. 특히, 모바일 디램에서는 셀프리프레쉬 동작 모드 또는 정상 동작 모드 각각에 대해 서로 다른 레벨의 전원을 공급함으로써, 전류 스펙을 만족시키고 있다.Recently, the voltage applied from the outside of the semiconductor memory device is gradually lowered as the memory device becomes higher in speed and lower in power. Accordingly, the internal power supply generated at a lower level than the external power applied to remove the dependency on the external power for the internal operation of the memory device and to reduce the overall power consumption. In particular, the mobile DRAM satisfies the current specification by supplying different levels of power for each of the cell refresh operation mode or the normal operation mode.

도 1은 종래기술에 따른 내부전압 공급회로의 구성을 도시한 것이다.1 illustrates a configuration of an internal voltage supply circuit according to the prior art.

도시된 바와 같이, 종래기술에 따른 내부전압 공급회로는 제1 페리전압(V_PERI1)을 생성하는 제1 페리전압 생성부(10)와, 제2 페리전압(V_PERI2)을 생성하는 제2 페리전압 생성부(12)와, 내부전압(VINT)을 생성하는 내부전압 생성부(14)와, 셀프리프레쉬 신호(SREF)에 응답하여 제1 페리전압(V_PERI1) 및 제2 페리전압(V_PERI2)을 선택적으로 제3 페리전압(V_PERI3)으로 전달하는 스위치부(16)를 포함하는 내부전압 공급부(1)와; 제3 페리전압(V_PERI3)을 공급받는 주변 회로부(2)와; 내부전압(VINT)을 공급받는 셀 영역 제어회로 및 워드라인 레벨 펌프회로부(3)로 구성된다. 여기서, 셀 영역 제어회로는 메모리 셀의 로우 경로를 제어하는 회로로 구성된 로우 동작 관련 회로와 메모리 셀의 컬럼 경로를 제어하는 회로로 구성된 컬럼 동작 관련 회로로 구성되고, 주변 회로부(2)는 셀 영역 제어회로 및 워드라인 레벨 펌프회로를 제외한 입력 또는 출력 등의 일반적인 로직 동작을 수행할 때 동작하는 회로요소들로 구성된 회로부(3)를 통칭한다.As shown, the internal voltage supply circuit according to the prior art generates a first ferry voltage generator 10 for generating a first ferry voltage V_PERI1 and a second ferry voltage for generating a second ferry voltage V_PERI2. The unit 12, the internal voltage generator 14 that generates the internal voltage VINT, and the first ferry voltage V_PERI1 and the second ferry voltage V_PERI2 are selectively selected in response to the cell refresh signal SREF. An internal voltage supply unit 1 including a switch unit 16 transferring the third ferry voltage V_PERI3; A peripheral circuit part 2 receiving the third ferry voltage V_PERI3; The cell region control circuit and the word line level pump circuit section 3 are supplied with an internal voltage VINT. Here, the cell region control circuit includes a row operation related circuit composed of a circuit for controlling a row path of a memory cell and a column operation related circuit composed of a circuit for controlling a column path of a memory cell, and the peripheral circuit portion 2 includes a cell region. A circuit part 3 composed of circuit elements that operate when performing a general logic operation such as an input or an output except a control circuit and a word line level pump circuit is collectively referred to.

이와 같이 구성된 내부전압 공급회로는 정상 동작 모드인 경우에 제1 페리전압(V_PERI1)을 스위치부(16)를 통해 제3 페리전압(V_PERI3)으로 전달하여 주변 회로부(2)로 공급하는 한편, 셀프리프레쉬 동작 모드인 경우에는 제1 페리전압(V_PERI1) 보다 낮은 레벨의 제2 페리전압(V_PERI2)을 스위치부(16)를 통해 제3 페리전압(V_PERI3)으로 전달하여 주변 회로부(2)로 공급함으로써, 정상 동작 모드일 때보다 전류소모를 감소시켰다.The internal voltage supply circuit configured as described above transfers the first ferry voltage V_PERI1 to the third ferry voltage V_PERI3 through the switch unit 16 to supply the peripheral circuit unit 2 in the normal operation mode, In the refresh operation mode, the second ferry voltage V_PERI2 having a lower level than the first ferry voltage V_PERI1 is transferred to the third ferry voltage V_PERI3 through the switch unit 16 to be supplied to the peripheral circuit unit 2. In addition, the current consumption is reduced compared to the normal operation mode.

종래의 내부전압 공급회로의 셀 영역 제어회로 및 워드라인 레벨 펌프회로부(3)는 동작 모드에 상관없이 내부전압(VINT)을 공급받는다. 그런데, 셀 영역에 포함된 컬럼 동작 관련 회로는 셀프리프레쉬 동작 모드에서 파워소모가 없다. 이와 같이, 셀프리프레쉬 동작 모드에서 파워소모가 없는 컬럼 동작 관련 회로에 정상 동작 모드인 경우에 공급되는 내부전압(VINT)을 공급하는 것은 불필요한 전류소모를 야기시킨다.The cell region control circuit and the word line level pump circuit section 3 of the conventional internal voltage supply circuit are supplied with the internal voltage VINT regardless of the operation mode. However, the column operation related circuit included in the cell region has no power consumption in the cell refresh operation mode. As such, supplying the internal voltage VINT supplied in the normal operation mode to the column operation related circuit without power consumption in the cell refresh operation mode causes unnecessary current consumption.

따라서, 본 발명은 셀프리프레쉬 동작 모드에서 파워소모가 없는 컬럼 동작 관련 회로에 정상 동작 모드에서 공급되는 내부전압(VINT) 보다 더 낮은 레벨의 전압을 공급함으로써, 전류소모를 감소시킬 수 있는 내부전압 공급회로를 개시한다.Therefore, the present invention provides an internal voltage supply which can reduce current consumption by supplying a voltage lower than the internal voltage VINT supplied in the normal operation mode to the column operation circuit without power consumption in the cell refresh operation mode. Start the circuit.

또한, 본 발명은 셀프리프레쉬 동작 모드 종료 후, 정상 동작 모드로 복귀시에는 소정구간 동안 컬럼 동작 관련 회로에 내부전압(VINT) 보다 더 높은 레벨의 전압을 공급함으로써, 컬럼 동작 관련 회로가 안정적으로 동작할 수 있도록 한 내부전압 공급회로를 개시한다.In addition, the present invention provides a stable operation by supplying a voltage higher than the internal voltage VINT to the column operation related circuit for a predetermined period when the cell refresh operation mode is terminated and returning to the normal operation mode. An internal voltage supply circuit is disclosed.

이를 위해 본 발명은 셀프리프레쉬 신호에 응답하여 내부전압을 스위칭하여 선택적으로 전달하는 스위칭부; 및 상기 제2 내부전압을 공급받아 메모리 셀의 컬럼 경로를 제어하는 컬럼 동작 관련 회로부를 포함하는 내부전압 구동회로를 개시한다.To this end, the present invention includes a switching unit for selectively transferring the internal voltage in response to the cell refresh signal; And an internal voltage driving circuit including a column operation related circuit unit configured to receive the second internal voltage to control a column path of a memory cell.

본 발명에서, 상기 스위칭부는 상기 셀프리프레쉬 신호에 응답하여 제1 페리전압 및 제2 페리전압을 스위칭하여 선택적으로 제3 페리전압으로 전달하는 제1 스위치부; 및 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압 및 제1 내부전압을 스위칭하여 선택적으로 제2 내부전압으로 전달하는 제2 스위치부를 포함하는 것이 바람직하다.The switching unit may include: a first switch unit configured to switch a first ferry voltage and a second ferry voltage to selectively transmit a third ferry voltage in response to the cell refresh signal; And a second switch unit configured to switch the second ferry voltage and the first internal voltage to selectively transfer the second ferry voltage and the second internal voltage in response to the cell refresh signal.

본 발명에서, 제1 스위치부는 정상 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 제1 페리전압을 상기 제3 페리전압으로 공급하고, 셀프리프레쉬 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압을 상기 제3 페리전압으로 공급하는 것이 바람직하다.In the present invention, the first switch unit supplies the first ferry voltage to the third ferry voltage in response to the cell refresh signal in the normal operation mode, and the first switch unit in response to the cell refresh signal in the cell refresh operation mode. Preferably, the second ferry voltage is supplied to the third ferry voltage.

본 발명에서, 상기 제1 스위치부는 상기 제1 페리전압과 제1 노드 사이에 연결되어, 상기 셀프리프레쉬 신호에 응답하여 상기 제1 페리전압을 선택하여 상기 제1 노드로 전달하는 제1 전달소자; 및 상기 제2 페리전압과 상기 제1 노드 사이에 연결되어, 반전된 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압을 선택하여 상기 제1 노드로 전달하는 제2 전달소자를 포함하는 것이 바람직하다.In the present invention, the first switch unit is connected between the first ferry voltage and the first node, the first transfer element for selecting and transmitting the first ferry voltage in response to the cell refresh signal to the first node; And a second transfer device connected between the second ferry voltage and the first node to select and transfer the second ferry voltage to the first node in response to the inverted cell refresh signal. .

본 발명에서, 상기 제1 및 제2 전달소자는 PMOS 트랜지스터인 것을 특징으로 한다.In the present invention, the first and second transfer device is characterized in that the PMOS transistor.

본 발명에서, 상기 제2 스위치부는 정상 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 제1 내부전압을 상기 제2 내부전압으로 공급하고, 셀프리프레쉬 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압을 상기 제2 내부전압으로 공급하는 것이 바람직하다.In the present invention, the second switch unit supplies the first internal voltage to the second internal voltage in response to the cell refresh signal in the normal operation mode, and in response to the cell refresh signal in the cell refresh operation mode. It is preferable to supply a second ferry voltage to the second internal voltage.

본 발명에서, 상기 제2 스위치부는 상기 제2 페리전압과 제2 노드 사이에 연결되어, 반전된 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압을 선택하여 상기 제2 노드로 전달하는 제3 전달소자; 및 상기 제1 내부전압과 상기 제2 노드 사이에 연결되어, 상기 셀프리프레쉬 신호에 응답하여 상기 제1 내부전압을 선택하여 상기 제2 노드로 전달하는 제4 전달소자를 포함하는 것이 바람직하다.In the present invention, the second switch unit is connected between the second ferry voltage and the second node, the third transfer to select the second ferry voltage in response to the inverted cell refresh signal to transfer to the second node device; And a fourth transfer element connected between the first internal voltage and the second node to select and transfer the first internal voltage to the second node in response to the cell refresh signal.

본 발명에서, 상기 제3 및 제4 전달소자는 PMOS 트랜지스터인 것을 특징으로 한다.In the present invention, the third and fourth transfer device is characterized in that the PMOS transistor.

본 발명에서, 셀프리프레쉬 동작 모드 종료 후, 정상 동작 모드로 복귀시에 외부전압을 소정 구간 동안 상기 제1 노드로 공급하는 부스팅부를 더 포함하는 것을 특징으로 한다.The method may further include a boosting unit configured to supply an external voltage to the first node for a predetermined period when returning to the normal operation mode after the cell refresh operation mode ends.

본 발명에서, 상기 부스팅부는 액티브 신호를 소정 구간 지연시키는 지연부; 상기 액티브 신호 및 상기 지연부의 출력신호에 응답하여 펄스폭을 생성하는 펄스폭 생성부; 상기 펄스폭 생성부의 출력신호를 버퍼링하는 버퍼부; 및 상기 버퍼부의 출력신호에 응답하여 동작하는 스위치소자를 포함하는 것을 특징으로 한다.The boosting unit may include: a delay unit configured to delay an active signal by a predetermined period; A pulse width generation unit generating a pulse width in response to the active signal and an output signal of the delay unit; A buffer unit for buffering an output signal of the pulse width generation unit; And a switch element operating in response to the output signal of the buffer unit.

본 발명에서, 상기 스위치소자는 외부전원 공급단과 상기 제1 노드 사이에 연결되는 PMOS 트랜지스터인 것을 특징으로 한다.In the present invention, the switch element is characterized in that the PMOS transistor connected between the external power supply terminal and the first node.

본 발명에서, 상기 지연부는 짝수개의 인버터 체인으로 구성된 것을 특징으로 한다.In the present invention, the delay unit is characterized in that composed of an even number of inverter chain.

본 발명에서, 상기 제1 페리전압을 생성하는 제1 페리전압 생성부; 제2 페리전압을 생성하는 제2 페리전압 생성부; 상기 제1 내부전압을 생성하는 제1 내부전압 생성부; 및 제3 페리전압을 공급받아 메모리 셀의 컬럼 경로를 제외한 모든 경로를 제어하는 주변 회로부를 포함하는 것이 바람직하다.In the present invention, the first ferry voltage generating unit for generating the first ferry voltage; A second ferry voltage generator for generating a second ferry voltage; A first internal voltage generator configured to generate the first internal voltage; And a peripheral circuit that receives a third ferry voltage and controls all paths except the column path of the memory cell.

본 발명에서, 상기 제1 페리전압의 레벨은 상기 제2 페리전압 및 상기 제1 내부전압의 레벨 보다 낮은 레벨의 전압인 것을 특징으로 한다.In the present invention, the level of the first ferry voltage is a voltage lower than the level of the second ferry voltage and the first internal voltage.

본 발명에서, 상기 스위칭는 정상 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압을 상기 제3 페리전압으로 공급하고, 셀프리프레쉬 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 제1 페리전압을 상기 제3 페리전압으로 공급하는 제2 스위치부를 포함하는 것이 바람직하다.In the present invention, the switching supplies the second ferry voltage to the third ferry voltage in response to the cell refresh signal in the normal operation mode, and the first ferry in response to the cell refresh signal in the cell refresh operation mode. It is preferable to include a second switch unit for supplying a voltage to the third ferry voltage.

본 발명에서, 상기 제2 스위치부는 상기 제2 페리전압과 제2 노드 사이에 연결되어, 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압을 선택하여 상기 제2 노드로 전달하는 제3 전달소자; 및 상기 제1 페리전압과 상기 제2 노드 사이에 연결되어, 반전된 상기 셀프리프레쉬 신호에 응답하여 상기 제1 페리전압을 선택하여 상기 제2 노드로 전달하는 제4 전달소자를 포함하는 것이 바람직하다.In the present invention, the second switch unit is connected between the second ferry voltage and the second node, the third transfer element for selecting and transmitting the second ferry voltage in response to the cell refresh signal to the second node; And a fourth transfer element connected between the first ferry voltage and the second node to select and transfer the first ferry voltage to the second node in response to the inverted cell refresh signal. .

또한, 본 발명은 제1 공급전압 및 제2 공급전압을 공급하는 내부전압 공급부; 상기 제1 공급전압을 공급받아 메모리 셀의 칼럼 경로를 제외한 모든 경로를 제어하는 주변 회로부; 및 상기 제2 공급전압을 공급받아 메모리 셀의 컬럼 경로를 제어하는 컬럼 동작 관련 회로부를 포함하는 내부전압 구동회로를 개시한다.The present invention also provides an internal voltage supply unit for supplying a first supply voltage and a second supply voltage; A peripheral circuit unit receiving the first supply voltage and controlling all paths except the column path of a memory cell; And an internal voltage driving circuit including a column operation related circuit unit configured to receive the second supply voltage to control a column path of a memory cell.

본 발명에서, 상기 내부전압 공급부는 제1 페리전압을 생성하는 제1 페리전압 생성부; 제2 페리전압을 생성하는 제2 페리전압 생성부; 내부전압을 생성하는 내부전압 생성부; 셀프리프레쉬 신호에 응답하여 상기 제1 페리전압 및 상기 제2 페리전압을 선택적으로 상기 제1 공급전압으로 전달하여 상기 주변 회로부에 공급하는 제1 스위치부; 및 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압 및 상기 내부전압을 선택적으로 상기 제2 공급전압으로 전달하여 상기 컬럼 동작 관련 회로부에 공급하는 제2 스위치부를 포함하는 것이 바람직하다.In the present invention, the internal voltage supply unit comprises a first ferry voltage generator for generating a first ferry voltage; A second ferry voltage generator for generating a second ferry voltage; An internal voltage generator configured to generate an internal voltage; A first switch unit configured to selectively transfer the first ferry voltage and the second ferry voltage to the first supply voltage in response to a cell refresh signal and supply the first ferry voltage to the peripheral circuit unit; And a second switch unit configured to selectively transfer the second ferry voltage and the internal voltage to the second supply voltage in response to the cell refresh signal, and supply the second ferry voltage and the internal voltage to the second circuit.

본 발명에서, 상기 제2 페리전압의 레벨은 상기 제1 페리전압 및 상기 내부전압의 레벨보다 낮은 레벨의 전압인 것을 특징으로 한다.In the present invention, the level of the second ferry voltage is characterized in that the voltage of a level lower than the level of the first ferry voltage and the internal voltage.

본 발명에서, 상기 제1 스위치부는 정상 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 제1 페리전압을 상기 제1 공급전압으로 공급하고, 셀프리프레쉬 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압을 상기 제1 공급전압으로 공급하는 것이 바람직하다.In the present invention, the first switch unit supplies the first ferry voltage to the first supply voltage in response to the cell refresh signal in a normal operation mode, and in response to the cell refresh signal in a cell refresh operation mode. Preferably, a second ferry voltage is supplied to the first supply voltage.

본 발명에서, 상기 제2 스위치부는 정상 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 내부전압을 상기 제2 공급전압으로 공급하고, 셀프리프레쉬 동작 모드일 때 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압을 상기 제2 공급전압으로 공급하는 것이 바람직하다.In the present invention, the second switch unit supplies the internal voltage to the second supply voltage in response to the cell refresh signal in a normal operation mode, and the second switch in response to the cell refresh signal in a cell refresh operation mode. Preferably, the ferry voltage is supplied to the second supply voltage.

본 발명에서, 상기 제2 스위치부는 상기 제2 페리전압과 제2 노드 사이에 연결되어, 반전된 상기 셀프리프레쉬 신호에 응답하여 상기 제2 페리전압을 선택하여 상기 제2 노드로 전달하는 제3 전달소자; 및 상기 내부전압과 상기 제2 노드 사이에 연결되어, 상기 셀프리프레쉬 신호에 응답하여 상기 내부전압을 상기 제2 노드로 전달하는 제4 전달소자를 포함하는 것이 바람직하다.In the present invention, the second switch unit is connected between the second ferry voltage and the second node, the third transfer to select the second ferry voltage in response to the inverted cell refresh signal to transfer to the second node device; And a fourth transfer element connected between the internal voltage and the second node to transfer the internal voltage to the second node in response to the cell refresh signal.

본 발명에서, 상기 제1 내지 제4 전달소자는 PMOS 트랜지스터인 것을 특징으로 한다.In the present invention, the first to fourth transfer device is characterized in that the PMOS transistor.

본 발명에서, 셀프리프레쉬 동작 모드 종료 후, 정상 동작 모드로 복귀시에 소정 구간 동안 상기 제2 노드로 외부전압을 공급하는 부스팅부를 포함하는 것이 바람직하다.In the present invention, it is preferable to include a boosting unit for supplying an external voltage to the second node for a predetermined period when returning to the normal operation mode after the end of the cell refresh operation mode.

본 발명에서, 상기 부스팅부는 액티브 신호를 소정 구간 지연시키는 지연부;The boosting unit may include: a delay unit configured to delay an active signal by a predetermined period;

상기 액티브 신호 및 상기 지연부의 출력신호에 응답하여 펄스폭을 생성하는 펄스폭 생성부; 상기 펄스폭 생성부의 출력신호를 버퍼링하는 버퍼부; 및 상기 버퍼부의 출력신호에 응답하여 동작하는 스위치소자를 포함하는 것이 바람직하다.A pulse width generation unit generating a pulse width in response to the active signal and an output signal of the delay unit; A buffer unit for buffering an output signal of the pulse width generation unit; And a switch element that operates in response to an output signal of the buffer unit.

본 발명에서, 상기 스위치소자는 외부전원 공급단과 상기 제2 노드 사이에 연결되는 PMOS 트랜지스터인 것을 특징으로 한다.In the present invention, the switch element is characterized in that the PMOS transistor connected between the external power supply terminal and the second node.

도 2는 본 발명의 일실시예에 따른 내부전압 공급회로의 구성을 도시한 블럭도이다.2 is a block diagram showing a configuration of an internal voltage supply circuit according to an embodiment of the present invention.

도 3은 도 2에 포함된 제1 스위치부의 구성을 도시한 것이다.3 illustrates a configuration of a first switch unit included in FIG. 2.

도 4는 도 2에 포함된 제2 스위치부의 구성을 도시한 것이다.4 illustrates a configuration of the second switch unit included in FIG. 2.

도 5는 도 2에 포함된 부스팅부의 구성을 도시한 것이다.5 illustrates a configuration of the boosting unit included in FIG. 2.

도 6은 도 5에 도시된 구성을 통해 생성되는 신호를 보여주는 타이밍도이다.FIG. 6 is a timing diagram illustrating a signal generated through the configuration illustrated in FIG. 5.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

20 : 내부전압 공급부 200 : 스위칭부20: internal voltage supply unit 200: switching unit

21 : 제1 페리전압 생성부 22 : 제2 페리전압 생성부21: first ferry voltage generator 22: second ferry voltage generator

23 : 내부전압 생성부 24 : 제1 스위치부23: internal voltage generator 24: first switch unit

25 : 제2 스위치부 26 : 부스팅부25: second switch unit 26: boosting unit

30 : 주변 회로부 40 : 컬럼 동작 관련 회로부30: peripheral circuit portion 40: circuit operation related circuit portion

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2는 본 발명의 일실시예에 따른 내부전압 공급회로의 구성을 도시한 블럭도이고, 도 3은 도 2에 포함된 제1 스위치부의 구성을 도시한 것이며, 도 4는 도 2에 포함된 제2 스위치부의 구성을 도시한 것이고, 도 5는 도 2에 포함된 부스팅부의 구성을 도시한 것이다.2 is a block diagram illustrating a configuration of an internal voltage supply circuit according to an exemplary embodiment of the present invention, FIG. 3 illustrates a configuration of a first switch unit included in FIG. 2, and FIG. 4 is included in FIG. 2. FIG. 5 illustrates a configuration of the second switch unit, and FIG. 5 illustrates a configuration of the boosting unit included in FIG. 2.

도 2에 도시된 바와 같이, 본 발명의 내부전압 공급회로는 내부전압 공급부(20), 주변 회로부(30) 및 컬럼 동작 관련 회로부(40)로 구성된다.As shown in FIG. 2, the internal voltage supply circuit of the present invention includes an internal voltage supply unit 20, a peripheral circuit unit 30, and a column operation related circuit unit 40.

내부전압 공급부(20)는 제1 페리전압(V_PERI1)을 생성하는 제1 페리전압 생성부(21)와, 제2 페리전압(V_PERI2)을 생성하는 제2 페리전압 생성부(22)와, 제1 내부전압(VINT1)을 생성하는 내부전압 생성부(23)와, 셀프리프레쉬 신호(SREF)에 응답하여 제1 페리전압(V_PERI1) 및 제2 페리전압(V_PERI2)을 선택적으로 제3 페리전압(V_PERI3)으로 전달하는 제1 스위치부(24)와, 셀프리프레쉬 신호(SREF)에 응답하여 제1 내부전압(VINT1) 및 제2 페리전압(V_PERI2)을 선택적으로 제2 내부전압(VINT2)으로 전달하는 제2 스위칭부(25)와, 액티브 신호(ACT)에 응답하여 소정 구간 동안 외부전압(VDD)을 제2 내부전압(VINT2)으로 공급하는 부스팅부(26)로 구성된다. 여기서, 제1 페리전압 생성부(21) 및 제2 페리전압 생성부(22)는 셀에 데이터를 리드(read) 또는 라이트(write) 하는 등의 셀 동작에 필요한 제1 페리전압(V_PERI1) 및 제2 페리전압(V_PERI2)을 생성하는 회로부로서, 제2 페리전압(V_PERI2)은 제1 페리전압(V_PERI1)보다 더 낮은 레벨의 전압이다.The internal voltage supply unit 20 may include a first ferry voltage generator 21 for generating a first ferry voltage V_PERI1, a second ferry voltage generator 22 for generating a second ferry voltage V_PERI2, and a second ferry voltage generator 22. A first ferry voltage V_PERI1 and a second ferry voltage V_PERI2 are selectively selected in response to the internal voltage generator 23 generating the internal voltage VINT1 and the cell refresh signal SREF. The first switch unit 24, which transmits to V_PERI3, and the first internal voltage VINT1 and the second ferry voltage V_PERI2, are selectively transferred to the second internal voltage VINT2 in response to the cell refresh signal SREF. The second switching unit 25 and the boosting unit 26 supplying the external voltage VDD to the second internal voltage VINT2 for a predetermined period in response to the active signal ACT. Here, the first ferry voltage generator 21 and the second ferry voltage generator 22 may include the first ferry voltage V_PERI1 required for cell operation such as reading or writing data into the cell. As a circuit unit generating the second ferry voltage V_PERI2, the second ferry voltage V_PERI2 is a voltage having a lower level than the first ferry voltage V_PERI1.

주변 회로부(30)는 제3 페리전압(V_PERI3)을 공급받아 메모리 셀의 칼럼 경로를 제외한 모든 경로를 제어하고, 컬럼 동작 관련 회로부(40)는 제2 내부전압(VINT2)을 공급받아 메모리 셀의 칼럼 경로를 제어한다. 여기서, 컬럼 동작 관련 회로부(40)는 메모리 셀의 컬럼 경로를 제어하는 회로요소들로 구성된 회로부를 통칭한다.The peripheral circuit unit 30 receives the third ferry voltage V_PERI3 to control all paths except the column path of the memory cell, and the column operation related circuit unit 40 receives the second internal voltage VINT2 to supply the third ferry voltage V_PERI3. Control column paths. Here, the column operation related circuit part 40 collectively refers to a circuit part composed of circuit elements that control a column path of a memory cell.

이때, 셀프리프레쉬 신호(SREF)는 반도체 메모리 장치가 셀프리프레쉬 동작 중임을 나타내는 신호로서, 정상 동작 모드 하에서는 로우레벨로 디스에이블되어 있다가 셀프리프레쉬 동작 모드에 진입할 때 하이레벨로 인에이블되는 신호이다. 또한, 액티브 신호(ACT)는 셀프리프레쉬 동작 모드 수행 후 정상 동작 모드로 복귀하는 경우에 하이레벨로 인에이블되는 신호이다.In this case, the cell refresh signal SREF is a signal indicating that the semiconductor memory device is in a cell refresh operation. The cell refresh signal SREF is a signal that is disabled at a low level in a normal operation mode and is enabled at a high level when the cell refresh operation mode is entered. . In addition, the active signal ACT is a signal that is enabled at a high level when the cell refresh operation mode returns to the normal operation mode.

제1 스위치부(24)는 도 3에 도시된 바와 같이, 제1 페리전압(V_PERI1) 공급단과 노드(nd21) 사이에 연결되어, 셀프리프레쉬 신호(SREF)에 응답하여 제1 페리전압(V_PERI1)을 제3 페리전압(V_PERI3)으로 전달하는 PMOS 트랜지스터(P21)와, 셀프리프레쉬 신호(SREF)를 버퍼링하는 인버터(IV21)와, 제2 페리전압(V_PERI2) 공급단과 노드(nd21) 사이에 연결되어, 인버터(IV21)의 출력신호에 응답하여 제2 페리전압(V_PERI2)을 제3 페리전압(V_PERI3)으로 전달하는 PMOS 트랜지스터(P22)로 구성된다.As shown in FIG. 3, the first switch unit 24 is connected between the first ferry voltage V_PERI1 supply terminal and the node nd21, and responds to the cell refresh signal SREF to the first ferry voltage V_PERI1. Is connected between the PMOS transistor P21 for transmitting the third ferry voltage V_PERI3, the inverter IV21 for buffering the cell refresh signal SREF, the second ferry voltage V_PERI2, and the node nd21. The PMOS transistor P22 transfers the second ferry voltage V_PERI2 to the third ferry voltage V_PERI3 in response to the output signal of the inverter IV21.

제2 스위치부(25)는 도 4에 도시된 바와 같이, 셀프리프레쉬 신호(SREF)를 버퍼링하는 인버터(IV22)와, 제2 페리전압(V_PERI2) 공급단과 노드(nd22) 사이에 연결되어, 인버터(IV22)의 출력신호에 응답하여 제2 페리전압(V_PERI2)을 제2 내부전압(VINT2)으로 전달하는 PMOS 트랜지스터(P23)와, 제1 내부전압(VINT1) 공급단과 노드(nd22) 사이에 연결되어, 셀프리프레쉬 신호(SREF)에 응답하여 제1 내부전압(VINT1)을 제2 내부전압(VINT2)으로 전달하는 PMOS 트랜지스터(P24)로 구성된다.As shown in FIG. 4, the second switch unit 25 is connected between the inverter IV22 buffering the cell refresh signal SREF, the second ferry voltage V_PERI2 supply terminal, and the node nd22, and thus the inverter. A PMOS transistor P23 which transfers the second ferry voltage V_PERI2 to the second internal voltage VINT2 in response to the output signal of IV22, is connected between the supply terminal of the first internal voltage VINT1 and the node nd22. And a PMOS transistor P24 that transfers the first internal voltage VINT1 to the second internal voltage VINT2 in response to the cell refresh signal SREF.

부스팅부(26)는 도 5에 도시된 바와 같이, 액티브 신호(ACT)를 소정 구간 지연시켜 노드(nd23)로 출력하는 지연부(260)와, 액티브 신호(ACT) 및 노드(nd23)의 출력신호에 응답하여 소정 펄스폭을 생성하는 펄스폭 생성부(262)와, 펄스폭 생성부(262)의 출력신호를 반전하는 인버터(IV29)와, 외부전압단(VDD)과 제2 내부전압(VINT2) 입력단 사이에 연결되어, 인버터(IV29)의 출력신호에 응답하여 외부전압(VDD)을 제2 내부전압(VINT2)으로 전달하는 PMOS 트랜지스터(P25)로 구성된다.As shown in FIG. 5, the boosting unit 26 delays the active signal ACT by a predetermined period and outputs the delay unit 260 to the node nd23, and outputs the active signal ACT and the node nd23. A pulse width generator 262 for generating a predetermined pulse width in response to the signal, an inverter IV29 for inverting the output signal of the pulse width generator 262, an external voltage terminal VDD, and a second internal voltage ( VINT2) is connected to the input terminal, it is composed of a PMOS transistor (P25) for transmitting the external voltage (VDD) to the second internal voltage (VINT2) in response to the output signal of the inverter (IV29).

지연부(260)는 짝수개의 인버터 체인(IV23, IV24, IV25, IV26)으로 구성된다.Delay unit 260 is composed of an even number of inverter chains (IV23, IV24, IV25, IV26).

펄스폭 생성부(262)는 노드(nd23)의 출력신호를 반전하는 인버터(IV27)와, 액티브 신호(ACT) 및 인버터(IV27)의 출력신호를 부정 논리곱 연산하는 낸드게이트(ND21)로 구성된다.The pulse width generator 262 includes an inverter IV27 for inverting the output signal of the node nd23 and a NAND gate ND21 for performing an AND logic operation on the active signal ACT and the output signal of the inverter IV27. do.

이와 같이 구성된 내부전압 공급회로의 동작을 도 2 내지 도 6을 참고하여 구체적으로 설명하되, 본 발명의 일실시예에 있어서는 셀프리프레쉬 동작 모드와 정상 동작 모드의 경우로 나누어 설명한다. 이때, 정상 동작 모드는 액티브 동작, 즉, 데이터의 입력 및 출력 등을 포함하는 실질적인 동작이 이루어지는 모드에서의 동작에 대하여 설명한다.The operation of the internal voltage supply circuit configured as described above will be described in detail with reference to FIGS. 2 to 6. However, in the embodiment of the present invention, the cell refresh operation mode and the normal operation mode will be described. In this case, the normal operation mode will be described with respect to the operation in the active operation, that is, the mode in which the actual operation including the data input and output is performed.

먼저, 셀프리프레쉬 모드에서 동작하는 본 실시예에 따른 내부전압 공급회로의 동작은 다음과 같다.First, the operation of the internal voltage supply circuit according to the present embodiment operating in the cell refresh mode is as follows.

셀프리프레쉬 동작 모드에서는 셀프리프레쉬 신호(SREF)가 하이레벨로 인에이블되고, 액티브 신호(ACT)가 로우레벨로 인이에블되므로, 제2 페리전압(V_PERI2)이 주변 회로부(30) 및 컬럼 동작 관련 회로부(40)에 공급된다. 즉, 셀프리프레쉬 동작 모드 하에서 셀프리프레쉬 신호(SREF)가 하이레벨이면, PMOS 트랜지스터(P21, 24)는 이에 응답하여 턴오프되는 반면, 인버터(IV21, IV22)로부터 출력되는 신호가 로우레벨이 되어 PMOS 트랜지스터(P22, P23)는 턴온되므로, 제2 페리전압(V_PERI2)이 제3 페리전압(V_PERI3)으로 주변 회로부(30)에 공급되고, 제2 페리전압(V_PERI2)이 제2 내부전압(VINT2)으로 컬럼 동작 관련 회로부(40)에 공급된다.In the cell refresh operation mode, the cell refresh signal SREF is enabled at the high level and the active signal ACT is enabled at the low level. Therefore, the second ferry voltage V_PERI2 is related to the peripheral circuit unit 30 and the column operation. It is supplied to the circuit part 40. That is, when the cell refresh signal SREF is at the high level under the cell refresh operation mode, the PMOS transistors P21 and 24 are turned off in response thereto, while the signal output from the inverters IV21 and IV22 is at the low level, thereby causing the PMOS to be low. Since the transistors P22 and P23 are turned on, the second ferry voltage V_PERI2 is supplied to the peripheral circuit unit 30 as the third ferry voltage V_PERI3, and the second ferry voltage V_PERI2 is the second internal voltage VINT2. Is supplied to the column operation related circuit unit 40.

한편, 액티브 신호(ACT)는 셀프리프레쉬 동작 모드 하에서 로우레벨이므로, PMOS 트랜지스터(P25)가 턴오프되어 부스팅부(26)는 동작하지 않는다.On the other hand, since the active signal ACT is at a low level in the cell refresh operation mode, the PMOS transistor P25 is turned off and the boosting unit 26 does not operate.

이때, 제2 페리전압(V_PERI2)은 제1 페리전압(V_PERI1) 및 제1 내부전압(VINT1) 보다 더 낮은 레벨의 전압이다. 따라서, 셀프리프레쉬 동작 모드 하에서 입력 또는 출력 등의 일반적인 로직 동작을 수행하는 주변 회로부(30)에는 제1 페리전압(V_PERI1)보다 더 낮은 레벨인 제2 페리전압(V_PERI2)이 인가되고, 메모리 셀의 컬럼 경로를 제어하는 컬럼 동작 관련 회로부(40)에는 제1 내부전압(VINT1)보다 더 낮은 레벨인 제2 페리전압(V_PERI2)이 인가된다.In this case, the second ferry voltage V_PERI2 is a voltage having a lower level than the first ferry voltage V_PERI1 and the first internal voltage VINT1. Accordingly, the second ferry voltage V_PERI2, which is lower than the first ferry voltage V_PERI1, is applied to the peripheral circuit unit 30 which performs a general logic operation such as an input or an output under the cell refresh operation mode, and is applied to the memory cell. The second ferry voltage V_PERI2 having a lower level than the first internal voltage VINT1 is applied to the column operation related circuit unit 40 that controls the column path.

앞서 상술한 바와 같이, 본 실시예의 내부전압 공급회로는 셀프리프레쉬 동작 모드에서 파워를 소모하지 않는 컬럼 동작 관련 회로부(40)에 정상 동작 모드에서 공급되는 제1 내부전압(VINT1)보다 더 낮은 레벨의 전압, 즉 제2 페리전압(V_PERI2)을 공급함으로써, 전류소모를 감소시킬 수 있다.As described above, the internal voltage supply circuit of the present embodiment has a lower level than the first internal voltage VINT1 supplied in the normal operation mode to the column operation related circuit unit 40 that does not consume power in the cell refresh operation mode. By supplying a voltage, that is, the second ferry voltage V_PERI2, current consumption can be reduced.

정리하면, 반도체 메모리 장치의 동작 모드가 셀프리프레쉬 동작 모드인 경우에는 셀프리프레쉬 신호(SREF)가 하이레벨로 인에이블될 때에만 스위칭되는 제2 페리전압(V_PERI2)을 주변 회로부(30) 및 컬럼 동작 관련 회로부(40)로 공급한다.In summary, when the operation mode of the semiconductor memory device is the cell refresh operation mode, the peripheral circuit unit 30 and the column operation may include the second ferry voltage V_PERI2 which is switched only when the cell refresh signal SREF is enabled to a high level. Supply to the relevant circuit section 40.

정상 모드에서 동작하는 본 실시예에 따른 내부전압 공급회로의 동작은 다음과 같다.The operation of the internal voltage supply circuit according to the present embodiment operating in the normal mode is as follows.

정상 동작 모드에서는 셀프리프레쉬 신호(SREF)가 하이레벨에서 로우레벨로 천이되고, 액티브 신호(ACT)가 로우레벨에서 하이레벨로 천이되므로, 주변 회로부(30)에 제1 페리전압(V_PERI1)이 공급되고, 컬럼 동작 관련 회로부(40)에 제1 내부전압(VINT1)이 공급된다. 즉, 정상 동작 모드 하에서 셀프리프레쉬 신호(SREF)가 로우레벨이면, PMOS 트랜지스터(P21, 24)는 이에 응답하여 턴온되는 반면, 인버터(IV21, IV22)로부터 출력되는 신호가 하이레벨이 되어 PMOS 트랜지스터(P22, P23)는 턴온되므로, 제1 페리전압(V_PERI1)이 제3 페리전압(V_PERI3)으로 주변 회로부(30)에 공급되고, 제1 내부전압(VINT1)이 제2 내부전압(VINT2)으로 컬럼 동작 관련 회로부(40)에 공급된다.In the normal operation mode, since the cell refresh signal SREF transitions from the high level to the low level, and the active signal ACT transitions from the low level to the high level, the first ferry voltage V_PERI1 is supplied to the peripheral circuit unit 30. The first internal voltage VINT1 is supplied to the column operation related circuit unit 40. That is, when the cell refresh signal SREF is at the low level in the normal operation mode, the PMOS transistors P21 and 24 are turned on in response thereto, while the signal output from the inverters IV21 and IV22 is at the high level so that the PMOS transistor ( Since P22 and P23 are turned on, the first ferry voltage V_PERI1 is supplied to the peripheral circuit unit 30 as the third ferry voltage V_PERI3, and the first internal voltage VINT1 is applied to the second internal voltage VINT2. It is supplied to an operation related circuit section 40.

한편, 액티브 신호(ACT)는 셀프리프레쉬 동작 모드 종료 후, 정상 동작 모드로 복귀시에 하이레벨로 인에이블됨으로써, 부스팅부(26)는 소정 구간 동안 컬럼 동작 관련 회로부(40)에 제1 내부전압(VINT1) 보다 더 높은 레벨의 외부전압(VDD)을 공급한다. 즉, 셀프리프레쉬 동작 구간 동안 제2 페리전압(V_PERI2)이 인가된 제2 내부전압(VINT2)의 레벨을 외부전압(VDD)으로 오버드라이빙 시킨다. 이를 도 6을 참고하여 구체적으로 살펴보면, 지연부(260)는 인버터 체인(IV23, IV24, IV25, IV26)을 통해 하이레벨로 인에이블된 액티브 신호(ACT)를 소정 구간 동안 지연시키고(A), 펄스폭 생성부(260)는 하이레벨의 액티브 신호(ACT)와 로우레벨로 버퍼링된 지연부(260)의 출력신호를 논리곱 연산하여 로우레벨에서 하이레벨로 천이된 소정의 펄스폭을 생성하며(B), PMOS 트랜지스터(P25)는 로우레벨의 인버터(IV29)의 출력신호 응답하여 턴온되므로(C), 컬럼 동작 관련 회로부(40)에 제2 내부전압(VINT2)으로 외부전압(VDD)이 공급된다.On the other hand, the active signal ACT is enabled at a high level when the cell refresh operation mode ends and returns to the normal operation mode, so that the boosting unit 26 supplies the first internal voltage to the column operation related circuit unit 40 for a predetermined period. Supply a higher level of external voltage (VDD) than (VINT1). That is, the level of the second internal voltage VINT2 to which the second ferry voltage V_PERI2 is applied is overdriven to the external voltage VDD during the cell refresh operation period. Specifically, referring to FIG. 6, the delay unit 260 delays the active signal ACT enabled at a high level through the inverter chains IV23, IV24, IV25, and IV26 for a predetermined period (A), The pulse width generation unit 260 performs a logical AND operation on the high level active signal ACT and the output signal of the low level buffered delay unit 260 to generate a predetermined pulse width transitioned from the low level to the high level. (B), since the PMOS transistor P25 is turned on in response to the output signal of the low-level inverter IV29 (C), the external voltage VDD is applied to the column operation related circuit part 40 with the second internal voltage VINT2. Supplied.

이와 같이, 부스팅부(26)는 제2 페리전압(V_PERI2)으로 낮아진 제2 내부전압(VINT2)의 레벨을 외부전압(VDD)으로 오버드라이빙 시킴으로써, 셀프리프레쉬 동작 모드 수행 후 정상 동작 모드로 복귀하는 경우에 액티브 신호(ACT)에 응답하여 제1 내부전압(VINT1)이 제2 내부전압(VINT2)으로 컬럼 동작 관련 회로부(40)에 원활히 공급될 수 있도록 한다.As such, the boosting unit 26 overdrives the level of the second internal voltage VINT2 lowered to the second ferry voltage V_PERI2 to the external voltage VDD to return to the normal operation mode after performing the cell refresh operation mode. In this case, the first internal voltage VINT1 may be smoothly supplied to the column operation related circuit unit 40 as the second internal voltage VINT2 in response to the active signal ACT.

이상을 정리하면, 본 실시예의 내부전압 공급회로는 셀프리프레쉬 동작 모드 동안에 컬럼 경로 제어 동작을 수행하지 않아 전압을 소모하지 않는 컬럼 동작 관련 회로부(40)에 정상 동작 모드 일 때보다 더 낮은 레벨의 제2 페리전압(V_PERI2)을 공급함으로써, 전체적으로 반도체 메모리 장치의 전류소모를 감소시킬 수 있다.In summary, the internal voltage supply circuit of the present embodiment does not perform the column path control operation during the cell refresh operation mode, and thus the lower voltage level is applied to the column operation related circuit unit 40 that does not consume voltage. By supplying the two ferry voltages V_PERI2, the current consumption of the semiconductor memory device as a whole can be reduced.

Claims

A switching unit for selectively transferring an internal voltage in response to the cell refresh signal; And

An internal voltage driving circuit including a column operation related circuit unit configured to control a column path of a memory cell by receiving a voltage transferred from the switching unit.

The method of claim 1, wherein the switching unit

A first switch unit configured to switch a first ferry voltage and a second ferry voltage to selectively transfer a third ferry voltage in response to the cell refresh signal; And

And a second switch unit configured to switch the second ferry voltage and the first internal voltage to selectively transfer the second ferry voltage and the second internal voltage in response to the cell refresh signal.

The method of claim 2, wherein the first switch unit

The first ferry voltage is supplied to the third ferry voltage in response to the cell refresh signal in the normal operation mode, and the second ferry voltage is supplied to the third ferry voltage in response to the cell refresh signal in the cell refresh mode. Internal voltage drive circuit for supplying voltage.

The method of claim 3, wherein the first switch unit

A first transfer element connected between the first ferry voltage and a first node to select and transfer the first ferry voltage to the first node in response to the cell refresh signal; And

An internal voltage driving circuit connected between the second ferry voltage and the first node, the second transfer element selecting and delivering the second ferry voltage to the first node in response to the inverted cell refresh signal; .

The internal voltage driving circuit as claimed in claim 4, wherein the first and second transfer devices are PMOS transistors.

The method of claim 2, wherein the second switch unit

The first internal voltage is supplied to the second internal voltage in response to the cell refresh signal in a normal operation mode, and the second ferry voltage is supplied to the second internal voltage in response to the cell refresh signal in a cell refresh operation mode. Internal voltage drive circuit for supplying voltage.

The method of claim 6, wherein the second switch unit

A third transfer device connected between the second ferry voltage and a second node to select and transfer the second ferry voltage to the second node in response to the inverted cell refresh signal; And

And a fourth transfer element connected between the first internal voltage and the second node to select and transfer the first internal voltage to the second node in response to the cell refresh signal.

8. The internal voltage driving circuit as claimed in claim 7, wherein the third and fourth transfer devices are PMOS transistors.

According to claim 1,

And a boosting unit configured to supply an external voltage to the first node for a predetermined period when the cell refresh operation mode ends and returns to the normal operation mode.

The method of claim 9, wherein the boosting unit

A delay unit delaying the active signal by a predetermined period;

A pulse width generation unit generating a pulse width in response to the active signal and an output signal of the delay unit;

A buffer unit for buffering an output signal of the pulse width generation unit; And

An internal voltage driving circuit comprising a switch element that operates in response to the output signal of the buffer unit.

The method of claim 10, wherein the switch element

An internal voltage driving circuit which is a PMOS transistor connected between an external power supply terminal and the first node.

The internal voltage driving circuit of claim 10, wherein the delay unit is formed of an even number of inverter chains.

According to claim 1,

A first ferry voltage generator for generating the first ferry voltage;

A second ferry voltage generator configured to generate the second ferry voltage;

A first internal voltage generator configured to generate the first internal voltage; And

And a peripheral circuit unit configured to receive the third ferry voltage and control all paths except the column path of a memory cell.

The internal voltage driving circuit of claim 13, wherein the level of the second ferry voltage is lower than that of the first ferry voltage and the first internal voltage.

An internal voltage supply unit configured to supply a first supply voltage and a second supply voltage;

A peripheral circuit unit receiving the first supply voltage and controlling all paths except the column path of a memory cell; And

And a column operation related circuit unit configured to receive the second supply voltage and control a column path of a memory cell.

The method of claim 15, wherein the internal voltage supply unit

A first ferry voltage generator for generating a first ferry voltage;

A second ferry voltage generator for generating a second ferry voltage;

An internal voltage generator configured to generate an internal voltage;

A first switch unit configured to selectively transfer the first ferry voltage and the second ferry voltage to the first supply voltage in response to a cell refresh signal and supply the first ferry voltage to the peripheral circuit unit; And

And a second switch unit configured to selectively transfer the second ferry voltage and the internal voltage to the second supply voltage in response to the cell refresh signal, and supply the second ferry voltage and the internal voltage to the second circuit.

The internal voltage supply circuit of claim 16, wherein the level of the second ferry voltage is lower than that of the first ferry voltage and the internal voltage.

The method of claim 16, wherein the first switch unit

The first ferry voltage is supplied to the first supply voltage in response to the cell refresh signal in a normal operation mode, and the second ferry voltage is supplied to the first supply voltage in response to the cell refresh signal in a cell refresh operation mode. Internal voltage supply circuit for supplying voltage.

The method of claim 18, wherein the first switch unit

An internal voltage supply circuit connected between the second ferry voltage and the first node, the second transfer element selecting and transferring the second ferry voltage to the first node in response to the inverted cell refresh signal; .

The method of claim 16, wherein the second switch unit

The internal voltage is supplied to the second supply voltage in response to the cell refresh signal in a normal operation mode, and the second ferry voltage is supplied to the second supply voltage in response to the cell refresh signal in a cell refresh operation mode. Internal voltage supply circuit to supply.

The method of claim 20, wherein the second switch unit

And a fourth transfer element connected between the internal voltage and the second node to transfer the internal voltage to the second node in response to the cell refresh signal.

22. The internal voltage supply circuit as claimed in claim 21, wherein the first to fourth transfer elements are PMOS transistors.

The method of claim 21,

And a boosting unit configured to supply an external voltage to the second node for a predetermined period when the cell refresh operation mode ends and returns to the normal operation mode.

The method of claim 23, wherein the boosting unit

A delay unit delaying the active signal by a predetermined period;

An internal voltage supply circuit including a switch element that operates in response to an output signal of the buffer unit.

The method of claim 24, wherein the switch element

An internal voltage supply circuit, which is a PMOS transistor connected between an external power supply terminal and the second node.

25. The internal voltage supply circuit as claimed in claim 24, wherein the delay unit comprises an even number of inverter chains.