KR20080096372A - 반도체 기판의 제조방법, 및 반도체장치의 제조방법 - Google Patents

반도체 기판의 제조방법, 및 반도체장치의 제조방법 Download PDF

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Abstract

유리 기판에 저온의 가열 처리에 의해 접합한 단결정 반도체층을 형성하는 공정에서, 단결정 반도체층을 접합하는 유리 기판을 접합 박리 공정 전에, 접합 박리 공정에서의 가열 처리의 가열 온도보다 높은 온도로 가열하여 둔다. 단결정 반도체층은, 유리 기판과의 접합 공정에서, 유리 기판의 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도로 가열한다. 따라서, 유리 기판은 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도보다 높은 온도로 가열 처리를 행하여 둔다.
반도체장치, 단결정 반도체 기판, 분리층, 유기 실란 가스, 가열 처리

Description

반도체 기판의 제조방법, 및 반도체장치의 제조방법{Manufacturing method of semiconductor substrate and manufacturing method of semiconductor device}
본 발명은 절연 표면에 반도체층이 형성된 소위 SOI(Silicon on Insulator) 구조를 가지는 반도체 기판의 제조방법, 및 반도체장치의 제조방법에 관한 것이다.
단결정 반도체의 잉곳(ingot)을 얇게 슬라이스하여 제작되는 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체층을 형성한 실리콘 온 인슐레이터(Silicon on Insulator: 이하, "SOI"라고도 한다)라 불리는 반도체 기판을 사용한 집적회로가 개발되고 있다. SOI 기판을 사용한 집적회로를 형성하는 트랜지스터를 제공함으로써, 트랜지스터의 드레인과 기판 사이에서의 기생 용량을 저감하여, 반도체 집적회로의 성능을 향상시킬 수 있으므로, SOI 기판은 주목을 모으고 있다.
SOI 기판의 제조방법은 다양한 것이 있지만, SOI 층의 품질과 생산의 용이성(스루풋(throughput))을 양립시킨 것으로서, 스마트 컷(Smart Cut)(등록상표)이라 불리는 방법을 이용하여 형성되는 SOI 기판이 알려져 있다. 이 SOI 기판은, 실리콘 층의 웨이퍼(본드 웨이퍼(bond wafer))에 수소 이온을 주입하고, 다른 베이스 가 되는 베이스 웨이퍼와 부착시킨다. 베이스 웨이퍼와 접합된 실리콘 층은 500℃ 정도의 온도로 열 처리함으로써 본드 웨이퍼로부터 박리된다.
이와 같은 스마트 컷법에 의해 얻을 수 있는 단결정 실리콘 박막을 유리 기판 위에 형성하는 기술이 알려져 있다(문헌 1 참조).
단결정 실리콘 박막과 유리 기판과의 열 팽창률의 차이에 의해 열 처리 시에 생기는, 단결정 실리콘 박막과 유리 기판과의 막 분리를 방지하기 위하여, 단결정 실리콘 박막보다 높은 열 팽창률을 가지는 유리 기판을 사용하는 방법이 보고되어 있다(예를 들어, 문헌 2 참조).
[문헌 1] 일본국 공개특허공고 평11-163363호 공보
[문헌 2] 일본국 공개특허공고 2004-87606호 공보
그러나, 상기 문헌 2에서는, 유리 기판과 단결정 실리콘 박막의 열 처리에 의해 휘는 방향을 같은 방향으로 하여 막 분리를 방지하는 것으로서, 유리 기판 및 단결정 실리콘 박막 모두 휘어 변형하게 되는 것이었다.
이와 같이, 단결정 반도체층과 유리 기판을 부착시키는 기술에서, 단결정 반도체층과 유리 기판과의 열 처리에 의한 막 분리를 방지하고, 또한, 단결정 반도체층 및 유리 기판의 변형도 방지하는 기술이 필요하게 되었다.
따라서, 본 발명은, 단결정 반도체층 및 유리 기판의 형상의 변형 및 막 분리 등의 불량을 방지하여, 고신뢰성 및 고성능의 반도체소자 및 집적회로를 수율 좋게 제조하는 것을 목적으로 한다.
본 발명에서는, 유리 기판에 저온의 가열 처리에 의해 접합한 단결정 반도체(Low Temperature Single crystal Semiconductor: LTSS)층을 형성한다. 본 발명은, 단결정 반도체층을 접합하는 유리 기판을 접합 박리 공정 전에, 접합 박리 공정에서의 가열 처리의 가열 온도보다 높은 온도로 가열하여 두는 것을 특징으로 한다.
또한, 본 발명에서, 접합 박리 공정에서의 가열 처리란, LTSS 층을 유리 기판과 접합하여 LTSS 층을 반도체 기판으로부터 박리하는 공정에서 사용하는 가열 처리를 말한다. 또한, 접합 박리 공정은, 반도체 기판으로부터 LTSS를 박리하여, 유리 기판 위에 형성한 후, 유리 기판과 LTSS 층을 강고하게 접합하기 위하여 행하는 가열 처리도 포함한다.
반도체 기판으로부터 LTSS 층을 유리 기판으로 박리하는 공정과, 유리 기판과 LTSS 층을 강고하게 접합하는 공정을 별도의 가열 처리에 의해 행하여도 좋고, 1회의 가열 처리에 의해 동시에 행하여도 좋다.
본 발명에서, 단결정 반도체층은, 유리 기판과의 접합 박리 공정에서, 유리 기판의 변형점(strain point) 근방, 구체적으로는 유리 기판의 변형점±50℃의 범위의 온도로 가열된다. 따라서, 유리 기판은 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도보다 높은 온도로 가열 처리를 행하여 둔다. 유리 기판의 변형점 근방의 가열 처리는 보다 구체적으로는 580℃ 이상 680℃ 이하로 행하면 좋다.
유리 기판은 가열함으로써 수축한다. 따라서, 미리 유리 기판을 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도 이상으로 가열함으로써 수축시켜 두면, 그 후의 접합 박리 공정에서의 가열 처리에서의 유리 기판의 수축을 억제할 수 있다. 따라서, 열 팽창률이 다른 단결정 반도체층을 접합한 유리 기판에 가열 처리를 행하여도, 유리 기판의 수축을 억제할 수 있기 때문에, 유리 기판과 단결정 반도체층의 막 분리를 방지할 수 있고, 또한, 유리 기판 및 단결정 반도체층의 휨(warping) 등의 변형도 방지할 수 있다. 상기 공정에서의 불량을 방지할 수 있기 때문에, 수율 좋게 반도체장치를 제조할 수 있다.
또한, 유리 기판은 가열 종료 후에 서서히 냉각시키는 것이 바람직하다. 바람직하게는, 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도 이상으로 가 열 처리한 후, 2℃/분 이하, 보다 바람직하게는 0.5℃/분 이하, 또한, 0.3℃/분 이하의 속도로 변형점 이하의 온도까지 서냉시키면 좋다. 강온(降溫) 속도는 기판의 종류에 따라 적절히 변동하여도 좋지만, 강온 속도를 늦추면, 유리 기판이 크게 줄어드는 것과 동시에 유리 기판 내에서의 국소적인 응력이 완화된다. 크게 줄어들게 하면 줄어들게 할수록, 후의 가열 공정에서의 유리 기판의 축소는 작아지게 된다. 이 가열 처리는 감압 하에서 행하여도 좋고 대기압 하에서 행하여도 좋고, 분위기도 질소 분위기, 산소 분위기 등에서 행하여도 좋다.
따라서, 본 발명에 의하여, 단결정 반도체층(LTSS 층) 및 유리 기판의 형상의 변형 및 막 분리 등의 불량을 방지하여, 고신뢰성 및 고성능의 반도체소자, 및 집적회로를 수율 좋게 제조할 수 있다.
유리 기판으로서는, 무(無)알칼리 유리 등을 사용할 수 있고, 변형점이 580℃ 이상 680℃ 이하인 유리 기판을 사용하면 좋다.
유리 기판에 단결정 반도체층을 접합함에 있어서, 접합을 형성하는 면의 한쪽 또는 양쪽에, 바람직하게는 유기 실란을 원재료로 하여 성막한 산화규소막을 사용한다. 유기 실란 가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 트리메틸실란((CH3)3SiH), 테트라메틸실란(TMS), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물이 적용된다. 즉, 유리 기판에 저온에서 접합한 단결정 반도체(LTSS)를 접합하는 구 조를 가지는 SOI 기판에서, 접합을 형성하는 면의 한쪽 또는 양쪽에, 평활면을 형성하는 친수성의 표면을 가지는 층을 접합면으로서 형성한다.
유리 기판에 접합되는 LTSS 층은, 단결정 반도체 기판에 형성된 이온 주입층(분리층)으로 분리함으로써 얻을 수 있다. 분리층은 수소, 헬륨 또는 불소로 대표되는 할로겐의 이온을 단결정 반도체 기판에 조사함으로써 형성된다. 이 경우, 하나의 원자로 이루어지는 다수의 질량이 다른 이온 또는 다수의 원자로 이루어지는 질량이 다른 이온을 조사하여도 좋다. 수소 이온을 단결정 반도체 기판에 조사하는 경우에는, H＋, H2 ＋, H3 ＋ 이온을 포함시키는 것과 함께, H3 ＋ 이온의 비율을 높여 두는 것이 바람직하다.
본 발명에서, 이온 주입층이란, 단결정 반도체 기판에 이온을 조사하여, 이온에 의해 미소한 공동(空洞)을 가지도록 취약화된 영역이며, 이하, "이온 주입층"을 "분리층"이라고 한다. 이 분리층을, 후의 열 처리에 의해 분단함으로써, 단결정 반도체 기판으로부터 단결정 반도체층을 분리할 수 있다.
LTSS 층을 접합하는 유리 기판에는 배리어 층을 형성하는 것이 바람직하다. 배리어 층에 의해 LTSS 층의 오염을 방지하는 것이 가능하게 된다.
또한, 본 발명에서, 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 가리킨다. 본 발명을 사용하여 반도체 소자(트랜지스터, 메모리 소자나 다이오드 등)를 포함하는 회로를 가지는 장치나, 프로세서 회로를 가지는 칩 등의 반도체장치를 제조할 수 있다.
본 발명은 표시 기능을 가지는 장치인 반도체장치(표시장치라고도 한다)에도 사용할 수 있고, 본 발명을 사용하는 반도체장치에는, 일렉트로루미네슨스(이하 "EL"이라고도 한다)라 불리는 발광을 발현하는 유기물, 무기물, 또는 유기물과 무기물의 혼합물을 포함하는 층을 전극들 사이에 개재시킨 발광소자와 TFT가 접속된 반도체장치(발광 표시장치)나, 액정 재료를 가지는 액정 소자를 표시 소자로서 사용하는 반도체장치(액정 표시장치) 등이 있다. 본 발명에서, 표시 기능을 가지는 반도체장치란, 표시 소자(액정 소자나 발광 소자 등)를 가지는 장치를 말한다. 또한, 기판 위에 액정 소자나 EL 소자 등의 표시 소자를 포함하는 다수의 화소나 그들 화소를 구동시키는 주변 구동회로가 형성된 표시 패널 본체이어도 좋다. 또한, IC나 저항 소자나 용량 소자나 인덕터나 트랜지스터 등을 가지는 가요성 프린트 회로(FPC)나 프린트 배선 기반(PWB)이 부착된 것을 포함하여도 좋다. 또한, 편광판이나 위상차판 등의 광학 시트를 포함하고 있어도 좋다. 또한, 백라이트(도광판이나 프리즘 시트나 확산 시트나 반사 시트나 광원(LED나 냉음극관 등)을 포함하고 있어도 좋다)를 포함하고 있어도 좋다.
또한, 표시 소자나 반도체장치는 다양한 형태 및 다양한 소자를 사용할 수 있다. 예를 들어, EL 소자(유기 EL 소자, 무기 EL 소자 또는 유기물 및 무기물을 포함하는 EL 소자), 전자 방출 소자, 액정 소자, 전자 잉크, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), 디지털 마이크로 미러 디바이스(DMD), 압전 세라믹 디스플레이, 카본 나노튜브 등, 전기 자기적 작용에 의해 콘트라스트가 변화하는 표시 매체를 적용할 수 있다. 또한, EL 소자를 사용한 반도체장치로서는 EL 디스플레이, 전자 방출 소자를 사용한 반도체장치로서는 필드 에미션 디스플레이(FED)나 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등, 액정 소자를 사용한 반도체장치로서는 액정 디스플레이, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 전자 잉크를 사용한 반도체장치로서는 전자 페이퍼가 있다.
본 발명의 반도체장치의 제조방법의 일 양태는, 유리 기판에 제1 가열 처리를 행하고, 단결정 반도체 기판의 표면으로부터 일정한 깊이에 분리층을 형성하고, 단결정 반도체 기판 위에 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 산화규소막을 형성하고, 단결정 반도체 기판과 제1 가열 처리를 행한 유리 기판을 산화규소막을 사이에 두고 중첩시켜 접합하고, 단결정 반도체 기판과 유리 기판을 중첩시킨 상태로 제2 가열 처리를 유리 기판의 변형점 근방의 온도로 행하여, 분리층에 균열을 발생시키고, 제1 가열 처리를 행한 유리 기판 위에 단결정 반도체층을 잔존시킨 채로 단결정 반도체 기판을 유리 기판으로부터 박리하여, 유리 기판 위에 단결정 반도체층을 형성하고, 제1 가열 처리는 제2 가열 처리보다 높은 온도로 행한다.
본 발명의 반도체장치의 제조방법의 일 양태는, 유리 기판에 제1 가열 처리를 행하고, 단결정 반도체 기판의 표면으로부터 일정한 깊이에 분리층을 형성하고, 단결정 반도체 기판 위에 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 산화규소막을 형성하고, 단결정 반도체 기판과 제1 가열 처리를 행한 유리 기판을, 산화규소막을 사이에 두고 중첩시켜 접합하고, 단결정 반도체 기판과 유리 기판을 중첩시킨 상태로 제2 가열 처리를 유리 기판의 변형점±50℃의 범위의 온도로 행하여, 분리층에 균열을 발생시키고, 제1 가열 처리를 행한 유리 기판 위에 단결정 반도체층을 잔존시킨 채로 단결정 반도체 기판을 유리 기판으로부터 박리하여, 유리 기판 위에 단결정 반도체층을 형성하고, 제1 가열 처리는 제2 가열 처리보다 높은 온도로 행한다.
본 발명의 반도체장치의 제조방법의 일 양태는, 유리 기판에 제1 가열 처리를 행하고, 단결정 반도체 기판의 표면으로부터 일정한 깊이에 분리층을 형성하고, 단결정 반도체 기판 위에 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 산화규소막을 형성하고, 단결정 반도체 기판과 제1 가열 처리를 행한 유리 기판을, 산화규소막을 사이에 두고 중첩시켜 접합하고, 단결정 반도체 기판과 유리 기판을 중첩시킨 상태로 제2 가열 처리를 580℃ 이상 680℃ 이하의 온도로 행하여, 분리층에 균열을 발생시키고, 제1 가열 처리를 행한 유리 기판 위에 단결정 반도체층을 잔존시킨 채로 단결정 반도체 기판을 유리 기판으로부터 박리하여, 유리 기판 위에 단결정 반도체층을 형성하고, 제1 가열 처리는 제2 가열 처리보다 높은 온도로 행한다.
상기 구성에서, 유리 기판 위에 단결정 반도체층을 형성한 후, 유리 기판 및 단결정 반도체층에, 제1 가열 처리보다 낮은 온도에서 제3 가열 처리를 행하여도 좋다. 제3 가열 처리에 의해 유리 기판과 단결정 반도체층은 보다 강고하게 접합할 수 있다.
상기 구성에서, 단결정 반도체 기판 위에 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 산화규소막을 형성하는 온도는 분리층에 첨가한 원소가 이탈하지 않는 온도이고, 제2 가열 처리는 분리층에 첨가한 원소가 이탈하는 온도로 행한다. 예를 들어, 단결정 반도체 기판 위에 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 산화규소막을 형성하는 온도는 350℃ 이하이고, 제2 가열 처리는 400℃ 이상의 온도로 행한다.
유리 기판에 접합 박리 공정에 의해 형성된 단결정 반도체층을 사용하여, 고성능의 다양한 반도체 소자, 기억 소자, 집적회로 등을 제조할 수 있다.
단결정 반도체층을 접합하는 유리 기판을 미리 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도 이상으로 가열하여 수축시켜 두면, 그 후의 단결정 반도체층과의 접합 박리 공정에서의 가열 처리에서의 유리 기판의 수축을 억제할 수 있다. 따라서, 열 팽창률이 다른 단결정 반도체층을 접합한 유리 기판에 가열 처리를 행하여도, 유리 기판의 수축을 억제할 수 있기 때문에, 유리 기판과 단결정 반도체층의 막 분리를 방지할 수 있고, 또한, 유리 기판 및 단결정 반도체층의 휨 등의 변형도 방지할 수 있다. 상기 공정에서의 불량을 방지할 수 있기 때문에, 수율 좋게 반도체장치를 제조할 수 있다.
따라서, 본 발명에 의해, 단결정 반도체층(LTSS 층) 및 유리 기판의 형상의 변형 및 막 분리 등의 불량을 막아, 고신뢰성 및 고성능의 반도체소자 및 집적회로를 수율 좋게 제조할 수 있다.
본 발명의 실시형태에 대하여 도면을 사용하여 상세하게 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 붙이고, 다른 도면 간에 공통하여 사용하고, 그의 반복 설명은 생략한다.
[실시형태 1]
본 발명의 반도체 기판의 제조방법에 대하여 도 1(A) 내지 도 1(D), 도 2(A) 내지 도 2(C), 및 도 3(A), 도 3(B)을 참조하여 설명한다.
도 1(A)에 나타내는 반도체 기판(101)은 청정화되어 있고, 전계(電界)에서 가속된 이온을 조사하여, 그의 표면으로부터 소정의 깊이에 분리층(103)을 형성한다. 이온 조사는 베이스 기판으로 전치(轉置)하는 LTSS 층의 두께를 고려하여 행해진다. 이 LTSS 층의 두께는 5 nm 내지 500 nm, 바람직하게는 10 nm 내지 200 nm의 두께로 한다. 이온을 조사할 때의 가속 전압은 이와 같은 두께를 고려하여 반도체 기판(101)에 조사되도록 한다.
분리층은, 이온을 이온 도핑법이나 이온 주입법에 의해 조사하여 형성하면 좋다. 분리층은 수소, 헬륨 또는 불소로 대표되는 할로겐의 이온을 조사함으로써 형성된다. 할로겐 원소로서 불소 이온을 조사하는 경우에는 소스 가스로서 BF3를 사용하면 좋다. 또한, 이온 주입법이란, 이온화한 가스를 질량 분리하여 반도체에 조사하는 방식을 말한다.
단결정 실리콘 기판에 불소 이온과 같은 할로겐 이온을 이온 조사법으로 조사한 경우, 첨가된 불소가 실리콘 결정 격자 내의 실리콘 원자를 녹아웃(knock out)하는(축출하는) 것에 의해 공백 부분을 효과적으로 만들어 내고, 분리층에 미소한 공동(空洞)을 만든다. 이 경우, 비교적 저온의 열 처리에 의해 분리층에 형성된 미소한 공동의 체적 변화가 일어나고, 분리층을 따라 분리함으로써 얇은 LTSS 층을 형성할 수 있다. 불소 이온을 조사한 후에, 수소 이온을 조사하여 공동 내에 수소를 포함시키도록 하여도 좋다. 반도체 기판으로부터 얇은 반도체층을 박리하기 위하여 형성하는 분리층은, 분리층에 형성된 미소한 공동의 체적 변화를 이용하여 분리하므로, 이와 같이 불소 이온이나 수소 이온의 작용을 유효하게 이용하는 것이 바람직하다.
또한, 하나의 원자로 이루어지는 다수의 질량이 다른 이온 또는 다수의 원자로 이루어지는 질량이 다른 이온을 조사하여도 좋다. 예를 들어, 수소 이온을 조사하는 경우에는, H＋, H2 ＋, H3 ＋ 이온을 포함시킴과 동시에, H3 ＋ 이온의 비율을 높여 두는 것이 바람직하다. H3 ＋ 이온의 비율을 높여 두면 조사 효율을 높일 수 있어, 조사 시간을 단축할 수 있다. 이와 같은 구성으로 함으로써, 박리를 용이하게 행할 수 있다.
이하에서, 본 발명의 특징의 하나인 이온 조사 방법에 대하여 고찰한다.
본 발명에서는, 수소(H)에 유래하는 이온(이하 "수소 이온 종(種)"이라고 부른다)을 단결정 반도체 기판에 대하여 조사하고 있다. 보다 구체적으로는, 수소 가스 또는 수소를 조성에 포함하는 가스를 원재료로서 사용하여 수소 플라즈마를 발생시키고, 이 수소 플라즈마 중의 수소 이온 종을 단결정 반도체 기판에 대하여 조사하고 있다.
[수소 플라즈마 중의 이온]
상기와 같은 수소 플라즈마 중에는, H＋, H2 ＋, H3 ＋와 같은 수소 이온 종이 존재한다. 여기서, 각 수소 이온 종의 반응 과정(생성 과정, 소멸 과정)에 대하여, 이하에 반응식을 열거한다.
e ＋ H → e ＋ H＋ ＋ e ‥‥ (1)
e ＋ H2 → e＋ H2 ＋ ＋ e ‥‥ (2)
e ＋ H2 → e ＋ (H2)* → e ＋ H ＋ H ‥‥ (3)
e ＋ H2 ＋ → e ＋ (H2 ＋)* → e ＋ H＋ ＋ H ‥‥ (4)
H2 ＋ ＋ H2 →H3 ＋ ＋ H ‥‥ (5)
H2 ＋ ＋ H2 → H＋ ＋ H ＋ H2 ‥‥ (6)
e ＋ H3 ＋ → e ＋ H＋ ＋ H ＋ H ‥‥ (7)
e ＋ H3 ＋ → H2 ＋ H ‥‥ (8)
e ＋ H3 ＋ → H ＋ H ＋ H ‥‥ (9)
도 24에, 상기 반응의 일부를 모식적으로 나타낸 에너지 다이어그램을 나타낸다. 또한, 도 24에 나타내는 에너지 다이어그램은 모식도에 지나지 않고, 반응에 관한 에너지의 관계를 엄밀하게 규정하는 것은 아니라는 점에 유의해야 한다.
[H3 ＋의 생성 과정]
상기와 같이, H3 ＋는, 주로 반응식 (5)에 의해 나타내어지는 반응 과정에 의해 생성된다. 한편, 반응식 (5)와 경합하는 반응으로서, 반응식 (6)에 의해 나타내어지는 반응 과정이 존재한다. H3 ＋가 증가하기 위해서는, 적어도, 반응식 (5)의 반응이 반응식 (6)의 반응보다 많이 일어날 필요가 있다(또한, H3 ＋가 감소하는 반응으로서는 그 외에도 반응식 (7), (8), (9)가 존재하기 때문에, 반응식 (5)의 반응이 반응식 (6)의 반응보다 많다고 하여, 반드시 H3 ＋가 증가한다고는 할 수 없다 .). 반대로, 반응식 (5)의 반응이 반응식 (6)의 반응보다 적은 경우에는, 플라즈마 중에서의 H3 ＋의 비율은 감소한다.
상기 반응식에서의 우변(최우변)의 생성물의 증가량은 반응식의 좌변(최좌변)에서 나타내는 원료의 밀도나, 그 반응에 관한 속도 계수 등에 의존하고 있다. 여기서, H2 ＋의 운동 에너지가 약 11 eV보다 작은 경우에는 반응식 (5)의 반응이 주요하게 되고(즉, 반응식 (5)에 관한 속도 계수가 반응식 (6)에 관한 속도 계수와 비교하여 충분히 커지게 되고), H2 ＋의 운동 에너지가 약 11 eV보다 큰 경우에는 반응식 (6)의 반응이 주요하게 되는 것이 실험적으로 확인되었다.
하전(荷電) 입자는 전장(電場)으로부터 힘을 받아 운동 에너지를 얻는다. 이 운동 에너지는 전장에 의한 포텐셜 에너지의 감소량에 대응하고 있다. 예를 들어, 어느 하전 입자가 다른 입자와 충돌할 때까지의 동안에 얻는 운동 에너지는 그 이동에 의해 잃은 포텐셜 에너지와 같다. 즉, 전장 중에서, 다른 입자와 충돌하지 않고 긴 거리를 이동할 수 있는 상황에서는, 그렇지 않은 상황과 비교하여, 하전 입자의 운동 에너지(의 평균)는 커지는 경향이 있다. 이와 같은, 하전 입자에 관한 운동 에너지의 증대 경향은 입자의 평균 자유 행정(free path)이 큰 상황, 즉, 압력이 낮은 상황에서 생길 수 있다.
또한, 평균 자유 행정이 작아도, 그 동안에 큰 운동 에너지를 얻을 수 있는 상황이라면, 하전 입자의 운동 에너지는 커진다. 즉, 평균 자유 행정이 작아도, 전위차가 큰 상황이라면, 하전 입자가 가지는 운동 에너지는 커진다고 할 수 있다.
이것을 H2 ＋에 적용해 본다. 플라즈마 생성 체임버 내와 같이 전장의 존재를 전제로 하면, 이 체임버 내의 압력이 낮은 상황에서는 H2 ＋의 운동 에너지는 커지고, 이 체임버 내의 압력이 높은 상황에서는 H2 ＋의 운동 에너지는 작아진다. 즉, 체임버 내의 압력이 낮은 상황에서는 반응식 (6)의 반응이 주요하게 되기 때문에, H3 ＋는 감소하는 경향이 되고, 체임버 내의 압력이 높은 상황에서는 반응식 (5)의 반응이 주요하게 되기 때문에, H3 ＋는 증가하는 경향이 된다. 또한, 플라즈마 생성 영역에서의 전장(또는 전계)이 강한 상황, 즉, 어느 2점간의 전위차가 큰 상황에서는 H2 ＋의 운동 에너지는 커지고, 반대의 상황에서는, H2 ＋의 운동 에너지는 작아진다. 즉, 전장이 강한 상황에서는 반응식 (6)의 반응이 주요하게 되기 때문에 H3 ＋는 감소하는 경향이 되고, 전장이 약한 상황에서는 반응식 (5)의 반응이 주요하게 되기 때문에, H3 ＋는 증가하는 경향이 된다.
[이온 원(源)에 의한 차이]
여기서, 이온 종의 비율(특히 H3 ＋의 비율)이 다른 예를 나타낸다. 도 25는, 100% 수소 가스(이온 원의 압력: 4.7×10-2 Pa)로부터 생성되는 이온의 질량 분석 결과를 나타내는 그래프이다. 또한, 상기 질량 분석은 이온 원으로부터 인출된 이온을 측정함으로써 행하였다. 횡축은 이온의 질량이다. 스펙트럼 중, 질량 1, 2, 3의 피크는 각각 H＋, H2 ＋, H3 ＋에 대응한다. 종축은 스펙트럼의 강도이고, 이온의 수에 대응한다. 도 25에서는, 질량이 다른 이온의 수량을, 질량 3의 이온을 100으로 한 경우의 상대비로 나타내고 있다. 도 25로부터, 상기 이온 원에 의해 생성되는 이온의 비율은 H＋: H2 ＋: H3 ＋= 1 : 1 : 8 정도가 되는 것을 알 수 있다. 또한, 이와 같은 비율의 이온은 플라즈마를 생성하는 플라즈마 소스부(이온 원)와, 이 플라즈마로부터 이온 빔을 인출하기 위한 인출 전극 등으로 구성되는 이온 도핑 장치에 의해서도 얻을 수 있다.
도 26은 도 25와는 다른 이온 원을 사용한 경우이고, 이온 원의 압력이 대체로 3×10-3 Pa일 때, PH3로부터 생성한 이온의 질량 분석 결과를 나타내는 그래프이다. 상기 질량 분석 결과는 수소 이온 종에 주목한 것이다. 또한, 질량 분석은 이온 원으로부터 인출된 이온을 측정함으로써 행하였다. 도 25와 마찬가지로, 횡축은 이온의 질량을 나타내고, 질량 1, 2, 3의 피크는 각각 H＋, H2 ＋, H3 ＋에 대응한다. 종축은 이온의 수량에 대응하는 스펙트럼의 강도이다. 도 26으로부터, 플라 즈마 중의 이온의 비율은 H＋ : H2 ＋ : H3 ＋ = 37 : 56 : 7 정도인 것을 알 수 있다. 또한, 도 26은 소스 가스가 PH3인 경우의 데이터이지만, 소스 가스로서 100% 수소 가스를 사용한 경우에도, 수소 이온 종의 비율은 동일한 정도가 된다.
도 26의 데이터를 얻은 이온 원의 경우에는, H＋, H2 ＋ 및 H3 ＋ 중 H3 ＋가 7% 정도밖에 생성되어 있지 않다. 한편, 도 25의 데이터를 얻은 이온 원의 경우에는, H3 ＋의 비율을 50% 이상(상기 조건에서는 80% 정도)으로 하는 것이 가능하다. 이것은, 상기 고찰에서 명확하게 된 체임버 내의 압력 및 전장에 기인하는 것이라고 생각된다.
[H3 ＋의 조사 메커니즘]
도 25와 같은 다수의 이온 종을 포함하는 플라즈마를 생성하고, 생성된 이온 종을 질량 분리하지 않고 단결정 반도체 기판에 조사하는 경우, 단결정 반도체 기판의 표면에는, H＋, H2 ＋, H3 ＋의 각 이온이 조사된다. 이온의 조사로부터 이온 도입 영역 형성에 걸친 메커니즘을 재현하기 위해, 이하의 5 종류의 모델을 고려한다.
1. 조사되는 이온 종이 H＋이고, 조사 후도 H＋(H)인 경우
2. 조사되는 이온 종이 H2 ＋이고, 조사 후도 H2 ＋(H2) 그대로 인 경우
3. 조사되는 이온 종이 H2 ＋이고, 조사 후에 2개의 H(H＋)로 분열하는 경우
4. 조사되는 이온 종이 H3 ＋이고, 조사 후도 H3 ＋(H3) 그대로 인 경우
5. 조사되는 이온 종이 H3 ＋이고, 조사 후에 3개의 H(H＋)로 분열하는 경우.
[시뮬레이션 결과와 실측값과의 비교]
상기 모델을 기초로 하여, 수소 이온 종을 Si 기판에 조사하는 경우의 시뮬레이션을 행하였다. 시뮬레이션용 소프트웨어로서는, SRIM(the Stopping and Range of Ions in Matter: 몬테카를로법(Monte Carle method)에 의한 이온 도입 과정의 시뮬레이션 소프트웨어, TRIM(the Transport of Ions in Matter)의 개량판)을 사용하고 있다. 또한, 계산의 관계상, 모델 2에서는 H2 ＋를 질량 2배의 H＋로 치환하여 계산하였다. 또한, 모델 4에서는 H3 ＋를 질량 3배의 H＋로 치환하여 계산하였다. 또한, 모델 3에서는 H2 ＋를 운동 에너지 1/2의 H＋로 치환하고, 모델 5에서는 H3 ＋를 운동 에너지 1/3의 H＋로 치환하여 계산을 행하였다.
또한, SRIM는 비정질 구조를 대상으로 하는 소프트웨어이지만, 고에너지, 고도즈(high dose)의 조건으로 수소 이온 종을 조사하는 경우에는, SRIM를 적용할 수 있다. 수소 이온 종과 Si 원자의 충돌에 의해, Si 기판의 결정 구조가 비단결정 구조로 변화하기 때문이다.
도 27에, 모델 1 내지 모델 5를 사용하여 수소 이온 종을 조사한 경우(H 환산으로 10만개 조사시)의 계산 결과를 나타낸다. 또한, 도 25의 수소 이온 종을 조사한 Si 기판 중의 수소 농도(SIMS(Secondary Ion Mass Spectroscopy)의 데이터)를 아울러 나타낸다. 모델 1 내지 모델 5를 사용하여 행한 계산의 결과에 대해서는, 종축을 수소 원자의 수로 나타내고 있고(우축), SIMS 데이터에 대해서는, 종축을 수소 원자의 밀도로 나타내고 있다(좌축). 횡축은 Si 기판 표면으로부터의 깊이이다. 실측값인 SIMS 데이터와 계산 결과를 비교한 경우, 모델 2 및 모델 4는 분명하게 SIMS 데이터의 피크로부터 벗어나 있고, 또한, SIMS 데이터 중에는 모델 3에 대응하는 피크도 보여지지 않는다. 이것으로부터, 모델 2 내지 모델 4의 기여는 상대적으로 작다는 것을 알 수 있다. 이온의 운동 에너지가 keV 정도인 것에 대하여, H-H의 결합 에너지는 수 eV 정도에 지나지 않는다는 것을 고려하면, 모델 2 및 모델 4의 기여가 작은 것은, Si 원소와의 충돌에 의해 대부분의 H2 ＋나 H3 ＋가 H＋나 H로 분리하고 있기 때문이라고 생각된다.
이상으로부터, 모델 2 내지 모델 4에 대해서는, 이하에서는 고려하지 않는다. 도 28 내지 도 30에, 모델 1 및 모델 5를 사용하여 수소 이온 종을 조사한 경우(H 환산으로 10만개 조사시)의 계산 결과를 나타낸다. 또한, 도 25의 수소 이온 종을 조사한 Si 기판 중의 수소 농도(SIMS 데이터) 및 상기 시뮬레이션 결과를 SIMS 데이터에 피팅(fitting)시킨 것(이하, 피팅 함수라고 부른다)을 아울러 나타낸다. 여기서, 도 28은 가속 전압을 80 kV로 한 경우를 나타내고, 도 29는 가속 전압을 60 kV로 한 경우를 나타내고, 도 30은 가속 전압을 40 kV로 한 경우를 나타내고 있다. 또한, 모델 1 및 모델 5를 사용하여 행한 계산의 결과에 대해서는, 종축을 수소 원자의 수로 나타내고 있고(우축), SIMS 데이터 및 피팅 함수에 대해서는, 종축을 수소 원자의 밀도로 나타내고 있다(좌축). 횡축은 Si 기판 표면으로부터의 깊이이다.
피팅 함수는 모델 1 및 모델 5를 고려하여 이하의 계산식에 의해 구하는 것으로 했다. 또한, 계산식 중 X, Y는 피팅에 관한 파라미터이고, V는 체적이다.
[피팅 함수] = X/V×[모델 1의 데이터]＋Y/V×[모델 5의 데이터]
실제로 조사되는 이온 종의 비율(H＋ : H2 ＋ : H3 ＋ = 1 : 1 : 8 정도)을 고려하면, H2 ＋의 기여(즉, 모델 3)에 대해서도 고려해야 하지만, 이하에 나타내는 이유에 의해 여기서는 제외하고 고려하였다.
* 모델 3에 나타내는 조사 과정에 의해 도입되는 수소는 모델 5의 조사 과정과 비교하여 소량이기 때문에, 제외하고 고려해도 큰 영향은 없다(SIMS 데이터에서도, 피크가 나타나지 않는다).
* 모델 5와 피크 위치가 가까운 모델 3은, 모델 5에서 생기는 채널링(결정의 격자 구조에 기인하는 원소의 이동)에 의해 불명확하게 될 가능성이 높다. 즉, 모 델 3의 피팅 파라미터를 견적하는 것은 곤란하다. 이것은, 본 시뮬레이션이 비정질 Si를 전제로 하고 있고, 결정성에 기인하는 영향을 고려하고 있지 않은 것에 의한 것이다.
도 31에, 상기 피팅 파라미터를 정리한다. 어느 가속 전압에서도, 도입되는 H의 수의 비는, [모델 1] : [모델 5] = 1 : 42 내지 1 : 45 정도(모델 1에서의 H의 수를 1로 한 경우, 모델 5에서의 H의 수는 42 이상 45 이하 정도)이고, 조사되는 이온 종의 수의 비는, [H＋(모델 1)] : [H3 ＋(모델 5)] = 1 : 14 내지 1 : 15 정도(모델 1에서의 H＋의 수를 1로 한 경우, 모델 5에서의 H3 ＋의 수는 14 이상 15 이하 정도)이다. 모델 3을 고려하고 있지 않은 것이나 비정질 Si로 가정하여 계산하고 있는 것 등을 고려하면, 실제의 조사에 관한 이온 종의 비(H＋ : H2 ＋ : H3 ＋ = 1 : 1 : 8 정도)에 가까운 값을 얻을 수 있다고 할 수 있다.
[H3 ＋를 사용하는 효과]
도 25에 나타내는 바와 같은 H3 ＋의 비율을 높인 수소 이온 종을 기판에 조사함으로써, H3 ＋에 기인하는 다수의 메리트를 누릴 수 있다. 예를 들어, H3 ＋는 H＋나 H 등으로 분리하여 기판 내에 도입되기 때문에, 주로 H＋나 H2 ＋를 조사하는 경우와 비교하여, 이온의 도입 효율을 향상시킬 수 있다. 이것에 의해, 반도체 기판의 생산성 향상을 도모할 수 있다. 또한, 마찬가지로, H3 ＋가 분리한 후의 H＋나 H의 운동 에너지는 작아지는 경향이 있기 때문에, 얇은 반도체층의 제조에 적합하다.
또한, 본 명세서에서는, H3 ＋를 효율적으로 조사하기 위하여, 도 25에 나타내는 바와 같은 수소 이온 종을 조사할 수 있는 이온 도핑 장치를 사용하는 방법에 대하여 설명하고 있다. 이온 도핑 장치는 저렴하고, 대면적 처리에 우수하기 때문에, 이와 같은 이온 도핑 장치를 사용하여 H3 ＋를 조사함으로써, 반도체 특성의 향상, 대면적화, 저비용화, 생산성 향상 등의 현저한 효과를 얻을 수 있다. 한편, H3 ＋의 조사를 제일로 고려하면, 이온 도핑 장치를 사용하는 것에 한정하여 해석할 필요는 없다.
분리층의 형성에 있어서는 이온을 높은 도즈 조건으로 조사하기 때문에, 반도체 기판(101)의 표면이 거칠어지는 경우가 있다. 그 때문에 이온이 조사되는 면에 질화규소막 또는 질화산화규소막 등에 의해 반도체 기판(101)에 대한 보호막을 50 nm 내지 200 nm의 두께로 형성하여 두어도 좋다.
다음에, 도 1(B)에 나타내는 바와 같이, 베이스 기판에 접합될 반도체 기판(101)의 면에, 접합 계면에 형성되는 절연층(접합층)(104)으로서 산화규소막을 형성한다. 산화규소막으로서는, 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 제조되는 산화규소막이 바람직하다. 그 외의 실란 가스를 사용하여 화학 기상 성장법에 의해 제조되는 산화규소막을 적용할 수도 있다. 화학 기상 성장법에 의한 성막에서는, 단결정 반도체 기판에 형성한 분리층(103)으로부터 탈가스가 일어나지 않는 온도로서, 예를 들어, 350℃ 이하의 성막 온도가 적용된다. 또한, 단결정 또는 다결정 반도체 기판으로부터 LTSS 층을 박리하는 열 처리에는, 성막 온도보다 높은 열 처리 온도가 적용된다.
절연층(104)은 평활면을 형성하고 친수성의 표면을 가진다. 이 절연층(104)으로서 산화규소막이 적합하다. 특히 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 제조되는 산화규소막이 바람직하다. 유기 실란 가스로서는, 규산 에틸(TEOS : 화학식 Si(OC2H5)4), 트리메틸실란((CH3)3SiH), 테트라메틸실란(TMS), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 규소 함유 화합물을 사용할 수 있다.
상기 평활면을 형성하고 친수성의 표면을 가지는 절연층(104)은 5 nm 내지 500 nm의 두께로 형성된다. 이 두께라면, 피성막 표면(접합을 형성하는 면)의 표면 거칠기를 평활화함과 동시에, 이 막의 성장 표면의 평활성을 확보하는 것이 가능하다. 또한, 절연층(104)을 형성함으로써, 접합하는 기판과의 열 변형을 완화할 수 있다. 베이스 기판(100)에도 같은 산화규소막을 형성하여 두어도 좋다. 즉, 베이스 기판(100)에 LTSS 층(102)을 접합함에 있어서, 접합을 형성하는 면의 한쪽 또는 양쪽에, 바람직하게는 유기 실란을 원재료로 하여 성막한 산화규소막으로 된 절연층(104)을 형성함으로써, 베이스 기판(100)과 LTSS 층(102)을 강고하게 접합할 수 있다.
도 1(C)는 베이스 기판(100)과 반도체 기판(101)에 형성된 절연층(104)의 면을 밀접시켜, 이 양자를 접합시키는 양태를 나타낸다. 접합을 형성하는 면은 충분히 청정화하여 둔다. 베이스 기판(100)과 절연층(104)을 대향시키고 1 개소를 외부로부터 압압하면, 베이스 기판(100)과 절연층(104)은 접합면끼리의 거리가 국소적으로 줄어드는 것에 의한 반 데르 발스력(van der Waals force)의 증가나 수소 결합의 기여에 의해 서로 끌어당긴다. 또한, 인접한 영역에서도 대향하는 베이스 기판(100)과 절연층(104) 사이의 거리가 줄어들기 때문에, 반 데르 발스력이 강하게 작용하는 영역이나 수소 결합이 관여하는 영역이 넓어짐으로써, 접합(본딩이라고도 한다)이 진행되어 접합면 전역에 접합이 퍼진다.
양호한 접합을 형성하기 위해, 접합을 형성하는 면을 활성화하여 두어도 좋다. 예를 들어, 접합을 형성하는 면에 원자 빔 또는 이온 빔을 조사한다. 원자 빔 또는 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔 또는 불활성 가스 이온 빔을 사용할 수 있다. 그 외에, 플라즈마 조사 또는 라디칼 처리를 행한다. 이와 같은 표면 처리에 의해, 후의 가열 처리의 온도가 200℃ 내지 400℃이어도 이종(異種) 재료 사이의 접합 강도를 향상시키는 것이 용이하게 된다.
본 발명은, 단결정 반도체층을 접합하는 베이스 기판(100)에 유리 기판을 사 용하고, 베이스 기판(100)을 접합 박리 공정 전에, 접합 박리 공정에서의 가열 처리의 가열 온도보다 높은 온도로 가열하여 두는 것을 특징으로 한다.
또한, 본 발명에서, 접합 박리 공정에서의 가열 처리란, LTSS 층과 유리 기판을 접합하여 LTSS 층을 반도체 기판으로부터 박리하는 공정에서 사용하는 가열 처리를 말한다. 또한, 접합 박리 공정은, 반도체 기판으로부터 LTSS 층을 박리하여, 유리 기판 위에 형성한 후, 유리 기판과 LTSS 층을 강고하게 접합하기 위해 행하는 가열 처리도 포함한다.
반도체 기판으로부터 LTSS 층을 유리 기판으로 박리하는 공정과, 유리 기판과 LTSS 층을 강고하게 접합하는 공정을 별도의 가열 처리에 의해 행하여도 좋고, 1회의 가열 처리에 의해 동시에 행하여도 좋다.
본 발명에서, 단결정 반도체층은, 유리 기판과의 접합 박리 공정에서, 유리 기판의 변형점 근방, 구체적으로는 유리 기판의 변형점±50℃의 범위의 온도로 가열한다. 따라서, 유리 기판은, 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도보다 높은 온도로 가열 처리를 행하여 둔다. 유리 기판의 변형점 근방의 가열 처리는, 보다 구체적으로는 580℃ 이상 680℃ 이하로 행하면 좋다.
유리 기판은 가열함으로써 수축한다. 따라서, 미리 유리 기판을 변형점 근방, 구체적으로는 유리 기판의 변형점±50℃의 범위의 온도 이상으로 가열하여 수축시켜 두면, 그 후의 접합 박리 공정에서의 가열 처리에서의 유리 기판의 수축을 억제할 수 있다. 따라서, 열 팽창률이 다른 단결정 반도체층을 접합한 유리 기판에 가열 처리를 행하여도, 유리 기판의 수축을 억제할 수 있기 때문에, 유리 기판 과 단결정 반도체층 사이의 막 분리를 방지할 수 있고, 또한, 유리 기판 및 단결정 반도체층의 휨 등의 변형도 방지할 수 있다. 상기 공정에서의 불량을 방지할 수 있기 때문에, 수율 좋게 반도체장치를 제조할 수 있다.
또한, 유리 기판은 가열 종료 후에, 서서히 냉각하는 것이 바람직하다. 바람직하게는, 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도 이상으로 가열 처리한 후, 2℃/분 이하, 보다 바람직하게는 0.5℃/분 이하, 또한, 0.3℃/분 이하의 속도로, 변형점 이하의 온도까지 서냉시키면 좋다. 강온 속도는 기판의 종류에 따라 적절히 변동하여도 좋지만, 강온 속도를 늦추면, 유리 기판이 크게 줄어드는 것과 동시에 유리 기판 내에서의 국소적인 응력이 완화된다. 크게 줄어들게 하면 줄어들게 할 수록, 후의 가열 공정에서의 유리 기판의 축소는 작아진다. 이 가열 처리는 감압 하에서 행하여도 좋고, 대기압 하에서 행하여도 좋고, 분위기도 질소 분위기, 산소 분위기 등에서 행하여도 좋다.
베이스 기판(100)과 반도체 기판(101)을 절연층(104)을 사이에 두고 부착한 후에는, 가열 처리, 가압 처리, 또는 가열 처리 및 가압 처리를 행하는 것이 바람직하다. 가열 처리 또는 가압 처리를 행함으로써 접합 강도를 향상시키는 것이 가능하게 된다. 가열 처리의 온도는, 베이스 기판(100)에 미리 행해진 가열 처리 이하로 한다. 가압 처리에서는, 접합면에 수직인 방향으로 압력이 가해지도록 행하고, 베이스 기판(100) 및 반도체 기판(101)의 내압성을 고려하여 행한다.
도 1(D)에서, 베이스 기판(100)과 반도체 기판(101)을 부착한 후, 가열 처리를 행하여 분리층(103)을 분리면으로 하여 반도체 기판(101)을 베이스 기판(100)으 로부터 박리한다. 예를 들어, 400℃ 내지 600℃의 열 처리를 행함으로써, 분리층(103)에 형성된 미소한 공동의 체적 변화가 일어나, 분리층(103)을 따라 분리하는 것이 가능하게 된다. 본 실시형태에서는, 가열 처리의 온도는, 미리 베이스 기판(100)에 행한 가열 처리보다 낮은 온도로 한다. 절연층(104)은 베이스 기판(100)과 접합하여 있으므로, 베이스 기판(100) 위에는 반도체 기판(101)과 같은 결정성의 LTSS 층(102)이 잔존하게 된다.
도 2는 베이스 기판측에 접합 계면을 형성하는 절연층을 제공하여 LTSS 층을 형성하는 공정을 나타낸다. 도 2(A)는 산화규소막(121)이 형성된 반도체 기판(101)에 전계에서 가속된 이온을 조사하여, 소정의 깊이에 분리층(103)을 형성하는 공정을 나타내고 있다. 이온 조사는 도 1(A)의 경우와 마찬가지이다. 반도체 기판(101)의 표면에 산화규소막(121)을 형성하여 둠으로써 이온 조사에 의해 이온이 조사되는 면이 데미지를 받아, 평탄성이 손상되는 것을 방지할 수 있다.
도 2(B)는, 배리어층(105) 및 절연층(104)이 형성된 베이스 기판(100)과 반도체 기판(101)에 형성된 산화규소막(121)의 면을 밀접시켜 접합을 형성하는 공정을 나타내고 있다. 베이스 기판(100) 위의 절연층(104)과 반도체 기판(101)의 산화규소막(121)을 밀접시킴으로써 접합이 형성된다.
베이스 기판(100) 위의 절연층(104)과 반도체 기판(101) 위의 산화규소막(121)을 대향시키고, 1 개소를 외부로부터 압압하면, 절연층(104)과 산화규소막(121)은, 접합면끼리의 거리가 국소적으로 줄어드는 것에 의한 반 데르 발스력의 증가나 수소 결합의 기여에 의해 서로 끌어당긴다. 또한, 인접한 영역에서도 대향 하는 베이스 기판(100) 위의 절연층(104)과 반도체 기판(101) 위의 산화규소막(121) 사이의 거리가 줄어들기 때문에, 반 데르 발스력이 강하게 작용하는 영역이나 수소 결합이 관여하는 영역이 넓어짐으로써, 접합(본딩이라고도 한다)이 진행하여 접합면 전역에 접합이 넓어진다.
그 후, 도 2(C)에서 나타내는 바와 같이 반도체 기판(101)을 박리한다. 단결정 반도체층을 박리하는 열 처리는 도 1(D)의 경우와 마찬가지로 하여 행한다. 접합 박리 공정에서의 가열 처리의 온도는 베이스 기판(100)에 미리 행해진 가열 처리 이하로 한다. 이와 같이 하여 도 2(C)에 나타내는 반도체 기판을 얻을 수 있다.
베이스 기판(100)으로서 유리 기판을 사용한다. 유리 기판으로서는, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리와 같이 무알칼리 유리라 불리는 전자 공업용으로 사용되는 각종 유리 기판을 적용할 수 있다. 즉, 한 변이 1미터를 초과하는 기판 위에 단결정 반도체층을 형성할 수 있다. 이와 같은 대면적 기판을 사용하여 액정 디스플레이와 같은 표시장치뿐만 아니라, 반도체 집적회로를 제조할 수 있다.
LTSS 층(102)은 단결정 반도체층이고, 대표적으로는 단결정 실리콘이 적용된다. 또한, 수소 이온 조사 박리법에 의해 다결정 반도체 기판으로부터 박리 가능한 실리콘이나, 수소 이온 조사 박리법에 의해 단결정 반도체 기판 또는 다결정 반도체 기판으로부터 박리 가능한 게르마늄도 적용할 수 있다. 그 외에도, 실리콘 게르마늄, 갈륨 비소, 인듐 인 등의 화합물 반도체에 의한 결정성 반도체층을 적용 할 수도 있다.
보다 강고하게 접합을 형성하기 위해서는 , 베이스 기판(100)과 LTSS 층(102)을 압압하면 좋다. 또한, 열 처리를 가하는 것이 바람직하다. 가압 상태에서 열 처리를 하여도 좋다. 도 3에, 도 1(C)의 베이스 기판(100)과 반도체 기판(101)의 접합 방법의 예를 나타낸다.
도 3(A) 및 도 3(B)는, 다이어프램(701)에 의해 가압실(704)과 시료실(705)로 나누어진 체임버(700)이고, 시료실(705)은 시료를 가열할 수 있는 히터(703)를 가지고 있다. 또한, 체임버(700)에서, 시료실(705)의 압력을 제어하기 위해 배기 밸브(702c) 및 급기 밸브(702d)가 설치되고, 가압실(704)의 압력을 제어하기 위해 배기 밸브(702b) 및 급기 밸브(702a)가 설치되어 있다. 시료실(705)의 히터(703) 위에 베이스 기판(100), 절연층(104), 분리층(103)을 가지는 반도체 기판(101)이 제공되어 있다.
도 3(A)에 나타내는 바와 같이 급기 밸브(702a, 702d)를 닫고, 배기 밸브(702b, 702c)에 의해 배기를 행하고, 가압실(704) 및 시료실(705)을 동일한 정도로 감압한다. 다음에, 도 3(B)에 나타내는 바와 같이 배기 밸브(702b, 702c)도 닫고, 급기 밸브(702d)도 닫은 상태에서, 급기 밸브(702a)를 열어, 가압실(704)을 대기 개방하여 감압 상태로부터 대기압으로 한다. 시료실(705)은 감압 상태이기 때문에, 다이어프램(701)이 도 3(B)과 같이 시료실(705)쪽으로 움푹 휘어져, 시료인 베이스 기판(100), 절연층(104), 분리층(103)을 가지는 반도체 기판(101)을 압압할 수 있다. 압압시에 히터(703)로 가열을 행하면, 가압 상태에서 열 처리를 행할 수 있다. 그 후, 급기 밸브(702d)를 개방하여, 시료실(705)을 감압 상태에서 대기압으로 하고, 시료인 베이스 기판(100), 절연층(104), 분리층(103)을 취출할 수 있다.
이종(異種) 재료인 베이스 기판(100)과 절연층(104)을 저온에서 접합하기 위해서는 표면을 청정화한다. 이와 같은 상태에서 베이스 기판(100)과 절연층(104)을 밀접시키면, 표면간 인력에 의해 접합이 형성된다. 또한, 표면에 다수의 수산기를 부착시키는 처리를 가하면 바람직하다. 예를 들어, 베이스 기판(100)의 표면을 산소 플라즈마 처리 또는 오존 처리하여 친수성으로 하는 것이 바람직하다. 이와 같이 표면을 친수성으로 하는 처리를 가한 경우에는, 표면의 수산기가 작용하여 수소 결합에 의해 접합이 형성된다. 실온에서 형성된 접합 강도를 높이기 위해서는 가열 처리를 행하여도 좋지만, 본 발명에서는, 위에서 설명한 바와 같이, 접합 강도를 높이기 위한 가열 처리보다 높은 온도로 미리 베이스 기판의 가열 처리를 행한다.
이종 재료인 베이스 기판(100)과 절연층(104)을 저온에서 접합하기 위한 처리로서, 접합을 형성하는 표면에 아르곤 등의 불활성 가스에 의한 이온 빔을 조사하여 청정화하여도 좋다. 이온 빔의 조사에 의해, 베이스 기판(100) 또는 절연층(104)의 표면에 댕글링 본드(dangling bond)가 노출하고 매우 활성인 표면이 형성된다. 이와 같이 활성화된 표면끼리를 밀접시키면 저온에서도 접합을 형성하는 것이 가능하다. 표면을 활성화하여 접합을 형성하는 방법은, 이 표면을 고도로 청정화하여 두는 것이 요구되므로, 진공 중에서 행하는 것이 바람직하다.
LTSS 층(102)은 단결정 반도체 기판을 박편화하여 형성되는 것이다. 예를 들어, 단결정 반도체 기판에 수소 또는 불소를 이온 조사하고, 그 후 열 처리를 행하여 표층의 단결정 실리콘층을 박리하는 이온 조사 박리법으로 LTSS 층(102)을 소정의 깊이에 형성할 수 있다. 또한, 다공질 실리콘(porous silicon) 위에 단결정 실리콘을 에피택셜(epitaxial) 성장시킨 후, 다공질 실리콘층을 워터 젯(water jet)으로 분리하는 방법을 적용하여도 좋다. LTSS 층(102)의 두께는 5 nm 내지 500 nm, 바람직하게는 10 nm 내지 200 nm이다.
또한, 베이스 기판(100)에 배리어층(105)과 절연층(104)을 형성하면, LTSS 층(102)을 베이스 기판(100)에 접합한 경우에, 베이스 기판(100)으로서 사용되는 유리 기판으로부터 알칼리 금속 또는 알칼리토류 금속과 같은 가동(可動) 이온 불순물이 확산하여 LTSS 층(102)이 오염되는 것을 방지할 수 있다. 또한, 베이스 기판(100)측의 절연층(104)은 적절히 형성하면 좋다.
또한, LTSS 층(102)과 절연층(104) 사이에 질소 함유 절연층을 제공하여도 좋다. 질소 함유 절연층은 질화규소막, 질화산화규소막 또는 산화질화규소막으로부터 선택된 하나 또는 다수의 막을 적층하여 형성한다. 예를 들어, LTSS 층(102)측으로부터 산화질화규소막, 질화산화규소막을 적층하여 질소 함유 절연층으로 할 수 있다. 절연층(104)이 베이스 기판(100)과 접합을 형성하기 위해 형성하는 것에 대하여, 질소 함유 절연층은 가동 이온이나 수분 등의 불순물이 LTSS 층(102)으로 확산하여 오염시키는 것을 방지하기 위해 형성하는 것이 바람직하다.
또한, 산화질화규소막이란, 그의 조성으로서, 질소보다 산소의 함유량이 많 은 것으로서, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우, 농도 범위로서 산소가 50∼70 원자%, 질소가 0.5∼15 원자%, Si가 25∼35 원자%, 수소가 0.1∼10 원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화규소막이란, 그의 조성으로서, 산소보다 질소의 함유량이 많은 것으로서, RBS 및 HFS를 사용하여 측정한 경우, 농도 범위로서 산소가 5∼30 원자%, 질소가 20∼55 원자%, Si가 25∼35 원자%, 수소가 10∼30 원자%의 범위로 포함되는 것을 말한다. 그러나, 산화질화규소 또는 질화산화규소를 구성하는 원자의 합계를 100 원자%로 했을 때, 질소, 산소, Si 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
또한, 베이스 기판(100)에 절연층(104)을 형성하여도 좋다. 베이스 기판(100)과 절연층(104)과의 사이에는 배리어층(105)이 제공되어 있는 것이 바람직하다. 베이스 기판(100)으로서 사용되는 유리 기판으로부터 알칼리 금속 또는 알칼리토류 금속과 같은 가동 이온 불순물이 확산하여 LTSS 층(102)이 오염되는 것을 방지하기 위해서이다. 또한, LTSS 층(102)에는 산화규소막(121)이 형성되어 있다. 이 산화규소막(121)이 절연층(104)과 접합을 형성하여, 베이스 기판(100) 위에 LTSS 층을 고정한다. 산화규소막(121)은 열 산화에 의해 형성된 것이 바람직하다.
이상과 같이 베이스 기판으로 전치(轉置)된 단결정 반도체층(LTSS 층)을 사용하여, 고성능의 다양한 반도체소자, 기억소자, 집적회로 등을 제조할 수 있다.
따라서, 본 발명을 사용한 본 실시형태에 의해, 단결정 반도체층(LTSS 층) 및 유리 기판의 형상 변형 및 막 분리 등의 불량을 막아, 고신뢰성 및 고성능인 반도체소자 및 집적회로를 수율 좋게 제조할 수 있다.
[실시형태 2]
본 실시형태는, 실시형태 1에서 제조되는 유리 기판 위에 형성된 LTSS 층을 사용하여 반도체장치를 제조하는 일례에 대하여 나타낸다. 상세하게는, 표시소자에 액정 표시소자를 사용하는 액정 표시장치에 대하여 설명한다. 또한, 실시형태 1과 동일 부분 또는 동일한 기능을 가지는 부분의 반복의 설명은 생략한다.
도 16(A)는 본 발명에 따른 표시 패널의 구성을 나타내는 상면도이고, 절연 표면을 가지는 기판(2700) 위에, 화소(2702)를 매트릭스 형상으로 배열시킨 화소부(2701), 주사선측 입력 단자(2703), 신호선측 입력 단자(2704)가 형성되어 있다. 화소수는 다양한 규격에 따라 마련하면 좋고, XGA인 경우에는 1024×768×3(RGB), UXGA인 경우에는 1600×1200×3(RGB), 풀 스펙 하이비전에 대응시키는 경우에는 1920×1080×3(RGB)으로 하면 좋다.
화소(2702)는, 주사선측 입력 단자(2703)로부터 연장하는 주사선과, 신호선측 입력 단자(2704)로부터 연장하는 신호선이 교차함으로써 매트릭스 형상으로 배치된다. 화소(2702)들 각각에는, 스위칭 소자와 그것에 접속하는 화소 전극층이 구비되어 있다. 스위칭 소자의 대표적인 일례는 TFT이고, TFT의 게이트 전극층측이 주사선에, 소스 또는 드레인측이 신호선에 접속됨으로써, 개개의 화소를 외부로부터 입력하는 신호에 의해 독립하여 제어 가능하게 하고 있다.
TFT의 주요 구성요소로서 반도체층, 게이트 절연층 및 게이트 전극층을 들 수 있고, 반도체층에 형성되는 소스 영역 및 드레인 영역에 접속하는 배선층이 그것에 부수(付隨)한다. 구조적으로는 기판측으로부터 반도체층, 게이트 절연층 및 게이트 전극층을 배치한 탑 게이트형과, 기판측으로부터 게이트 전극층, 게이트 절연층 및 LTSS 층을 배치한 보텀 게이트형 등이 대표적으로 알려져 있는데, 본 발명에서는 그들 구조의 어떠한 것을 사용하여도 좋다.
도 16(A)는 주사선 및 신호선에 입력하는 신호를 외부 부착 구동회로에 의해 제어하는 표시 패널의 구성을 나타내고 있지만, COG(Chip on Glass) 방식에 의해 드라이버 IC를 기판 위에 실장하여도 좋다. 또한, 다른 실장 형태로서 TAB(Tape Automated Bonding) 방식을 이용하여도 좋다.
또한, 도 16(B)에 나타내는 바와 같이 주사선측 구동회로(3702)를 기판(3700) 위에 형성할 수도 있다. 도 16(B)에서, 화소부(3701)는 신호선측 입력 단자(3704)와 접속하여, 도 16(A)과 마찬가지로 외부 부착 구동회로에 의해 제어한다. 또한, 도 16(C)와 같이, 화소부(4701), 주사선 구동회로(4702), 및 신호선 구동회로(4704)를 기판(4700) 위에 일체로 형성할 수도 있다.
실시형태 1에서 나타낸 바와 같이, 유리 기판인 베이스 기판(100) 위에 배리어층(105)과 절연층(104)이 형성되고, 단결정 반도체층인 LTSS 층(102)이 형성되어 있다(도 4(A) 참조).
LTSS 층은, 표시 패널을 제조하는 마더 글래스(mother glass)로 불리는 대형의 유리 기판에 접합할 수도 있다. 도 15는 유리 기판인 베이스 기판(100)으로서 사용되는 마더 글래스에 다수의 LTSS 층(230)을 접합하는 경우를 나타낸다. 도 15 에 나타내는 바와 같이, LTSS 층(230)으로부터 다수의 표시 패널(231)을 잘라낼 수 있다. 마더 글래스로부터는 다수의 표시 패널을 잘라내지만, 도 15와 같이 다수의 패널을 잘라낼 수 있는 크기로 LTSS 층을 마더 글래스에 접합하여도 좋고, 표시 패널의 형성 영역의 크기에 맞추어 접합하여도 좋다. 또한, LTSS 층은 에칭 시에 사용하는 노광 장치의 노광 영역(마스크나 스텝퍼 사이즈에 기인한다)에 맞추어 마더 글래스에 접합하여도 좋다. 반도체 기판에 비하여, 마더 글래스 기판은 면적이 크기 때문에, LTSS 층은 도 15에 나타내는 표시 패널(231)과 표시 패널(236)과 같은 다수의 다른 종류의 표시 패널을 형성하는 다수의 LTSS를 분할하여 배치할 수 있다. 표시 패널(231)에는, 주사선 구동회로 영역(234), 신호선 구동회로 영역(233), 화소 형성 영역(232)이 있고, 이들 영역이 포함되도록 LTSS 층(230)을 베이스 기판(100)(마더 글래스)에 접합한다.
LTSS 층(102)에는 스레시홀드 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소를 첨가한다. 예를 들어, p형 불순물 원소로서 붕소를 5×1016 cm-3 이상 1×1018 cm-3 이하의 농도로 첨가하면 좋다. 베이스 기판(100)에는 배리어 층(105)으로서 질화규소층과 산화규소층이 적층 형성되어 있다. 베이스 기판(100)에 배리어 층을 형성함으로써, LTSS 층(102)의 오염을 방지할 수 있다. 또한, 질화규소층 대신에, 질화산화규소층, 질화알루미늄층, 질화산화알루미늄층을 적용하여도 좋다.
LTSS 층(102) 및 절연층(104)을 에칭하여, 반도체소자의 배치에 맞추어 섬 형상으로 분리한 LTSS 층(183, 184, 185)을 형성한다. 에칭은, 포토리소그래피 등을 사용한 마스크를 사용하여 행하면 좋다.
에칭 가공은 플라즈마 에칭(건식 에칭)과 습식 에칭 중의 어느 것을 채용하여도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는 CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사용하고, He이나 Ar 등의 불활성 가스를 적절히 더하여도 좋다. 또한, 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능하고, 기판의 전면에 마스크층을 형성할 필요는 없다.
본 발명에서, 배선층 또는 전극층을 형성하는 도전층이나, 소정의 패턴을 형성하기 위한 마스크층 등을 액적 토출법과 같은 선택적으로 패턴을 형성할 수 있는 방법에 의해 형성하여도 좋다. 액적 토출(분출)법(그 방식에 따라서는, 잉크젯법이라고도 불린다)은, 특정의 목적으로 조합된 조성물의 액적을 선택적으로 토출(분출)하여 소정의 패턴(도전층이나 절연층 등)을 형성할 수 있다. 이때, 피형성 영역에 습윤성이나 밀착성을 제어하는 처리를 행하여도 좋다. 또한, 패턴을 전사 또는 묘사할 수 있는 방법, 예를 들어, 인쇄법(스크린 인쇄나 오프셋 인쇄 등 패턴이 형성되는 방법) 등도 사용할 수 있다.
본 실시형태에서, 사용하는 마스크에는, 에폭시 수지, 아크릴 수지, 페놀 수지, 노볼락 수지, 멜라민 수지, 우레탄 수지 등의 수지 재료를 사용한다. 또한, 벤조시클로부텐, 퍼릴렌, 불화아릴렌에테르, 폴리이미드 등의 유기 재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물 재료 등을 사용할 수도 있다. 또는, 포지티브형 레지스트, 네거티브형 레지스트 등을 사용하여도 좋다. 액적 토출법을 이용하는 경우, 어느 재료를 사용한다고 하여도, 그의 표면장력과 점도는 용매의 농도를 조정하거나, 계면활성제 등을 더하는 등을 행하여 적절히 조정한다.
LTSS 층(183), LTSS 층(184), LTSS 층(185)을 덮는 게이트 절연층(107)을 형성한다. 게이트 절연층(107)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 두께를 10∼150 nm로 하여 규소를 함유하는 절연막으로 형성한다. 게이트 절연층(107)으로서는, 질화규소, 산화규소, 산화질화규소, 질화산화규소로 대표되는 규소의 산화물 재료 또는 질화물 재료 등의 재료로 형성하면 좋고, 적층이어도 단층이어도 좋다. 또한, 절연층은 질화규소막, 산화규소막, 질화규소막의 3층의 적층, 산화질화규소막의 단층, 2층으로 이루어지는 적층이어도 좋다. 바람직하게는, 치밀한 막질을 가지는 질화규소막을 사용하면 좋다. 또한, LTSS 층과 게이트 절연층 사이에, 막 두께 1∼100 nm, 바람직하게는 1∼10 nm, 더욱 바람직하게는 2∼5 nm인 막 두께가 얇은 산화규소막을 형성하여도 좋다. 얇은 산화규소막의 형성 방법으로서는, GRTA법, LRTA법 등을 이용하여 반도체 영역 표면을 산화하여 열 산화막을 형성함으로써, 막 두께가 얇은 산화규소막을 형성할 수 있다. 또한, 낮은 성막 온도로 게이트 누출 전류가 적은 치밀한 절연막을 형성하기 위해서는 , 아르곤 등의 희가스 원소를 반응 가스에 포함시켜, 형성되는 절연막 중에 혼입시키면 좋다.
다음에, 게이트 절연층(107) 위에 게이트 전극층으로서 사용하는 막 두께 20∼100 nm의 제1 도전막과, 막 두께 100∼400 nm의 제2 도전막을 적층하여 형성한 다. 제1 도전막 및 제2 도전막은 스퍼터링법, 증착법, CVD법 등의 방법에 의해 형성할 수 있다. 제1 도전막 및 제2 도전막은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하면 좋다. 또한, 제1 도전막 및 제2 도전막으로서, 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을 사용하여도 좋다. 또한, 2층 구조에 한정되지 않고, 예를 들어, 제1 도전막으로서 막 두께 50 nm의 텅스텐막, 제2 도전막으로서 막 두께 500 nm의 알루미늄과 실리콘의 합금(Al-Si)막, 제3 도전막으로서 막 두께 30 nm의 질화티탄막을 순차 적층한 3층 구조로 하여도 좋다. 또한, 3층 구조로 하는 경우, 제1 도전막의 텅스텐 대신에, 질화텅스텐을 사용하여도 좋고, 제2 도전막의 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티탄의 합금막(Al-Ti)을 사용하여도 좋고, 제3 도전막의 질화티탄막 대신에 티탄막을 사용하여도 좋다. 또한, 단층 구조이어도 좋다.
다음에, 포토리소그래피법을 이용하여 레지스트로 된 마스크(110a), 마스크(110b), 마스크(110d), 마스크(110e), 및 마스크(110f)를 형성하고, 제1 도전막 및 제2 도전막을 소망의 형상으로 가공하여, 제1 게이트 전극층(120), 제1 게이트 전극층(122), 제1 게이트 전극층(124), 제1 게이트 전극층(125), 제1 도전층(126), 도전층(109), 도전층(112), 도전층(114), 도전층(115), 및 도전층(116)을 형성한다(도 4(C) 참조). ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용하고, 에칭 조건(코일형 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 제1 게이트 전극층(120), 제1 게이트 전극층(122), 제1 게이트 전극층(124), 제1 게이트 전극층(125), 제1 도전층(126), 도전층(109), 도전층(112), 도전층(114), 도전층(115), 및 도전층(116)이 소망의 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크(110a), 마스크(110b), 마스크(110d), 마스크(110e), 및 마스크(110f)의 형상에 의해서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절히 사용할 수 있다. 본 실시형태에서는, CF4, Cl2, O2로 이루어지는 에칭용 가스를 사용하여 제2 도전막의 에칭을 행하고, 연속하여 CF4, Cl2로 이루어지는 에칭용 가스를 사용하여 제1 도전막을 에칭한다.
다음에, 마스크(110a), 마스크(110b), 마스크(110d), 마스크(110e), 및 마스크(110f)를 사용하여, 도전층(109), 도전층(112), 도전층(114), 도전층(115), 및 도전층(116)을 소망의 형상으로 가공한다. 이때, 도전층을 형성하는 제2 도전막과, 제1 게이트 전극층을 형성하는 제1 도전막과의 선택비가 높은 에칭 조건에서, 도전층을 에칭한다. 이 에칭에 의해, 도전층(109), 도전층(112), 도전층(114), 도전층(115), 및 도전층(116)을 에칭하여, 제2 게이트 전극층(131), 제2 게이트 전극층(132), 제2 게이트 전극층(134), 제2 게이트 전극층(135), 및 제2 도전층(136)을 형성한다. 본 실시형태에서는, 제2 게이트 전극층 및 제2 도전층도 테이퍼 형상을 가지고 있지만, 그의 테이퍼 각도는, 제1 게이트 전극층(120), 제1 게이트 전극층(122), 제1 게이트 전극층(124), 제1 게이트 전극층(125), 및 제1 도전층(126)이 가지는 테이퍼 각도보다 크다. 또한, 테이퍼 각도란, 제1 게이트 전극층, 제2 게이트 전극층, 제1 도전층, 제2 도전층 표면에 대한 측면의 각도이다. 따라서, 테이퍼 각도를 크게 하여, 90도의 경우 도전층은 수직인 측면을 가지게 된다. 본 실시형태에서는, 제2 게이트 전극층 및 제2 도전층을 형성하기 위한 에칭용 가스로서 Cl2, SF6, O2를 사용한다.
본 실시형태에서는 제1 게이트 전극층, 도전층, 및 제2 게이트 전극층을 테이퍼 형상을 가지도록 형성하기 때문에, 2층의 게이트 전극층 모두가 테이퍼 형상을 가지고 있다. 그러나, 본 발명은 그것에 한정되지 않고, 게이트 전극층의 1층만이 테이퍼 형상을 가지고, 다른 쪽은 이방성 에칭에 의해 수직인 측면을 가지고 있어도 좋다. 본 실시형태와 같이, 테이퍼 각도도 적층하는 게이트 전극층 사이에서 상이하여도 좋고, 동일하여도 좋다. 테이퍼 형상을 가지는 것에 의해, 그 위에 적층하는 막의 피복성이 향상하여, 결함이 경감되므로 신뢰성이 향상된다.
이상의 공정에 의해, 주변 구동회로 영역(204)에 제1 게이트 전극층(120) 및 제2 게이트 전극층(131)으로 이루어지는 게이트 전극층(117), 제1 게이트 전극층(122) 및 제2 게이트 전극층(132)으로 이루어지는 게이트 전극층(118), 그리고, 화소 영역(206)에 제1 게이트 전극층(124) 및 제2 게이트 전극층(134)으로 이루어지는 게이트 전극층(127), 제1 게이트 전극층(125) 및 제2 게이트 전극층(135)으로 이루어지는 게이트 전극층(128), 제1 도전층(126) 및 제2 도전층(136)으로 이루어지는 도전층(129)을 형성할 수 있다(도 4(D) 참조). 본 실시형태에서는, 게이트 전극층의 형성을 건식 에칭으로 행하지만 습식 에칭으로 행하여도 좋다.
게이트 전극층을 형성할 때의 에칭 공정에 의해, 게이트 절연층(107)은 다소 에칭되어, 막 두께가 줄어드는(이른바, 막 감소) 일이 있다.
게이트 전극층을 형성할 때, 게이트 전극층의 폭을 좁게 함으로써, 고속 동작이 가능한 박막트랜지스터를 형성할 수 있다. 게이트 전극층을 채널 방향의 폭을 좁게 형성하는 두 가지 방법을 이하에 나타낸다.
제1 방법은, 게이트 전극층의 마스크를 형성한 후, 마스크를 폭 방향으로 에칭, 애싱 등에 의해 좁게 하여, 폭이 더욱 좁은 마스크를 형성한다. 미리 폭이 좁은 형상으로 형성된 마스크를 사용함으로써, 게이트 전극층도 폭이 좁은 형상으로 형성할 수 있다.
다음에, 제2 방법은, 통상의 마스크를 형성하고, 그 마스크를 사용하여 게이트 전극층을 형성한다. 다음에, 얻어진 게이트 전극층을 폭 방향으로 더욱 사이드 에칭하여 좁게 한다. 따라서, 최종적으로 폭이 좁은 게이트 전극층을 형성할 수 있다. 이상의 공정을 거침으로써, 후에 채널 길이가 짧은 박막트랜지스터를 형성하는 것이 가능하고, 고속 동작이 가능한 박막트랜지스터를 제조하는 것이 가능하다.
다음에, 게이트 전극층(117), 게이트 전극층(118), 게이트 전극층(127), 게이트 전극층(128)을 마스크로 하여, n형을 부여하는 불순물 원소(151)를 첨가하여, 제1 n형 불순물 영역(140a), 제1 n형 불순물 영역(140b), 제1 n형 불순물 영역(141a), 제1 n형 불순물 영역(141b), 제1 n형 불순물 영역(142a), 제1 n형 불순물 영역(142b), 제1 n형 불순물 영역(142c)을 형성한다(도 5(A) 참조). 본 실시형태에서는, 불순물 원소를 함유하는 도핑 가스로서 포스핀(PH3)(도핑 가스는 PH3를 수소(H2)로 희석하고, 가스 중의 PH3의 비율은 5%)을 사용하고, 가스 유량 80 sccm, 빔 전류 54 ㎂/cm, 가속 전압 50 kV, 첨가하는 도즈량 7.0×1013 ions/cm2로 도핑을 행한다. 여기서는, 제1 n형 불순물 영역(140a), 제1 n형 불순물 영역(140b), 제1 n형 불순물 영역(141a), 제1 n형 불순물 영역(141b), 제1 n형 불순물 영역(142a), 제1 n형 불순물 영역(142b), 제1 n형 불순물 영역(142c)에, n형을 부여하는 불순물 원소가 1×1017∼5×1018 /cm3 정도의 농도로 함유되도록 첨가한다. 본 실시형태에서는, n형을 부여하는 불순물 원소로서 인(P)을 사용한다.
본 실시형태에서는, 불순물 영역이 게이트 절연층을 사이에 두고 게이트 전극층과 겹치는 영역을 Lov 영역이라고 나타내고, 불순물 영역이 게이트 절연층을 사이에 두고 게이트 전극층과 겹치지 않는 영역을 Loff 영역이라고 나타낸다. 도 5에서는, 불순물 영역이 빗금 부분과 흰색 부분으로 나타내어져 있지만, 이것은, 흰색 부분에 불순물 원소가 첨가되어 있지 않다는 것을 의미하는 것은 아니고, 이 영역의 불순물 원소의 농도 분포가 마스크나 도핑 조건을 반영하고 있는 것을 직감적으로 이해할 수 있도록 한 것이다. 또한, 이것은 본 명세서의 다른 도면에서도 마찬가지이다.
다음에, LTSS 층(183) 및 LTSS 층(185)의 일부를 덮는 마스크(153a), 마스크(153b), 마스크(153c)를 형성한다. 마스크(153a), 마스크(153b), 마스크(153c), 제2 게이트 전극층(132)을 마스크로 하여 n형을 부여하는 불순물 원소(152)를 첨가하여, 제2 n형 불순물 영역(144a), 제2 n형 불순물 영역(144b), 제3 n형 불순물 영역(145a), 제3 n형 불순물 영역(145b), 제2 n형 불순물 영역(147a), 제2 n형 불순물 영역(147b), 제2 n형 불순물 영역(147c), 제3 n형 불순물 영역(148a), 제3 n형 불순물 영역(148b), 제3 n형 불순물 영역(148c), 제3 n형 불순물 영역(148d)이 형성된다. 본 실시형태에서는, 불순물 원소를 함유하는 도핑 가스로서 PH3(도핑 가스는 PH3를 수소(H2)로 희석하고 있고, 가스 중의 PH3의 비율은 5%)를 사용하고, 가스 유량 80 sccm, 빔 전류 540 ㎂/cm, 가속 전압 70 kV, 첨가하는 도즈량 5.0×1015 ions/cm2로 도핑을 행한다. 여기서는, 제2 n형 불순물 영역(144a) 및 제2 n형 불순물 영역(144b)에 n형을 부여하는 불순물 원소가 5×1019∼5×1020 /cm3 정도의 농도로 함유되도록 첨가한다. 제3 n형 불순물 영역(145a) 및 제3 n형 불순물 영역(145b)은, 제3 n형 불순물 영역(148a), 제3 n형 불순물 영역(148b), 제3 n형 불순물 영역(148c), 제3 n형 불순물 영역(148d)과 동일한 정도, 또는 조금 높은 농도로 n형을 부여하는 불순물 원소를 함유하도록 형성된다. 또한, LTSS 층(184)에 채널 형성 영역(146), LTSS 층(185)에 채널 형성 영역(149a) 및 채널 형성 영역(149b)이 형성된다(도 5(B) 참조).
제2 n형 불순물 영역(144a), 제2 n형 불순물 영역(144b), 제2 n형 불순물 영역(147a), 제2 n형 불순물 영역(147b), 제2 n형 불순물 영역(147c)은 고농도 n형 불순물 영역이고, 소스, 드레인으로서 기능한다. 한편, 제3 n형 불순물 영역(145a), 제3 n형 불순물 영역(145b), 제3 n형 불순물 영역(148a), 제3 n형 불순물 영역(148b), 제3 n형 불순물 영역(148c), 제3 n형 불순물 영역(148d)은 저농도 불순물 영역이고, LDD(Lightly Doped Drain) 영역이 된다. n형 불순물 영역(145a), n형 불순물 영역(145b)은, 게이트 절연층(107)을 사이에 두고 제1 게이트 전극층(122)으로 덮여 있으므로 Lov 영역이고, 드레인 근방의 전계를 완화하고 핫 캐리어에 의한 온 전류의 열화(劣化)를 억제하는 것이 가능하다. 이 결과, 고속 동작이 가능한 박막트랜지스터를 형성할 수 있다. 한편, 제3 n형 불순물 영역(148a), 제3 n형 불순물 영역(148b), 제3 n형 불순물 영역(148c), 제3 n형 불순물 영역(148d)은 게이트 전극층(127), 게이트 전극층(128)으로 덮여있지 않은 Loff 영역으로 형성되기 때문에, 오프 전류를 저감하는 효과가 있다. 이 결과, 신뢰성이 높고 저소비전력의 반도체장치를 제조하는 것이 가능하다.
다음에, 마스크(153a), 마스크(153b), 및 마스크(153c)를 제거하고, LTSS 층(184), LTSS 층(185)을 덮는 마스크(155a), 마스크(155b)를 형성한다. 마스크(155a), 마스크(155b), 게이트 전극층(117)을 마스크로 하여 p형을 부여하는 불순물 원소(154)를 첨가하여, 제1 p형 불순물 영역(160a), 제1 p형 불순물 영역(160b), 제2 p형 불순물 영역(161a), 제2 p형 불순물 영역(161b)이 형성된다. 본 실시형태에서는, 불순물 원소로서 붕소(B)를 사용하기 때문에, 불순물 원소를 함유하는 도핑 가스로서 디보란(B2H6)(도핑 가스는 B2H6를 수소(H2)로 희석하고 있고, 가스 중의 B2H6의 비율은 15%)을 사용하고, 가스 유량 70 sccm, 빔 전류 180 ㎂/cm, 가속 전압 80 kV, 첨가하는 도스량 2.0×1015 ions/cm2로 도핑을 행한다. 여기서는, 제1 p형 불순물 영역(160a), 제1 p형 불순물 영역(160b), 제2 p형 불순물 영역(161a), 제2 p형 불순물 영역(161b)에 p형을 부여하는 불순물 원소가 1×1020∼5×1021 /cm3 정도의 농도로 함유되도록 첨가한다. 본 실시형태에서는, 제2 p형 불순물 영역(161a) 및 제2 p형 불순물 영역(161b)은, 게이트 전극층(117)의 형상을 반영하여 자기정합적으로 제1 p형 불순물 영역(160a) 및 제1 p형 불순물 영역(160b)보다 저농도가 되도록 형성한다. 또한, LTSS 층(183)에 채널 형성 영역(162)이 형성된다(도 5(C) 참조).
제1 p형 불순물 영역(160a) 및 제1 p형 불순물 영역(160b)은 고농도 p형 불순물 영역이고, 소스, 드레인으로서 기능한다. 한편, 제2 p형 불순물 영역(161a) 및 제2 p형 불순물 영역(161b)은 저농도 불순물 영역이고, LDD(Lightly Doped Drain) 영역이 된다. 제2 p형 불순물 영역(161a) 및 제2 p형 불순물 영역(161b)은 게이트 절연층(107)을 사이에 두고 제1 게이트 전극층(120)으로 덮여 있으므로 Lov 영역이고, 드레인 근방의 전계를 완화하고 핫 캐리어에 의한 온 전류의 열화를 억제하는 것이 가능하다.
마스크(155a) 및 마스크(155b)를 O2 애싱이나 레지스트 박리액에 의해 제거하고, 산화막도 제거한다. 그 후, 게이트 전극층의 측면을 덮도록, 절연막, 소위 사이드월(sidewall)을 형성하여도 좋다. 사이드월은 플라즈마 CVD법이나 감압 CVD(LPCVD) 법을 이용하여 규소를 가지는 절연막에 의해 형성할 수 있다.
불순물 원소를 활성화하기 위해, 가열 처리, 강광의 조사, 또는 레이저광의 조사를 행하여도 좋다. 활성화와 동시에 게이트 절연층에의 플라즈마 데미지나 게이트 절연층과 LTSS 층과의 계면에의 플라즈마 데미지를 회복시킬 수 있다.
다음에, 게이트 전극층과 게이트 절연층을 덮는 층간절연층을 형성한다. 본 실시형태에서는, 절연막(167)과 절연막(168)의 적층 구조로 한다(도 6(A) 참조). 절연막(167)으로서 질화산화규소막을 막 두께 100 nm로 형성하고, 절연막(168)으로서 산화질화규소 절연막을 막 두께 900 nm로 형성하여, 적층 구조로 한다. 또한, 게이트 전극층과 게이트 절연층을 덮도록 산화질화규소막을 막 두께 30 nm로 형성하고, 질화산화규소막을 막 두께 140 nm로 형성하고, 산화질화규소막을 막 두께 800 nm로 형성하여, 3층의 적층 구조로 하여도 좋다. 본 실시형태에서는, 절연막(167) 및 절연막(168)을 하지막과 마찬가지로 플라즈마 CVD법을 이용하여 연속적으로 형성한다. 절연막(167)과 절연막(168)은 상기 재료에 한정되는 것은 아니고, 스퍼터링법 또는 플라즈마 CVD를 이용한 질화규소막, 질화산화규소막, 산화질화규소막, 산화규소막이어도 좋고, 다른 규소를 함유하는 절연막을 단층 또는 3층 이상의 적층 구조로 하여 사용하여도 좋다.
절연막(167) 및 절연막(168)으로서는 그 밖에 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소 함유량이 산소 함유량보다 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소 함유 탄소막(CN) 그 외의 무기 절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 실록산 수지를 사용하여도 좋다. 또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은 실리콘(Si)과 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 아릴기)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와, 플루오로기를 사용하여도 좋다. 또한, 유기 절연성 재료를 사용하여도 좋고, 유기 재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 폴리실라잔을 사용할 수 있다. 평탄성이 좋은 도포법에 의해 형성되는 도포막을 사용하여도 좋다.
다음에, 레지스트로 된 마스크를 사용하여 절연막(167), 절연막(168), 게이트 절연층(107)에 LTSS 층 및 게이트 전극층에 도달하는 콘택트 홀(개구부)을 형성한다. 에칭은, 사용하는 재료의 선택비에 따라 1회로 행하여도 좋고 다수회 행하여도 좋다. 본 실시형태에서는, 산화질화규소막인 절연막(168)과, 질화산화규소막인 절연막(167) 및 게이트 절연층(107)과의 선택비가 높은 조건에서 제1 에칭을 행하여, 절연막(168)을 제거한다. 다음에, 제2 에칭에 의해, 절연막(167) 및 게이트 절연층(107)을 제거하여, 소스 영역 또는 드레인 영역인 제1 p형 불순물 영역(160a), 제1 p형 불순물 영역(160b), 제2 n형 불순물 영역(144a), 제2 n형 불순 물 영역(144b), 제2 n형 불순물 영역(147a), 제2 n형 불순물 영역(147b)에 도달하는 개구부를 형성한다. 본 실시형태에서는, 제1 에칭을 습식 에칭에 의해 행하고, 제2 에칭을 건식 에칭에 의해 행한다. 습식 에칭의 에천트는, 불소 수소 암모늄 및 불화암모늄을 포함하는 혼합 용액과 같은 불산계 용액을 사용하면 좋다. 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절히 사용할 수 있다. 또한, 사용하는 에칭용 가스에 불활성 기체를 첨가하여도 좋다. 첨가하는 불활성 원소로서는, He, Ne, Ar, Kr, Xe으로부터 선택된 1종 또는 다수 종의 원소를 사용할 수 있다.
개구부를 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극층 또는 드레인 전극층(169a), 소스 전극층 또는 드레인 전극층(169b), 소스 전극층 또는 드레인 전극층(170a), 소스 전극층 또는 드레인 전극층(170b), 소스 전극층 또는 드레인 전극층(171a), 소스 전극층 또는 드레인 전극층(171b)을 형성한다. 소스 전극층 또는 드레인 전극층은, PVD법, CVD법, 증착법 등에 의해 도전막을 성막한 후, 소망의 형상으로 에칭하여 형성할 수 있다. 또한, 액적 토출법, 인쇄법, 전해 도금법 등에 의해 소정의 장소에 선택적으로 도전층을 형성할 수 있다. 또한, 리플로(reflow)법 또는 다마신(damascene)법을 이용하여도 좋다. 소스 전극층 또는 드레인 전극층의 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, Ba 등의 금속, 및 Si, Ge, 또는 그의 합금 또는 그의 질화물을 사용하여 형성한다. 또한, 이들의 적층 구조로 하여도 좋다. 본 실시형태에서는, 티탄(Ti)을 막 두께 60 nm로 형성하고, 질화티탄막을 막 두께 40 nm로 형성하고, 알루미늄을 막 두께 700 nm로 형성하고, 티탄(Ti)을 막 두께 200 nm로 형성하여 적층 구조로 하고, 소망의 형상으로 가공한다.
이상의 공정으로 주변 구동회로 영역(204)에, Lov 영역에 p형 불순물 영역을 가지는 p채널형 박막트랜지스터인 트랜지스터(173), Lov 영역에 n형 불순물 영역을 가지는 n채널형 박막트랜지스터인 트랜지스터(174)를, 그리고, 화소 영역(206)에, Loff 영역에 n형 불순물 영역을 가지는 멀티채널형의 n채널형 박막트랜지스터인 트랜지스터(175), 용량 소자(176)를 가지는 액티브 매트릭스 기판을 제조할 수 있다(도 6(B) 참조). 그리고, 액티브 매트릭스 기판은 액정 표시소자를 가지는 표시장치에 사용할 수 있다.
LTSS 층을 사용함으로써, 화소 영역과 구동회로 영역을 동일 유리 기판 위에 일체로 형성할 수 있다. 그 경우, 화소 영역의 트랜지스터(175)와, 구동회로 영역의 트랜지스터(173, 174)는 동시에 형성된다. 구동회로 영역에 사용하는 트랜지스터는 CMOS 회로를 구성한다.
본 실시형태에 한정되지 않고, 박막트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조이어도 좋고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 주변 구동회로 영역의 박막트랜지스터도, 싱글 게이트 구조, 더블 게이트 구조 또는 트리플 게이트 구조이어도 좋 다.
또한, 본 실시형태에서 나타낸 박막트랜지스터의 제조방법에 한정되지 않고, 탑 게이트형(플레이너형), 보텀 게이트형(역스태거형), 또는 채널 영역의 상하에 게이트 절연막을 사이에 두고 배치된 2개의 게이트 전극층을 가지는 듀얼 게이트형이나, 그 외의 구조에서도 적용할 수 있다.
다음에, 제2 층간절연층으로서 절연막(181)을 형성한다(도 6(C) 참조).
절연막(181)으로서는, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소 함유량이 산소 함유량보다 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소 함유 탄소막(CN), PSG(인 유리), BPSG(인 붕소 유리), 알루미나 막, 폴리실라잔, 그 외의 무기 절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 실록산 수지를 사용하여도 좋다. 또한, 유기 절연성 재료를 사용하여도 좋고, 유기 재료로서는, 감광성, 비감광성 중 어느 것이어도 좋고, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐을 사용할 수 있다.
본 실시형태에서는, 평탄화를 위해 형성하는 층간절연층으로서는, 내열성 및 절연성이 높고, 또한, 평탄화율이 높은 것이 요구되므로, 절연막(181)의 형성 방법으로서는, 스핀 코팅법으로 대표되는 도포법을 이용하는 것이 바람직하다.
절연막(181)은, 딥(dip), 스프레이 도포, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터, CVD법, 증착법 등을 채용하여 형성할 수 있다. 액적 토출법에 의해 절연막(181)을 형성하여도 좋다. 액적 토출법을 이용한 경우에는 재료액을 절약할 수 있다. 또한, 액적 토출법과 같이 패턴을 전사 또는 묘사할 수 있는 방법, 예를 들어, 인쇄법(스크린 인쇄나 오프셋 인쇄 등 패턴이 형성되는 방법) 등도 사용할 수 있다.
다음에, 화소 영역(206)의 절연막(181)에 미세한 개구, 즉, 콘택트 홀을 형성한다.
그리고, 평행 평판형 RIE 장치를 사용하여 절연막(181)을 에칭한다. 또한, 에칭 시간은 배선층이나 절연막(168)이 오버에칭되는 정도로 하면 좋다. 이와 같이 오버에칭되는 정도로 하면, 기판 내의 막 두께 편차와 에칭 레이트의 편차를 저감할 수 있다.
또한, 에칭 장치에 ICP 장치를 사용하여도 좋다. 이상의 공정으로, 화소 영역(206)에 소스 전극층 또는 드레인 전극층(171b)에 도달하는 개구를 형성한다.
다음에, 소스 전극층 또는 드레인 전극층과 접하도록 화소 전극층(130)을 형성한다. 화소 전극층(130)은, 인듐 주석 산화물(ITO), 산화인듐에 산화아연(ZnO)을 혼합한 IZO(Indium Zinc Oxide), 산화인듐에 산화규소(SiO2)를 혼합한 도전성 재료, 유기 인듐, 유기 주석, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐 아연 산화물, 산화티탄을 함유하는 인듐 산화물, 산화티탄을 함유하는 인듐 주석 산화물, 또는 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백 금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속 또는 그의 합금 또는 그의 금속 질화물을 사용하여 형성할 수 있다.
도 7은 반도체장치의 평면도 및 단면도를 나타내고 있고, 도 7(A)는 반도체장치의 평면도이고, 도 7(B)는 도 7(A)의 C-D선에 따른 단면도이다. FPC 부착부인 외부 단자 접속 영역(202), 봉지(封止) 영역(203), 주변 구동회로 영역(204), 주변 구동회로 영역(207), 화소 영역(206)이 나타내어져 있다. 외부 단자 접속 영역(202)에는, 외부 단자와 접속하는 단자 전극층(178)이 형성되어 있다.
다음에, 화소 전극층(130) 및 절연막(181)을 덮도록, 인쇄법이나 액적 토출법에 의해, 배향막으로 불리는 절연층(381)을 형성한다. 또한, 절연층(381)은, 스크린 인쇄법이나 오프셋 인쇄법을 이용하면, 선택적으로 형성할 수 있다. 그 후, 러빙 처리를 행한다. 이 러빙 처리는 액정의 모드, 예를 들어, VA 모드일 때에는 처리를 행하지 않을 때가 있다. 배향막으로서 기능하는 절연층(383)도 절연층(381)과 마찬가지이다. 계속하여, 시일(seal)재(192)를 액적 토출법에 의해 화소의 주변 영역에 형성한다.
그 후, 배향막으로서 기능하는 절연층(383), 대향 전극으로서 기능하는 도전층(384), 컬러 필터로서 기능하는 착색층(385), 편광자(391)(편광판이라고도 한다)가 제공된 대향 기판(195)과, TFT 기판인 베이스 기판(100)을 스페이서(387)를 사이에 두고 부착하고, 그 공극에 액정층(382)을 제공한다. 본 실시형태의 액정 표시장치는 투과형이기 때문에, 베이스 기판(100)의 소자를 가지는 면과 반대측에도 편광자(편광판)(393)를 설치한다. 편광자는 접착층에 의해 기판에 설치될 수 있 다. 시일재에는 필러(filler)가 혼입되어 있어도 좋고, 또한, 대향 기판(195)에는, 차폐막(블랙 매트릭스) 등이 형성되어 있어도 좋다. 또한, 컬러 필터 등은, 액정 표시장치를 풀 컬러 표시로 하는 경우, 적색(R), 녹색(G), 청색(B)을 나타내는 재료로부터 형성하면 좋고, 모노 컬러 표시로 하는 경우, 착색층을 없애거나, 또는 적어도 하나의 색을 나타내는 재료로 형성하면 좋다.
또한, 백라이트에 RGB의 발광 다이오드(LED) 등을 배치하고, 시분할에 의해 컬러 표시하는 계시 가법 혼색법(successive additive color mixing method)(필드 시퀀셜법(field sequential method))을 채용할 때는, 컬러 필터를 설치하지 않는 경우가 있다. 블랙 매트릭스는, 트랜지스터나 CMOS 회로의 배선에 의한 외광의 반사를 저감하기 위해, 트랜지스터나 CMOS 회로와 겹치도록 형성하면 좋다. 또한, 블랙 매트릭스는 용량 소자와 겹치도록 형성하여도 좋다. 용량 소자를 구성하는 금속막에 의한 반사를 방지할 수 있기 때문이다.
액정층을 형성하는 방법으로서, 디스펜서식(적하식)이나, 소자를 가지는 베이스 기판(100)과 대향 기판(195)을 부착하고 나서 모세관 현상을 이용하여 액정을 주입하는 주입법을 이용할 수 있다. 적하법은, 주입법을 적용하기 어려운 대형 기판을 취급할 때 적용하면 좋다.
스페이서는 수 ㎛의 입자를 산포하여 제공하는 방법이어도 좋고, 기판 전면에 수지막을 형성한 후 이것을 에칭 가공하여 형성하는 방법이어도 좋다. 이와 같은 스페이서의 재료를 스피너로 도포한 후, 노광과 현상 처리에 의해 소정의 패턴으로 형성한다. 또한, 청정 오븐 등으로 150∼200℃로 가열하여 경화시킨다. 이 와 같이 하여 제조되는 스페이서는 노광과 현상 처리의 조건에 따라 형상을 다르게 할 수 있지만, 바람직하게는, 스페이서의 형상은 기둥 형상으로 정상부가 평탄한 형상이 되도록 하면, 대향측의 기판을 맞추었을 때에 액정 표시장치로서의 기계적인 강도를 확보할 수 있다. 형상은 원추형, 각뿔형 등을 사용할 수 있고 특별한 한정은 없다.
계속하여, 화소 영역에 전기적으로 접속되어 있는 단자 전극층(178)에, 이방성 도전체층(196)을 사이에 두고 접속용 배선 기판인 FPC(194)를 설치한다. FPC(194)는 외부로부터의 신호나 전위를 전달하는 역할을 담당한다. 상기 공정을 거쳐, 표시 기능을 가지는 액정 표시장치를 제조할 수 있다.
편광판과 액정층과의 사이에 위상차판을 가진 상태로 적층하여도 좋다. 또한, 시인(視認)측으로의 외광 반사를 막는 반사 방지막을 최시인(最視認)측에 형성하여도 좋다.
본 발명은, 단결정 반도체층을 접합하는 베이스 기판(100)에 유리 기판을 사용하고, 베이스 기판(100)을 접합 박리 공정의 전에, 접합 박리 공정에서의 가열 처리의 가열 온도보다 높은 온도로 가열하여 두는 것을 특징으로 한다.
또한, 본 발명에서, 접합 박리 공정에서의 가열 처리란, LTSS 층과 유리 기판을 접합하고 LTSS 층을 반도체 기판으로부터 박리하는 공정에서 사용하는 가열 처리를 말한다. 또한, 접합 박리 공정은, 반도체 기판으로부터 LTSS 층을 박리하여, 유리 기판 위에 형성한 후, 유리 기판과 LTSS 층을 강고하게 접합하기 위해 행하는 가열 처리도 포함한다.
반도체 기판으로부터 LTSS 층을 유리 기판으로 박리하는 공정과, 유리 기판과 LTSS 층을 강고하게 접합하는 공정을 별도의 가열 처리로 행하여도 좋고, 1회의 가열 처리로 동시에 행하여도 좋다.
본 발명에서, 단결정 반도체층은, 유리 기판과의 접합 박리 공정에서, 유리 기판의 변형점 근방, 구체적으로는 유리 기판의 변형점±50℃의 범위의 온도로 가열한다. 따라서, 유리 기판은, 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도보다 높은 온도로 가열 처리를 행하여 둔다. 유리 기판의 변형점 근방의 가열 처리는 보다 구체적으로는 580℃ 이상 680℃ 이하에서 행하면 좋다.
유리 기판은 가열함으로써 수축한다. 따라서, 미리 유리 기판을 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도 이상으로 가열함으로써 수축하여 두면, 그 후의 접합 박리 공정에서의 가열 처리에서의 유리 기판의 수축을 억제할 수 있다. 따라서, 열 팽창률이 다른 단결정 반도체층을 접합한 유리 기판에 가열 처리를 행하여도, 유리 기판의 수축을 억제할 수 있기 때문에, 유리 기판과 단결정 반도체층의 막 분리를 방지할 수 있고, 또한, 유리 기판 및 단결정 반도체층의 휨 등의 변형도 방지할 수 있다. 상기 공정에서의 불량을 방지할 수 있기 때문에, 수율 좋게 반도체장치를 제조할 수 있다.
또한, 유리 기판은 가열 종료 후에, 서서히 냉각시키는 것이 바람직하다. 바람직하게는, 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도 이상으로 가열 처리한 후, 2℃/분 이하, 보다 바람직하게는 0.5℃/분 이하, 또한, 0.3℃/분 이하의 속도로, 변형점 이하의 온도까지 서냉시키면 좋다. 강온 속도는 기판의 종 류에 따라 적절히 변동해도 좋지만, 강온 속도를 늦추면, 유리 기판이 크게 줄어드는 것과 동시에 유리 기판 내에서의 국소적인 응력이 완화된다. 크게 줄어들게 하면 줄어들게 할 수록, 후의 가열 공정에서의 유리 기판의 축소는 작아진다. 이 가열 처리는 감압 하에서 행하여도 좋고 대기압 하에서 행하여도 좋고, 분위기도 질소 분위기, 산소 분위기 등에서 행하여도 좋다.
따라서, 본 발명에 의해, 단결정 반도체층(LTSS 층) 및 유리 기판의 형상 변형 및 막 분리 등의 불량을 방지하여, 고신뢰성 및 고성능의 반도체소자 및 집적회로를 수율 좋게 제조할 수 있다.
따라서, 본 발명에 의해, 고성능이고, 또한, 고신뢰성이 부여된 액정 표시소자를 가지는 반도체장치를 생산성 좋게 제조할 수 있다.
[실시형태 3]
본 발명을 적용하여 발광소자를 가지는 반도체장치를 형성할 수 있지만, 이발광소자로부터 방사되는 광은 하면 방사, 상면 방사, 양면 방사 중 어느 하나를 행한다. 본 실시형태에서는, 하면 방사형, 양면 방사형, 상면 방사형의 고성능 및 고신뢰성이 부여된 반도체장치로서 표시 기능을 가지는 반도체장치(표시장치, 발광장치라고도 한다)를 수율 좋게 생산하는 것을 목적으로 한 반도체장치 제조방법의 예를 도 8, 도 9, 도 10을 사용하여 설명한다.
도 8의 반도체장치는 화살표의 방향으로 하면 사출하는 구조이다. 도 8에서, 도 8(A)는 반도체장치의 평면도이고, 도 8(B)은 도 8(A)의 E-F선에 따른 단면도이다. 도 8에서, 반도체장치는 외부 단자 접속 영역(252), 봉지 영역(253), 구 동회로 영역(254), 화소 영역(256)을 가지고 있다.
도 8에 나타내는 반도체장치는, 소자 기판(600), 박막트랜지스터(655), 박막트랜지스터(677), 박막트랜지스터(667), 박막트랜지스터(668), 제1 전극층(685)과 발광층(688)과 제2 전극층(689)을 포함하는 발광소자(690), 충전재(693), 시일재(692), 절연막(601), 게이트 절연층(675), 절연막(607), 절연막(665), 절연층(686), 봉지 기판(695), 배선층(679), 단자 전극층(678), 이방성 도전층(696), FPC(694)에 의해 구성되어 있다. 반도체장치는, 외부 단자 접속 영역(252), 봉지 영역(253), 구동회로 영역(254), 구동회로 영역(257), 구동회로 영역(259), 구동회로 영역(658), 화소 영역(256)을 가지고 있다. 충전재(693)는 액상 조성물의 상태로 적하법에 의해 제공될 수 있다. 적하법에 의해 충전재가 제공된 소자 기판(600)과 봉지 기판(695)을 접착시켜 반도체장치(발광 표시장치)를 봉지한다.
도 8의 반도체장치에서, 제1 전극층(685)은, 발광소자(690)로부터 사출하는 광을 투과할 수 있도록 투광성을 가지는 도전성 재료를 사용하고, 한편, 제2 전극층(689)은 발광소자(690)로부터 사출하는 광을 반사하는 반사성을 가지는 도전성 재료를 사용하여 형성한다.
제2 전극층(689)으로서는, 반사성을 가지면 좋기 때문에, 티탄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 및 그들의 합금으로 된 도전막 등을 사용하면 좋다. 바람직하게는, 가시광 영역에서 반사성이 높은 물질을 사용하는 것이 좋고, 본 실시형태에서는, 알루미늄막을 사용한다.
제1 전극층(685)에, 구체적으로는 투광성을 가지는 도전성 재료로 된 투명 도전막을 사용하면 좋고, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐 아연 산화물, 산화티탄을 함유하는 인듐 산화물, 산화티탄을 함유하는 인듐 주석 산화물 등을 사용할 수 있다. 물론, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 산화규소를 첨가한 인듐 주석 산화물(ITSO) 등도 사용할 수 있다.
도 9의 반도체장치는 화살표의 방향으로 상면 사출하는 구조이다. 도 9에 나타내는 반도체장치는, 소자 기판(1600), 박막트랜지스터(1655), 박막트랜지스터(1665), 박막트랜지스터(1675), 박막트랜지스터(1685), 배선층(1624), 제1 전극층(1617), 발광층(1619), 제2 전극층(1620), 발광소자(1605), 보호막(1621), 충전재(1622), 시일재(1632), 절연막(1601), 게이트 절연층(1610), 절연막(1611), 절연막(1612), 절연층(1614), 봉지 기판(1625), 배선층(1633), 단자 전극층(1681), 이방성 도전층(1682), FPC(1683)에 의해 구성되어 있다.
도 9에서, 반도체장치는, 외부 단자 접속 영역(282), 봉지 영역(283), 구동회로 영역(284), 화소 영역(286)을 가지고 있다. 도 9의 반도체장치는, 제1 전극층(1617) 아래에, 반사성을 가지는 금속층인 배선층(1624)을 가지고 있다. 배선층(1624) 위에 투명 도전막인 제1 전극층(1617)을 형성한다. 배선층(1624)으로서는, 반사성을 가지면 좋으므로, 티탄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 및 그들의 합금으로 된 도전막 등을 사용하면 좋다. 바람직하게는, 가시광 영역에서 반사성이 높은 물질을 사용하는 것이 좋다. 또한, 제1 전극층(1617)에도 도전막을 사용하여도 좋고, 그 경우, 반 사성을 가지는 배선층(1624)은 형성하지 않아도 좋다.
제1 전극층(1617) 및 제2 전극층(1620)에, 구체적으로는 투광성을 가지는 도전성 재료로 된 투명 도전막을 사용하면 좋고, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐 아연 산화물, 산화티탄을 함유하는 인듐 산화물, 산화티탄을 함유하는 인듐 주석 산화물 등을 사용할 수 있다. 물론, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 산화규소를 첨가한 인듐 주석 산화물(ITSO) 등도 사용할 수 있다.
또한, 투광성을 가지지 않는 금속막과 같은 재료이어도 막 두께를 얇게(바람직하게는, 5 nm∼30 nm 정도의 두께)하여 광을 투과 가능한 상태로 해 둠으로써, 제1 전극층(1617) 및 제2 전극층(1620)으로부터 광을 방사하는 것이 가능하게 된다. 또한, 제1 전극층(1617) 및 제2 전극층(1620)에 사용할 수 있는 금속 박막으로서는, 티탄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 및 그들의 합금으로 된 도전막 등을 사용할 수 있다.
도 10에 나타내는 반도체장치는, 소자 기판(1300), 박막트랜지스터(1355), 박막트랜지스터(1365), 박막트랜지스터(1375), 박막트랜지스터(1385), 제1 전극층(1317), 발광층(1319), 제2 전극층(1320), 발광소자(1305), 보호막(1321), 충전재(1322), 시일재(1332), 절연막(1301), 게이트 절연층(1310), 절연막(1311), 절연막(1312), 절연층(1314), 봉지 기판(1325), 배선층(1333), 단자 전극층(1381), 이방성 도전층(1382), FPC(1383)에 의해 구성되어 있다. 반도체장치는, 외부 단자 접속 영역(272), 봉지 영역(273), 구동회로 영역(274), 화소 영역(276)을 가지고 있다.
도 10의 반도체장치는 양면 방사형이고, 화살표의 방향으로 소자 기판(1300)측으로부터도, 봉지 기판(1325)측으로부터도 광을 방사하는 구조이다. 따라서, 제1 전극층(1317) 및 제2 전극층(1320)으로서 투광성 전극층을 사용한다.
본 실시형태에서는, 투광성 전극층인 제1 전극층(1317) 및 제2 전극층(1320)에, 구체적으로는 투광성을 가지는 도전성 재료로 된 투명 도전막을 사용하면 좋고, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐 아연 산화물, 산화티탄을 함유하는 인듐 산화물, 산화티탄을 함유하는 인듐 주석 산화물 등을 사용할 수 있다. 물론, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 산화규소를 첨가한 인듐 주석 산화물(ITSO) 등도 사용할 수 있다.
또한, 투광성을 가지지 않는 금속막과 같은 재료이어도 막 두께를 얇게(바람직하게는, 5 nm∼30 nm 정도의 두께)하여 광을 투과 가능한 상태로 해 둠으로써, 제1 전극층(1317) 및 제2 전극층(1320)으로부터 광을 방사하는 것이 가능하게 된다. 또한, 제1 전극층(1317) 및 제2 전극층(1320)에 사용할 수 있는 금속 박막으로서는, 티탄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 및 그들의 합금으로 된 도전막 등을 사용할 수 있다.
이상과 같이, 도 10의 반도체장치는 발광소자(1305)로부터 방사되는 광이 제1 전극층(1317) 및 제2 전극층(1320) 모두를 통과하여, 양면으로부터 광을 방사하는 구성이 된다.
발광소자를 사용하여 형성하는 반도체장치의 화소는 단순 매트릭스 방식 또 는 액티브 매트릭스 방식으로 구동할 수 있다. 또한, 디지털 구동과 아날로그 구동 중의 어느 것이라도 적용 가능하다.
봉지 기판에 컬러 필터(착색층)를 형성하여도 좋다. 컬러 필터(착색층)는, 증착법이나 액적 토출법에 의해 형성할 수 있고, 컬러 필터(착색층)를 사용하면, 고정세한 표시를 행할 수 있다. 컬러 필터(착색층)에 의해, 각 RGB의 발광 스펙트럼에서 넓은 피크가 날카로운 피크로 되도록 보정할 수 있기 때문이다.
단색 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합시킴으로써 풀 컬러 표시를 행할 수 있다. 컬러 필터(착색층)나 색 변환층은, 예를 들어, 봉지 기판에 형성하고, 소자 기판에 접착시키면 좋다.
물론, 단색 발광의 표시를 행하여도 좋다. 예를 들어, 단색 발광을 사용하여 에리어 컬러 타입의 반도체장치를 형성하여도 좋다. 에리어 컬러 타입은 패시브 매트릭스형의 표시부가 적합하고, 주로 문자나 기호를 표시할 수 있다.
단결정 반도체층을 사용함으로써, 화소 영역과 구동회로 영역을 동일 기판 위에 일체로 형성할 수 있다. 그 경우, 화소 영역의 트랜지스터와, 구동회로 영역의 트랜지스터는 동시에 형성된다.
도 8 내지 도 10에 나타내는 본 실시형태의 반도체장치에 형성되는 트랜지스터는 실시형태 2에서 나타낸 트랜지스터와 마찬가지로 제조될 수 있다.
도 8 내지 도 10에서도 단결정 반도체층인 LTSS 층이 접합되는 소자 기판(600, 1300, 1600)으로서 유리 기판을 사용한다. 단결정 반도체층을 접합하는 소자 기판(600, 1300, 1600)에 유리 기판을 사용하고, 소자 기판(600, 1300, 1600) 을 접합 박리 공정 전에 접합 박리 공정에서의 가열 처리의 가열 온도보다 높은 온도로 가열하여 두는 것을 특징으로 한다.
또한, 본 발명에서, 접합 박리 공정에서의 가열 처리란, LTSS 층과 유리 기판을 접합하고 LTSS 층을 반도체 기판으로부터 박리하는 공정에서 사용하는 가열 처리를 말한다. 또한, 접합 박리 공정은, 반도체 기판으로부터 LTSS 층을 박리하여, 유리 기판 위에 형성한 후, 유리 기판과 LTSS 층을 강고하게 접합하기 위해 행하는 가열 처리도 포함한다.
반도체 기판으로부터 LTSS 층을 유리 기판으로 박리하는 공정과, 유리 기판과 LTSS 층을 강고하게 접합하는 공정을 별도의 가열 처리에 의해 행하여도 좋고, 1회의 가열 처리에 의해 동시에 행하여도 좋다.
본 발명에서, 단결정 반도체층은, 유리 기판과의 접합 박리 공정에서, 유리 기판의 변형점 근방, 구체적으로는 유리 기판의 변형점±50℃의 범위의 온도로 가열된다. 따라서, 유리 기판은 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도보다 높은 온도로 가열 처리를 행하여 둔다. 유리 기판의 변형점 근방의 가열 처리는, 보다 구체적으로는 580℃ 이상 680℃ 이하에서 행하면 좋다.
유리 기판은 가열함으로써 수축한다. 따라서, 미리 유리 기판을 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도 이상으로 가열하여 수축시켜 두면, 그 후의 접합 박리 공정에서의 가열 처리에서의 유리 기판의 수축을 억제할 수 있다. 따라서, 열 팽창률이 다른 단결정 반도체층을 접합한 유리 기판에 가열 처리를 행하여도, 유리 기판의 수축을 억제할 수 있기 때문에, 유리 기판과 단결정 반 도체층의 막 분리를 방지할 수 있고, 또한, 유리 기판 및 단결정 반도체층의 휨 등의 변형도 방지할 수 있다. 상기 공정에서의 불량을 방지할 수 있기 때문에 수율 좋게 반도체장치를 제조할 수 있다.
또한, 유리 기판은 가열 종료 후에 서서히 냉각시키는 것이 바람직하다. 바람직하게는, 변형점 근방, 구체적으로는 변형점±50℃의 범위의 온도 이상으로 가열 처리한 후, 2℃/분 이하, 보다 바람직하게는 0.5℃/분 이하, 또한, 0.3℃/분 이하의 속도로, 변형점 이하의 온도까지 서냉시키면 좋다. 강온 속도는 기판의 종류에 따라 적절히 변동하여도 좋지만, 강온 속도를 늦게 하면, 유리 기판이 크게 줄어드는 것과 동시에 유리 기판 내에서의 국소적인 응력이 완화된다. 크게 줄어들게 하면 줄어들게 할수록, 후의 가열 공정에서의 유리 기판의 축소는 작아진다. 이 가열 처리는 감압 하에서 행하여도 좋고, 대기압 하에서 행하여도 좋고, 분위기도 질소 분위기, 산소 분위기 등에서 행하여도 좋다.
따라서, 본 발명에 의해, 단결정 반도체층(LTSS 층) 및 유리 기판의 형상 변형 및 막 분리 등의 불량을 방지하여, 고신뢰성 및 고성능의 반도체소자 및 집적회로를 수율 좋게 제조할 수 있다.
따라서, 본 발명에 의해, 고성능이고 고신뢰성이 부여된 반도체장치를 생산성 좋게 제조할 수 있다.
본 실시형태는 상기 실시형태 1과 적절히 조합할 수 있다.
[실시형태 4]
본 실시형태에서는, 고성능 및 고신뢰성이 부여된 반도체장치로서 표시 기능 을 가지는 반도체장치(표시장치, 발광장치라고도 한다)의 예에 대하여 설명한다. 상세하게는, 표시소자에 발광소자를 사용하는 발광 표시장치에 대하여 설명한다.
본 실시형태에서는, 본 발명의 표시장치의 표시소자로서 적용할 수 있는 발광소자의 구성을 도 13을 사용하여 설명한다.
도 13은 발광소자의 소자 구조로서, 제1 전극층(870)과 제2 전극층(850)과의 사이에, EL 층(860)이 끼어져 있는 발광소자이다. EL 층(860)은, 도시한 바와 같이, 제1 층(804), 제2 층(803), 제3 층(802)으로 구성되어 있다. 도 13에서 제2 층(803)은 발광층이고, 제1 층(804) 및 제3 층(802)은 기능층이다.
제1 층(804)은 제2 층(803)에 정공(홀)을 수송하는 기능을 담당하는 층이다. 도 13에서는 제1 층(804)에 포함되는 정공 주입층은 정공 주입성이 높은 물질을 포함하는 층이다. 몰리브덴 산화물이나 바나듐 산화물, 루테늄 산화물, 텅스텐 산화물, 망간 산화물 등을 사용할 수 있다. 이 외에, 프탈로시아닌(약칭: H2Pc)이나 구리 프탈로시아닌(CuPC) 등의 프탈로시아닌계의 화합물, 4,4'-비스[N-(4-디페닐아미노페닐)-N-페닐아미노]비페닐(약칭: DPAB), 4,4'-비스(N-{4-[N-(3-메틸페닐)-N-페닐아미노]페닐}-N-페닐아미노)비페닐(약칭: DNTPD) 등의 방향족 아민 화합물, 또는 폴리(에틸렌디옥시티오펜)/폴리(스티렌술폰산)(약칭: PEDOT/PSS) 등의 고분자 화합물 등에 의해도 제1 층(804)을 형성할 수 있다.
또한, 정공 주입층으로서, 유기 화합물과 무기 화합물을 복합하여 이루어지는 복합 재료를 사용할 수 있다. 특히, 유기 화합물과, 유기 화합물에 대하여 전 자 수용성을 나타내는 무기 화합물과를 포함하는 복합 재료는, 유기 화합물과 무기 화합물과의 사이에서 전자의 수수(授受)가 행해지고, 캐리어 밀도가 증대하기 때문에, 정공 주입성 및 정공 수송성이 뛰어나다.
또한, 정공 주입층으로서 유기 화합물과 무기 화합물을 복합하여 이루어지는 복합 재료를 사용한 경우, 전극층과 오믹 콘택트(ohmic contact)를 하는 것이 가능하게 되기 때문에, 일 함수에 상관없이 전극층을 형성하는 재료를 선택할 수 있다.
복합 재료에 사용하는 무기 화합물로서는, 천이 금속의 산화물인 것이 바람직하다. 또한, 원소 주기율표의 4족 내지 8족에 속하는 금속의 산화물을 들 수 있다. 구체적으로는, 산화 바나듐, 산화 니오브, 산화 탄탈, 산화 크롬, 산화 몰리브덴, 산화 텅스텐, 산화 망간, 산화 레늄은 전자 수용성이 높기 때문에 바람직하다. 그 중에서도 특히, 산화 몰리브덴은 대기 중에서 안정하고, 흡습성이 낮고, 취급하기 쉽기 때문에 바람직하다.
복합 재료에 사용하는 유기 화합물로서는, 방향족 아민 화합물, 카르바졸 유도체, 방향족 탄화수소, 고분자 화합물(올리고머, 덴드리머, 폴리머 등) 등, 다양한 화합물을 사용할 수 있다. 또한, 복합 재료에 사용하는 유기 화합물로서는, 정공 수송성이 높은 유기 화합물인 것이 바람직하다. 구체적으로는, 10-6 cm2/Vs 이상의 정공 이동도를 가지는 물질인 것이 바람직하다. 그러나, 전자 수송성보다 정공 수송성이 높은 물질이라면, 이것들 이외의 것을 사용하여도 좋다. 이하에서는, 복합 재료에 사용할 수 있는 유기 화합물을 구체적으로 열거한다.
예를 들어, 방향족 아민 화합물로서는, N,N'-디(p-톨릴)-N,N'-디페닐-p-페닐렌디아민(약칭: DTDPPA), 4,4'-비스[N-(4-디페닐아미노페닐)-N-페닐아미노]비페닐(약칭: DPAB), 4,4'-비스(N-{4-[N-(3-메틸페닐)-N-페닐아미노]페닐}-N-페닐아미노)비페닐(약칭: DNTPD), 1,3,5-트리스[N-(4-디페닐아미노페닐)-N-페닐아미노]벤젠(약칭: DPA3B) 등을 들 수 있다.
복합 재료에 사용할 수 있는 카르바졸 유도체로서는, 구체적으로는, 3-[N-(9-페닐카르바졸-3-일)-N-페닐아미노]-9-페닐카르바졸(약칭: PCzPCA1), 3,6-비스[N-(9-페닐카르바졸-3-일)-N-페닐아미노]-9-페닐카르바졸(약칭: PCzPCA2), 3-[N-(1-나프틸)-N-(9-페닐카르바졸-3-일)아미노]-9-페닐카르바졸(약칭: PCzPCN1) 등을 들 수 있다.
또한, 4,4'-디(N-카르바졸일)비페닐(약칭: CBP), 1,3,5-트리스[4-(N-카르바졸일)페닐]벤젠(약칭: TCPB), 9-[4-(N-카르바졸일)]페닐-10-페닐안트라센(약칭: CzPA), 1,4-비스[4-(N-카르바졸일)페닐]-2,3,5,6-테트라페닐벤젠 등을 사용할 수 있다.
또한, 복합 재료에 사용할 수 있는 방향족 탄화수소로서는, 예를 들어, 2-tert-부틸-9,10-디(2-나프틸)안트라센(약칭: t-BuDNA), 2-tert-부틸-9,10-디(1-나프틸)안트라센, 9,10-비스(3,5-디페닐페닐)안트라센(약칭: DPPA), 2-tert-부틸-9,10-비스(4-페닐페닐)안트라센(약칭: t-BuDBA), 9,10-디(2-나프틸)안트라센(약칭: DNA), 9,10-디페닐안트라센(약칭: DPAnth), 2-tert-부틸안트라센(약칭: t-BuAnth), 9,10-비스(4-메틸-1-나프틸)안트라센(약칭: DMNA), 2-tert-부틸-9,10-비스[2-(1-나 프틸)페닐]안트라센, 9,10-비스[2-(1-나프틸)페닐]안트라센, 2,3,6,7-테트라메틸-9,10-디(1-나프틸)안트라센, 2,3,6,7-테트라메틸-9,10-디(2-나프틸)안트라센, 9,9'-비안트릴, 10,10'-디페닐-9,9'-비안트릴, 10,10'-비스(2-페닐페닐)-9,9'-비안트릴, 10,10'-비스[(2,3,4,5,6-펜타페닐)페닐]-9,9'-비안트릴, 안트라센, 테트라센, 루브렌, 페릴렌, 2,5,8,11-테트라(tert-부틸)페릴렌 등을 들 수 있다. 또한, 이 외에, 펜타센, 코로넨 등도 사용할 수 있다. 이와 같이, 1×10-6 cm2/Vs 이상의 정공 이동도를 가지고, 탄소수 14∼42인 방향족 탄화수소를 사용하는 것이 보다 바람직하다.
또한, 복합 재료에 사용할 수 있는 방향족 탄화수소는, 비닐 골격을 가지고 있어도 좋다. 비닐기를 가지고 있는 방향족 탄화수소로서는, 예를 들어, 4,4'-비스(2,2-디페닐비닐)비페닐(약칭: DPVBi), 9,10-비스[4-(2,2-디페닐비닐)페닐]안트라센(약칭: DPVPA) 등을 들 수 있다.
또한, 폴리(N-비닐카르바졸)(약칭: PVK)나 폴리(4-비닐트리페닐아민)(약칭: PVTPA) 등의 고분자 화합물을 사용할 수도 있다.
도 13에서는 제1 층(804)에 포함되는 정공 수송층을 형성하는 물질로서는, 정공 수송성이 높은 물질, 구체적으로는, 방향족 아민(즉, 벤젠 고리-질소의 결합을 가지는 것)의 화합물인 것이 바람직하다. 널리 사용되고 있는 재료로서, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐, 그의 유도체인 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(이하, NPB라 함), 4,4',4''-트리스(N,N-디페닐-아미노) 트리페닐아민, 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민 등의 스타버스트형 방향족 아민 화합물을 들 수 있다. 여기에 설명한 물질은, 주로 10-6 cm2/Vs 이상의 정공 이동도를 가지는 물질이다. 그러나, 전자 수송성보다 정공 수송성이 높은 물질이라면, 이것들 이외의 것을 사용하여도 좋다. 또한, 정공 수송층은 단층의 것뿐만 아니라, 상기 물질의 혼합층 또는 2층 이상 적층한 것이어도 좋다.
제3 층(802)은 제2 층(803)에 전자를 수송, 주입하는 기능을 담당하는 층이다. 도 13에서는 제3 층(802)에 포함되는 전자 수송층에 대하여 설명한다. 전자 수송층은 전자 수송성이 높은 물질을 사용할 수 있다. 예를 들어, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭: Almq3), 비스(10-하이드록시벤조[h]퀴놀리나토)베릴륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리놀라토)(4-페닐페놀라토)알루미늄(약칭: BAlq) 등, 퀴놀린 골격 또는 벤조퀴놀린 골격을 가지는 금속 착체 등으로 된 층이다. 또한, 이 외에, 비스[2-(2-하이드록시페닐)벤조옥사졸라토]아연(약칭: Zn(BOX)2), 비스[2-(2-하이드록시페닐)벤조티아졸라토]아연(약칭: Zn(BTZ)2) 등의 옥사졸계 또는 티아졸계 배위자를 가지는 금속 착체 등도 사용할 수 있다. 또한, 상기 금속 착체 이외에도, 2-(4-비페닐릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭: PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭: OXD-7), 3-(4-비페닐릴)-4-페닐-5-(4- tert-부틸페닐)-1,2,4-트리아졸(약칭: TAZ), 바소페난트롤린(약칭: BPhen), 바소큐프로인(약칭: BCP) 등도 사용할 수 있다. 여기에 설명한 물질은, 주로 10-6 cm2/Vs 이상의 전자 이동도를 가지는 물질이다. 또한, 정공 수송성보다 전자 수송성이 높은 물질이라면, 상기 이외의 물질을 전자 수송층으로서 사용하여도 상관없다. 또한, 전자 수송층은 단층의 것뿐만 아니라, 상기 물질로 된 층이 2층 이상 적층한 것으로 하여도 좋다.
도 13에서는 제3 층(802)에 포함되는 전자 주입층에 대하여 설명한다. 전자 주입층은 전자 주입성이 높은 물질을 사용할 수 있다. 전자 주입층으로서는, 불화리튬(LiF), 불화세슘(CsF), 불화칼슘(CaF2) 등과 같은 알칼리 금속 또는 알칼리토류 금속 또는 그들의 화합물을 사용할 수 있다. 예를 들어, 전자 수송성을 가지는 물질로 된 층 중에 알칼리 금속 또는 알칼리토류 금속 또는 그들의 화합물을 함유시킨 것, 예를 들어, Alq 중에 마그네슘(Mg)을 함유시킨 것 등을 사용할 수 있다. 또한, 전자 주입층으로서, 전자 수송성을 가지는 물질로 된 층 중에 알칼리 금속 또는 알칼리토류 금속을 함유시킨 것을 사용함으로써, 전극층으로부터의 전자 주입이 효율 좋게 행해지기 때문에 보다 바람직하다.
다음에, 발광층인 제2 층(803)에 대하여 설명한다. 발광층은 발광 기능을 담당하는 층으로, 발광성의 유기 화합물을 포함한다. 또한, 무기 화합물을 포함하는 구성이어도 좋다. 발광층은, 다양한 발광성의 유기 화합물과 무기 화합물을 사용하여 형성할 수 있다. 그러나, 발광층의 막 두께는 10 nm∼100 nm 정도가 바람 직하다.
발광층에 사용되는 유기 화합물로서는, 발광성의 유기 화합물이면 특별히 한정되는 것은 아니고, 예를 들어, 9,10-디(2-나프틸)안트라센(약칭: DNA), 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭: t-BuDNA), 4,4'-비스(2,2-디페닐비닐)비페닐(약칭: DPVBi), 쿠마린 30, 쿠마린 6, 쿠마린 545, 쿠마린 545T, 페릴렌, 루브렌, 페리플란텐, 2,5,8,11-테트라(tert-부틸)페릴렌(약칭: TBP), 9,10-디페닐안트라센(약칭: DPA), 5,12-디페닐테트라센, 4-(디시아노메틸렌)-2-메틸-[p-(디메틸아미노)스티릴]-4H-피란(약칭: DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(줄롤리딘-9-일)에테닐]-4H-피란(약칭: DCM2), 4-(디시아노메틸렌)-2,6-비스[p-(디메틸아미노)스티릴]-4H-피란(약칭: BisDCM) 등을 들 수 있다. 또한, 비스[2-(4',6'-디플루오로페닐)피리디나토-N,C2']이리듐(피콜리네이트)(약칭: FIrpic), 비스{2-[3',5'-비스(트리플루오로메틸)페닐]피리디나토-N,C2'}이리듐(피콜리네이트)(약칭: Ir(CF3ppy)2(pic)), 트리스(2-페닐피리디나토-N,C2')이리듐(약칭: Ir(ppy)3), 비스(2-페닐피리디나토-N,C2')이리듐(아세틸아세토네이트)(약칭: Ir(ppy)2(acac)), 비스[2-(2'-티에닐)피리디나토-N,C3']이리듐(아세틸아세토네이트)(약칭: Ir(thp)2(acac)), 비스(2-페닐퀴놀리나토-N,C2')이리듐(아세틸아세토네이트)(약칭: Ir(pq)2(acac)), 비스[2-(2'-벤조티에닐)피리디나토-N,C3']이리듐(아세틸아세토네이트)(약칭: Ir(btp)2(acac)) 등의, 인광을 방출할 수 있는 화합물을 사용할 수도 있다.
발광층을 일중항 여기 발광재료 외에, 금속 착체 등을 포함하는 삼중항 여기 발광재료를 사용하여도 좋다. 예를 들어, 적색 발광성의 화소, 녹색 발광성의 화소 및 청색 발광성의 화소 중, 휘도 반감 시간이 비교적 짧은 적색 발광성의 화소를 삼중항 여기 발광재료로 형성하고, 다른 것을 일중항 여기 발광재료로 형성한다. 삼중항 여기 발광재료는 발광 효율이 좋기 때문에, 동일 휘도를 얻는데 드는 소비전력이 적어도 된다고 하는 특징이 있다. 즉, 적색 화소에 적용한 경우, 발광소자에 흐르는 전류량이 적어도 되므로, 신뢰성을 향상시킬 수 있다. 저소비전력화로서, 적색 발광성의 화소와 녹색 발광성의 화소를 삼중항 여기 발광재료로 형성하고, 청색 발광성의 화소를 일중항 여기 발광재료로 형성하여도 좋다. 사람의 시감도가 높은 녹색의 발광소자도 삼중항 여기 발광재료로 형성함으로써, 저소비전력화를 더욱 도모할 수 있다.
또한, 발광층에서는, 상술한 발광을 나타내는 유기 화합물뿐만 아니라, 다른 유기 화합물이 더 첨가되어 있어도 좋다. 첨가할 수 있는 유기 화합물로서는, 예를 들어, TDATA, MTDATA, m-MTDAB, TPD, NPB, DNTPD, TCTA, Alq3, Almq3, BeBq2, BAlq, Zn(BOX)2, Zn(BTZ)2, BPhen, BCP, PBD, OXD-7, TPBI, TAZ, p-EtTAZ, DNA, t- BuDNA, DPVBi 등 외에, 4,4'-비스(N-카르바졸일)비페닐(약칭: CBP), 1,3,5-트리스[4-(N-카르바졸일)페닐]벤젠(약칭: TCPB) 등을 사용할 수 있지만, 이것들에 한정되는 것은 아니다. 또한, 이와 같이 유기 화합물 이외에 첨가하는 유기 화합물은, 유기 화합물을 효율 좋게 발광시키기 위해, 유기 화합물의 여기 에너지보다 큰 여기 에너지를 가지고, 또한, 유기 화합물보다 많이 첨가되어 있는 것이 바람직하다(그것에 의해, 유기 화합물의 농도 소광(消光)을 방지할 수 있다). 또는, 또 다른 기능으로서, 유기 화합물과 함께 발광을 나타내어도 좋다(그것에 의해, 백색 발광 등도 가능하게 된다).
발광층은, 발광 파장대가 다른 발광층을 화소마다 형성하여, 컬러 표시를 행하는 구성으로 하여도 좋다. 전형적으로는, R(적), G(녹), B(청)의 각 색에 대응한 발광층을 형성한다. 이 경우에도, 화소의 광 방사측에 그 발광 파장대의 광을 투과하는 필터를 제공한 구성으로 함으로써, 색 순도의 향상이나, 화소 영역의 경면화(비침)의 방지를 도모할 수 있다. 필터를 설치함으로써, 종래 필요하다고 되어 있던 원 편광판 등을 생략하는 것이 가능하게 되어, 발광층으로부터 방사되는 광의 손실을 없앨 수 있다. 또한, 비스듬한 쪽으로부터 화소 영역(표시 화면)을 본 경우에 일어나는 색조의 변화를 저감할 수 있다.
발광층에서 사용할 수 있는 재료는 저분자계 유기 발광재료이어도 좋고 고분자계 유기 발광재료이어도 좋다. 고분자계 유기 발광재료는 저분자계에 비하여 물리적 강도가 높고, 소자의 내구성이 높다. 또한, 도포에 의해 성막하는 것이 가능하므로, 소자의 제조가 비교적 용이하다.
발광색은, 발광층을 형성하는 재료로 정해지기 때문에, 이들을 선택함으로써 소망의 발광을 나타내는 발광소자를 형성할 수 있다. 발광층의 형성에 사용할 수 있는 고분자계의 전계발광 재료로는, 폴리파라페닐렌비닐렌계 재료, 폴리파라페닐렌계 재료, 폴리티오펜계 재료, 폴리플루오렌계 재료를 들 수 있다.
폴리파라페닐렌비닐렌계 재료로서는, 폴리(파라페닐렌비닐렌)[PPV]의 유도체인 폴리(2,5-디알콕시-1,4-페닐렌비닐렌)[RO-PPV], 폴리(2-(2'-에틸-헥속시)-5-메톡시-1,4-페닐렌비닐렌)[MEH-PPV], 폴리(2-(디알콕시페닐)-1,4-페닐렌비닐렌)[ROPh-PPV] 등을 들 수 있다. 폴리파라페닐렌계 재료로서는, 폴리파라페닐렌[PPP]의 유도체인 폴리(2,5-디알콕시-1,4-페닐렌)[RO-PPP], 폴리(2,5-디헥속시-1,4-페닐렌) 등을 들 수 있다. 폴리티오펜계 재료로서는, 폴리티오펜[PT]의 유도체인 폴리(3-알킬티오펜)[PAT], 폴리(3-헥실티오펜)[PHT], 폴리(3-시클로헥실티오펜)[PCHT], 폴리(3-시클로헥실-4-메틸티오펜)[PCHMT], 폴리(3,4-디시클로헥실티오펜)[PDCHT], 폴리[3-(4-옥틸페닐)-티오펜][POPT], 폴리[3-(4-옥틸페닐)-2,2-비티오펜][PTOPT] 등을 들 수 있다. 폴리플루오렌계 재료로서는, 폴리플루오렌[PF]의 유도체인 폴리(9,9-디알킬플루오렌)[PDAF], 폴리(9,9-디옥틸플루오렌)[PDOF] 등을 들 수 있다.
발광층에 사용되는 무기 화합물로서는, 유기 화합물의 발광을 소광하기 어려운 무기 화합물이면 무엇이어도 좋고, 다양한 금속 산화물이나 금속 질화물을 사용할 수 있다. 특히, 주기율표의 13족 또는 14족의 금속의 산화물은 유기 화합물의 발광을 소광하기 어렵기 때문에 바람직하고, 구체적으로는 산화 알루미늄, 산화 갈 륨, 산화규소, 산화 게르마늄이 바람직하다. 그러나, 이들에 한정되는 것은 아니다.
또한, 발광층은, 상술한 유기 화합물과 무기 화합물의 조합을 적용한 층을 다수 적층하여 형성하고 있어도 좋다. 또한, 다른 유기 화합물 또는 다른 무기 화합물을 더 포함하고 있어도 좋다. 발광층의 층 구조는 변화할 수 있는 것이고, 특정의 전자 주입 영역이나 발광 영역을 구비하지 않은 대신에, 전자 주입용의 전극층을 구비하거나, 발광성의 재료를 분산시켜 구비하거나 하는 변형은 본 발명의 취지를 벗어나지 않는 범위에서 허용될 수 있는 것이다.
상기와 같은 재료로 형성한 발광소자는 순방향으로 바이어스함으로써 발광한다. 발광소자를 사용하여 형성하는 반도체장치의 화소는 단순 매트릭스 방식 또는 액티브 매트릭스 방식으로 구동할 수 있다. 어쨌든, 개개의 화소는 어느 특정의 타이밍에서 순방향 바이어스를 인가하여 발광시키게 되지만, 어느 일정 기간은 비발광 상태로 되어 있다. 이 비발광 시간에 역방향의 바이어스를 인가함으로써 발광소자의 신뢰성을 향상시킬 수 있다. 발광소자에서는, 일정 구동 조건 하에서 발광 강도가 저하하는 열화나, 화소 내에서 비발광 영역이 확대되어 외관상 휘도가 저하하는 열화 모드가 있지만, 순방향 및 역방향으로 바이어스를 인가하는 교류적인 구동을 행함으로써, 열화의 진행을 늦출 수 있고, 발광소자를 가지는 반도체장치의 신뢰성을 향상시킬 수 있다. 또한, 디지털 구동과 아날로그 구동의 어느 것이라도 적용 가능하다.
따라서, 봉지 기판에 컬러 필터(착색층)를 형성하여도 좋다. 컬러 필터(착 색층)는 증착법이나 액적 토출법에 의해 형성할 수 있고, 컬러 필터(착색층)를 사용하면, 고정세한 표시를 행할 수도 있다. 컬러 필터(착색층)에 의해, 각 RGB의 발광 스펙트럼에서 넓은 피크가 날카로운 피크로 되도록 보정할 수 있기 때문이다.
단색 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합함으로써 풀 컬러 표시를 행할 수 있다. 컬러 필터(착색층)나 색 변환층은, 예를 들어, 봉지 기판에 형성하고, 소자 기판에 접착시킬 수 있으면 좋다.
물론, 단색 발광의 표시를 행하여도 좋다. 예를 들어, 단색 발광을 사용하여 에리어 컬러 타입의 반도체장치를 형성하여도 좋다. 에리어 컬러 타입은 패시브 매트릭스형의 표시부가 적합하고, 주로 문자나 기호를 표시할 수 있다.
제1 전극층(870) 및 제2 전극층(850)은 일 함수를 고려하여 재료를 선택할 필요가 있고, 제1 전극층(870) 및 제2 전극층(850)은 화소 구성에 따라 어느 것이나 양극(전위가 높은 전극층) 또는 음극(전위가 낮은 전극층)이 될 수 있다. 구동용 박막트랜지스터의 극성이 p채널형인 경우, 도 13(A)와 같이 제1 전극층(870)을 양극, 제2 전극층(850)을 음극으로 하면 좋다. 또한, 구동용 박막트랜지스터의 극성이 n채널형인 경우, 도 13(B)와 같이, 제1 전극층(870)을 음극, 제2 전극층(850)을 양극으로 하면 바람직하다. 제1 전극층(870) 및 제2 전극층(850)에 사용할 수 있는 재료에 대하여 설명한다. 제1 전극층(870), 제2 전극층(850)이 양극으로서 기능하는 경우는 일 함수가 큰 재료(구체적으로는 4.5 eV 이상의 재료)가 바람직하고, 제1 전극층, 제2 전극층(850)이 음극으로서 기능하는 경우는 일 함수가 작은 재료(구체적으로는 3.5 eV 이하의 재료)가 바람직하다. 그러나, 제1 층(804)의 정 공 주입, 정공 수송 특성이나, 제3 층(802)의 전자 주입성, 전자 수송 특성이 우수하기 때문에, 제1 전극층(870)과 제2 전극층(850) 모두 거의 일 함수의 제한을 받지 않고, 다양한 재료를 사용할 수 있다.
도 13(A) 및 도 13(B)의 발광소자는 제1 전극층(870)으로부터 광을 취출하는 구조이기 때문에, 제2 전극층(850)은 반드시 광투광성을 가질 필요는 없다. 제2 전극층(850)으로서는, Ti, Ni, W, Cr, Pt, Zn, Sn, In, Ta, Al, Cu, Au, Ag, Mg, Ca, Li, Mo으로부터 선택된 원소, 또는 질화티탄, TiSiXNY, WSiX, 질화텅스텐, WSiXNY, NbN 등의, 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 주성분으로 하는 막 또는 그들의 적층막을 총 막 두께 100 nm∼800 nm의 범위로 사용하면 좋다.
또한, 제2 전극층(850)에 제1 전극층(870)에서 사용하는 재료와 같은 투광성을 가지는 도전성 재료를 사용하면, 제2 전극층(850)으로부터도 광을 취출하는 구조가 되어, 발광소자로부터 방사되는 광은 제1 전극층(870)과 제2 전극층(850) 모두로부터 방사되는 양면 방사 구조로 할 수 있다.
또한, 제1 전극층(870)이나 제2 전극층(850)의 종류를 바꿈으로써, 본 발명의 발광소자는 다양한 변형을 가진다.
도 13(B)는, EL 층(860)이 제1 전극층(870)측으로부터 제3 층(802), 제2 층(803), 제1 층(804)의 순으로 구성되어 있는 케이스이다.
도 13(C)는, 도 13(A)에서, 제1 전극층(870)에 반사성을 가지는 전극층을 사 용하고, 제2 전극층(850)에 투광성을 가지는 전극층을 사용하고 있고, 발광소자로부터 방사된 광은 제1 전극층(870)에서 반사되고, 제2 전극층(850)을 투과하여 방사된다. 마찬가지로, 도 13(D)는, 도 13(B)에서 제1 전극층(870)에 반사성을 가지는 전극층을 사용하고, 제2 전극층(850)에 투광성을 가지는 전극층을 사용하고 있고, 발광소자로부터 방사된 광은 제1 전극층(870)에서 반사되고, 제2 전극층(850)을 투과하여 방사된다.
또한, EL 층(860)에서 유기 화합물과 무기 화합물을 혼합시켜 EL 층(860)을 형성하는 경우, 그의 형성 방법으로서는 다양한 방법을 이용할 수 있다. 예를 들어, 유기 화합물과 무기 화합물 모두를 저항 가열에 의해 증발시켜 공증착하는 방법을 들 수 있다. 그 외에, 유기 화합물을 저항 가열에 의해 증발시키는 한편, 무기 화합물을 전자 빔(EB)에 의해 증발시켜 공증착하여도 좋다. 또한, 유기 화합물을 저항 가열에 의해 증발시킴과 동시에, 무기 화합물을 스퍼터링하여, 양쪽 모두를 동시에 퇴적하는 방법도 들 수 있다. 그 외에, 습식법에 의해 성막하여도 좋다.
제1 전극층(870) 및 제2 전극층(850)의 제조방법으로서는, 저항 가열에 의한 증착법, EB 증착법, 스퍼터링법, CVD법, 스핀 코팅법, 인쇄법, 디스펜서법 또는 액적 토출법 등을 이용할 수 있다.
본 실시형태는 실시형태 1 및 실시형태 3과 적절히 조합할 수 있다.
이와 같이, 본 발명을 사용하면, 고성능이고 신뢰성이 높은 발광소자를 가지는 반도체장치를 생산성 좋게 제조할 수 있다.
[실시형태 5]
본 실시형태에서는, 고성능 및 고신뢰성이 부여된 반도체장치로서 표시 기능을 가지는 반도체장치의 다른 예를 설명한다. 본 실시형태에서는, 본 발명의 반도체장치에서의 발광소자에 적용할 수 있는 다른 구성을 도 11 및 도 12를 사용하여 설명한다.
일렉트로루미네슨스를 이용하는 발광소자는, 발광재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
무기 EL 소자는 그의 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 전자는 발광재료의 입자를 바인더 중에 분산시킨 전계발광층을 가지고, 후자는 발광재료의 박막으로 이루어지는 전계발광층을 가지고 있는 점에 차이는 있지만, 높은 전계로 가속된 전자를 필요로 하는 점에서는 공통이다. 또한, 얻어지는 발광의 메커니즘으로서는, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광과, 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형(局在型) 발광이 있다. 일반적으로, 분산형 무기 EL 소자에서는 도너-억셉터 재결합형 발광, 박막형 무기 EL 소자에서는 국재형 발광인 경우가 많다.
본 발명에서 사용할 수 있는 발광재료는 모체(母體) 재료와 발광 중심이 되는 불순물 원소로 구성된다. 함유시키는 불순물 원소를 변화시킴으로써, 다양한 색의 발광을 얻을 수 있다. 발광재료의 제조방법으로서는, 고상법이나 액상법(공침법) 등의 다양한 방법을 이용할 수 있다. 또한, 분무 열분해법, 복분해법, 프리 커서(precursor)의 열분해 반응에 의한 방법, 역미셀(reversed micelle)법이나 이들 방법과 고온 소성을 조합한 방법, 동결(凍結) 건조법 등의 액상법 등도 사용할 수 있다.
고상법은, 모체 재료와 불순물 원소 또는 불순물 원소를 포함하는 화합물을 칭량하고, 막자 사발로 혼합, 전기로에서 가열, 소성을 행하여 반응시켜, 모체 재료에 불순물 원소를 함유시키는 방법이다. 소성 온도는 700∼1500℃가 바람직하다. 온도가 너무 낮은 경우는 고상 반응이 진행하지 않고, 온도가 너무 높은 경우는 모체 재료가 분해되어 버리기 때문이다. 또한, 분말 상태에서 소성을 행하여도 좋지만, 펠릿(pellet) 상태로 소성을 행하는 것이 바람직하다. 비교적 고온에서의 소성을 필요로 하지만, 간단한 방법이기 때문에, 생산성이 좋고 대량 생산에 적합하다.
액상법(공침법)은, 모체 재료 또는 모체 재료를 포함하는 화합물과, 불순물 원소 또는 불순물 원소를 포함하는 화합물을 용액 중에서 반응시키고, 건조시킨 후, 소성을 행하는 방법이다. 발광재료의 입자가 균일하게 분포하고, 입경이 작고 낮은 소성 온도에서도 반응이 진행될 수 있다.
발광재료에 사용하는 모체 재료로서는, 황화물, 산화물, 질화물을 사용할 수 있다. 황화물로서는, 예를 들어, 황화아연(ZnS), 황화카드뮴(CdS), 황화칼슘(CaS), 황화이트륨(Y2S3), 황화갈륨(Ga2S3), 황화스트론튬(SrS), 황화바륨(BaS) 등을 사용할 수 있다. 또한, 산화물로서는, 예를 들어, 산화아연(ZnO), 산화이트 륨(Y2O3) 등을 사용할 수 있다. 또한, 질화물로서는, 예를 들어, 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN) 등을 사용할 수 있다. 또한, 셀렌화 아연(ZnSe), 텔루르화 아연(ZnTe) 등도 사용할 수 있고, 황화칼슘-갈륨(CaGa2S4), 황화스트론튬-갈륨(SrGa2S4), 황화바륨-갈륨(BaGa2S4) 등의 3원계 혼정(混晶)이어도 좋다.
국재형 발광의 EL 소자의 발광 중심으로서, 망간(Mn), 구리(Cu), 사마륨(Sm), 테르븀(Tb), 에르븀(Er), 툴륨(Tm), 유로퓸(Eu), 세륨(Ce), 프라세오디뮴(Pr) 등을 사용할 수 있다. 또한, 불소(F), 염소(Cl) 등의 할로겐 원소가 첨가되어 있어도 좋다. 상기 할로겐 원소는 전하 보상으로서 기능할 수 있다.
한편, 도너-억셉터 재결합형 발광의 EL 소자의 발광 중심으로서, 도너 준위를 형성하는 제1 불순물 원소 및 억셉터 준위를 형성하는 제2 불순물 원소를 포함하는 발광재료를 사용할 수 있다. 제1 불순물 원소는, 예를 들어, 불소(F), 염소(Cl), 알루미늄(Al) 등을 사용할 수 있다. 제2 불순물 원소로서는, 예를 들어, 구리(Cu), 은(Ag) 등을 사용할 수 있다.
도너-억셉터 재결합형 발광의 EL 소자의 발광재료를 고상법을 이용하여 합성하는 경우, 모체 재료와, 제1 불순물 원소 또는 제1 불순물 원소를 포함하는 화합물과, 제2 불순물 원소 또는 제2 불순물 원소를 포함하는 화합물을 각각 칭량하여, 막자 사발로 혼합한 후, 전기로에서 가열, 소성을 행한다. 모체 재료로서는, 상술한 모체 재료를 사용할 수 있고, 제1 불순물 원소 또는 제1 불순물 원소를 포함하 는 화합물로서는, 예를 들어, 불소(F), 염소(Cl), 황화알루미늄(Al2S3) 등을 사용할 수 있고, 제2 불순물 원소 또는 제2 불순물 원소를 포함하는 화합물로서는, 예를 들어, 구리(Cu), 은(Ag), 황화구리(Cu2S), 황화은(Ag2S) 등을 사용할 수 있다. 소성 온도는 700∼1500℃가 바람직하다. 온도가 너무 낮은 경우에는 고상 반응이 진행하지 않고, 온도가 너무 높은 경우는 모체 재료가 분해되기 때문이다. 또한, 분말 상태에서 소성을 행하여도 좋지만, 펠릿 상태에서 소성을 행하는 것이 바람직하다.
또한, 고상 반응을 이용하는 경우의 불순물 원소로서, 제1 불순물 원소와 제2 불순물 원소로 구성되는 화합물을 조합하여 사용하여도 좋다. 이 경우, 불순물 원소가 확산되기 쉽고, 고상 반응이 진행하기 쉬워지기 때문에, 균일한 발광재료를 얻을 수 있다. 또한, 여분의 불순물 원소가 들어가지 않기 때문에, 순도가 높은 발광재료를 얻을 수 있다. 제1 불순물 원소와 제2 불순물 원소로 구성되는 화합물로서는, 예를 들어, 염화구리(CuCl), 염화은(AgCl) 등을 사용할 수 있다.
또한, 이들 불순물 원소의 농도는, 모체 재료에 대하여 0.01∼10 atom%이면 좋고, 바람직하게는 0.05∼5 atom%의 범위이다.
박막형 무기 EL 소자의 경우, 전계발광층은 상기 발광재료를 포함하는 층으로, 저항 가열 증착법, 전자빔 증착(EB 증착)법 등의 진공 증착법, 스퍼터링법 등의 물리 기상 성장법(PVD), 유기 금속 CVD법, 하이드라이드 수송 감압 CVD법 등의 화학 기상 성장법(CVD), 원자층 에피택시법(ALE) 등을 사용하여 형성할 수 있다.
도 11(A) 내지 도 11(C)에 발광소자로서 사용할 수 있는 박막형 무기 EL 소자의 일례를 나타낸다. 도 11(A) 내지 도 11(C)에서, 발광소자는 제1 전극층(50), 전계발광층(52), 제2 전극층(53)을 포함한다.
도 11(B) 및 도 11(C)에 나타내는 발광소자는, 도 11(A)의 발광소자에서, 전극층과 전계발광층 사이에 절연층을 제공하는 구조이다. 도 11(B)에 나타내는 발광소자는 제1 전극층(50)과 전계발광층(52) 사이에 절연층(54)을 가지고, 도 11(C)에 나타내는 발광소자는 제1 전극층(50)과 전계발광층(52) 사이에 절연층(54a)을, 제2 전극층(53)과 전계발광층(52) 사이에 절연층(54b)을 가지고 있다. 이와 같이 절연층은 전계발광층을 협지하는 한 쌍의 전극층 중 한쪽과의 사이에만 제공하여도 좋고, 양쪽 모두와의 사이에 제공하여도 좋다. 또한, 절연층은 단층이어도 좋고 다수층으로 이루어지는 적층이어도 좋다.
또한, 도 11(B)에서는 제1 전극층(50)에 접하도록 절연층(54)이 제공되어 있지만, 절연층과 전계발광층의 순번을 반대로 하여, 제2 전극층(53)에 접하도록 절연층(54)을 제공하여도 좋다.
분산형 무기 EL 소자의 경우, 입자상(狀)의 발광재료를 바인더 중에 분산시켜 막상(狀)의 전계발광층을 형성한다. 발광재료를 입자상으로 가공한다. 발광재료의 제조방법에 따라, 충분히 소망의 크기의 입자를 얻을 수 없는 경우에는, 막자 사발 등으로 분쇄 등에 의해 입자상으로 가공하면 좋다. 바인더란, 입상(粒狀)의 발광재료를 분산한 상태로 고정하고, 전계발광층으로서의 형상으로 유지하기 위한 물질이다. 발광재료는 바인더에 의해 전계발광층 중에 균일하게 분산하여 고정된 다.
분산형 무기 EL 소자의 경우, 전계발광층의 형성 방법은, 전계발광층을 선택적으로 형성할 수 있는 액적 토출법이나, 인쇄법(스크린 인쇄나 오프셋 인쇄 등), 스핀 코팅법 등의 도포법, 디핑법, 디스펜서법 등을 이용할 수도 있다. 막 두께는 특별히 한정되는 것은 아니지만, 바람직하게는, 10∼1000 nm의 범위이다. 또한, 발광재료 및 바인더를 포함하는 전계발광층에서, 발광재료의 비율은 50 wt% 이상 80 wt% 이하로 하면 좋다.
도 12(A) 내지 도 12(C)에 발광소자로서 사용할 수 있는 분산형 무기 EL 소자의 일례를 나타낸다. 도 12(A)의 발광소자는 제1 전극층(60), 전계발광층(62), 제2 전극층(63)의 적층 구조를 가지고, 전계발광층(62) 중에 바인더에 의해 보유된 발광재료(61)를 포함한다.
본 실시형태에 사용할 수 있는 바인더로서는, 유기 재료나 무기 재료를 사용할 수 있고, 유기 재료 및 무기 재료의 혼합 재료를 사용하여도 좋다. 유기 재료로서는, 시아노에틸셀룰로즈계 수지와 같이, 비교적 유전율이 높은 폴리머나, 폴리에틸렌, 폴리프로필렌, 폴리스틸렌계 수지, 실리콘 수지, 에폭시 수지, 불화비닐리덴 등의 수지를 사용할 수 있다. 또한, 방향족 폴리아미드, 폴리벤즈이미다조르(polybenzimidazole) 등의 내열성 고분자, 또는 실록산 수지를 사용하여도 좋다. 또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은 실리콘(Si)과 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 아릴기)가 사용된다. 치환기로서, 플루오 로기를 사용하여도 좋다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와, 플루오로기를 사용하여도 좋다. 또한, 폴리비닐 알코올, 폴리비닐 부티랄 등의 비닐 수지, 페놀 수지, 노볼락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지, 옥사졸 수지(폴리벤조옥사졸) 등의 수지 재료를 사용하여도 좋다. 이들 수지에, 티탄산바륨(BaTiO3)이나 티탄산스트론튬(SrTiO3) 등의 고유전율 미립자를 적당히 혼합하여 유전율을 조정할 수도 있다.
바인더에 포함되는 무기 재료로서는, 산화규소(SiOx), 질화규소(SiNx), 산소 및 질소를 함유하는 규소, 질화알루미늄(AlN), 산소 및 질소를 함유하는 알루미늄 또는 산화알루미늄(Al2O3), 산화티탄(TiO2), BaTiO3, SrTiO3, 티탄산납(PbTiO3), 니오브산칼륨(KNbO3), 니오브산납(PbNbO3), 산화탄탈(Ta2O5), 탄탈산바륨(BaTa2O6), 탄탈산리튬(LiTaO3), 산화이트륨(Y2O3), 산화지르코늄(ZrO2), ZnS, 그 외의 무기 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 유기 재료에, 유전율이 높은 무기 재료를 포함시키는(첨가 등에 의해) 것에 의해, 발광재료 및 바인더로 이루어지는 전계발광층의 유전율을 더욱 제어할 수 있고, 유전율을 더욱 크게 할 수 있다.
제조 공정에서, 발광재료는 바인더를 포함하는 용액 중에 분산되지만, 본 실시형태에 사용할 수 있는 바인더를 포함하는 용액의 용매로서는, 바인더 재료가 용해하여, 전계발광층을 형성하는 방법(각종 습식 공정) 및 소망의 막 두께에 적당한 점도의 용액을 제조할 수 있는 용매를 적절히 선택하면 좋다. 유기 용매 등을 사용할 수 있고, 예를 들어, 바인더로서 실록산 수지를 사용하는 경우에는, 프로필렌 글리콜 모노메틸 에테르, 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA라고도 한다), 3-메톡시-3-메틸-1-부탄올(MMB라고도 한다) 등을 사용할 수 있다.
도 12(B) 및 도 12(C)에 나타내는 발광소자는, 도 12(A)의 발광소자에서 전극층과 전계발광층 사이에 절연층을 제공하는 구조이다. 도 12(B)에 나타내는 발광소자는 제1 전극층(60)과 전계발광층(62) 사이에 절연층(64)을 가지고, 도 12(C)에 나타내는 발광소자는 제1 전극층(60)과 전계발광층(62) 사이에 절연층(64a)을, 제2 전극층(63)과 전계발광층(62) 사이에 절연층(64b)을 가지고 있다. 이와 같이 절연층은 전계발광층을 협지하는 한 쌍의 전극층 중 한쪽과의 사이에만 제공하여도 좋고, 양쪽 모두와의 사이에 제공하여도 좋다. 또한, 절연층은 단층이어도 좋고 다수 층으로 이루어지는 적층이어도 좋다.
또한, 도 12(B)에서는 제1 전극층(60)에 접하도록 절연층(64)이 제공되어 있지만, 절연층과 전계발광층의 순번을 반대로 하여, 제2 전극층(63)에 접하도록 절연층(64)을 제공하여도 좋다.
도 11의 절연층(54), 도 12의 절연층(64)과 같은 절연층은 특별히 한정되는 것은 아니지만, 절연 파괴 내압이 높고, 치밀한 막질인 것이 바람직하고, 또한, 유전율이 높은 것이 바람직하다. 예를 들어, 산화규소(SiO2), 산화이트륨(Y2O3), 산화티탄(TiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화탄탈(Ta2O5), 티탄산바 륨(BaTiO3), 티탄산스트론튬(SrTiO3), 티탄산납(PbTiO3), 질화규소(Si3N4), 산화지르코늄(ZrO2) 등이나 이들의 혼합막 또는 2종 이상의 적층막을 사용할 수 있다. 이들 절연막은 스퍼터링, 증착, CVD 등에 의해 성막할 수 있다. 또한, 절연층은 이들 절연 재료의 입자를 바인더 중에 분산하여 성막하여도 좋다. 바인더 재료는, 전계발광층에 포함되는 바인더와 같은 재료, 방법을 이용하여 형성하면 좋다. 막 두께는 특별히 한정되는 것은 아니지만, 바람직하게는 10∼1000 nm의 범위이다.
본 실시형태에서 나타내는 발광소자는, 전계발광층을 협지하는 한 쌍의 전극층 사이에 전압을 인가함으로써 발광을 얻을 수 있지만, 직류 구동 또는 교류 구동 중 어느 것으로도 동작할 수 있다.
본 실시형태는 실시형태 1 및 실시형태 3과 적절히 조합할 수 있다.
본 발명을 사용하면, 고성능이고 신뢰성이 높은 반도체장치를 생산성 좋게 제조할 수 있다.
[실시형태 6]
본 실시형태에서는, 백라이트의 구성에 대하여 설명한다. 백라이트는 광원을 가지는 백라이트 유닛으로서 실시형태 2와 같은 액정소자를 가지는 반도체장치에 설치되고, 백라이트 유닛은 효율 좋게 광을 산란시키기 위해, 광원은 반사판에 의해 둘러싸여 있다.
도 14(A)에 나타내는 바와 같이, 백라이트 유닛(352)은 광원으로서 냉음극관(401)을 사용할 수 있다. 또한, 냉음극관(401)으로부터의 광을 효율 좋게 반사 시키기 위해, 램프 리플렉터(reflector)(332)를 설치할 수 있다. 냉음극관(401)은 대형의 반도체장치에 사용하는 일이 많다. 이것은 냉음극관으로부터의 휘도의 강도 때문이다. 따라서, 냉음극관을 가지는 백라이트 유닛은 퍼스널 컴퓨터의 디스플레이에 사용할 수 있다.
도 14(B)에 나타내는 바와 같이, 백라이트 유닛(352)은 광원으로서 발광 다이오드(LED)(402)를 사용할 수 있다. 예를 들어, 백색 광을 발하는 발광 다이오드(W)(402)를 소정의 간격으로 배치한다. 또한, 발광 다이오드(W)(402)로부터의 광을 효율 좋게 반사시키기 위해, 램프 리플렉터(332)를 설치할 수 있다.
또한, 도 14(C)에 나타내는 바와 같이, 백라이트 유닛(352)은 광원으로서 각 색 RGB의 발광 다이오드(LED)(403, 404, 405)를 사용할 수 있다. 각 색 RGB의 발광 다이오드(LED)(403, 404, 405)를 사용함으로써, 백색 광을 발하는 발광 다이오드(W)(402)만과 비교하여, 색 재현성을 높게 할 수 있다. 또한, 발광 다이오드로부터의 광을 효율 좋게 반사시키기 위해, 램프 리플렉터(332)를 설치할 수 있다.
또한, 도 14(D)에 나타내는 바와 같이, 광원으로서 각 색 RGB의 발광 다이오드(LED)(403, 404, 405)를 사용하는 경우, 그들의 수나 배치를 동일하게 할 필요는 없다. 예를 들어, 발광 강도가 낮은 색(예를 들어, 녹색)의 발광 다이오드를 다른 색의 발광 다이오드보다 많이 배치하여도 좋다.
또한, 백색 광을 발하는 발광 다이오드(402)와, 각 색 RGB의 발광 다이오드(LED)(403, 404, 405)를 조합하여 사용하여도 좋다.
또한, RGB의 발광 다이오드를 가지는 경우, 필드 시퀀셜 모드를 적용하면, 시간에 따라 RGB의 발광 다이오드를 순차 점등시킴으로써 컬러 표시를 행할 수 있다.
발광 다이오드를 사용하면, 휘도가 높기 때문에, 대형의 반도체장치에 적합하다. 또한, RGB 각 색의 색 순도가 좋기 때문에 냉음극관과 비교하여 색 재현성이 뛰어나고 배치 면적을 작게 할 수 있기 때문에, 소형의 반도체장치에 적응하면, 좁은 액자화를 도모할 수 있다.
또한, 광원을 반드시 도 14에 나타내는 백라이트 유닛으로서 배치할 필요는 없다. 예를 들어, 대형의 반도체장치에 발광 다이오드를 가지는 백라이트를 탑재하는 경우, 발광 다이오드는 이 기판의 배면에 배치할 수 있다. 이때, 발광 다이오드는 소정의 간격을 유지하고, 각 색의 발광 다이오드를 순차로 배치시킬 수 있다. 발광 다이오드의 배치에 의해, 색 재현성을 높일 수 있다.
따라서, 본 발명에 의해 고성능이고 고신뢰성의 백라이트를 사용한 반도체장치를 생산성 좋게 제조할 수 있다. 특히, 발광 다이오드를 가지는 백라이트는 대형의 반도체장치에 적합하고, 대형의 반도체장치의 콘트라스트비를 높임으로써, 어두운 곳에서도 질 높은 영상을 제공할 수 있다.
본 실시형태는 상기 실시형태 2와 적절히 조합할 수 있다.
[실시형태 7]
본 발명에 의해 형성되는 표시소자를 가지는 반도체장치에 의해 텔레비전 장치를 완성시킬 수 있다. 고성능이고 또한 고신뢰성을 부여하는 것을 목적으로 한 텔레비전 장치의 예를 설명한다.
도 23은 텔레비전 장치(액정 텔레비전 장치, EL 텔레비전 장치 등)의 주요한 구성을 나타내는 블록도를 나타내고 있다. 표시 패널에는, 도 16(B)에 나타내는 바와 같이 TFT를 형성하고, 화소 영역(1901)과 주사선 구동회로(1903)를 기판 위에 일체로 형성하고, 신호선 구동회로(1902)를 별도의 드라이버 IC로서 실장하는 경우, 또한, 도 16(C)에 나타내는 바와 같이 화소 영역(1901)과 신호선 구동회로(1902)와 주사선 구동회로(1903)를 기판 위에 일체로 형성하는 경우 등이 있지만, 어떠한 형태로 하여도 좋다.
그 외의 외부 회로의 구성으로서, 영상 신호의 입력측에서는, 튜너(1904)로 수신한 신호 중 영상 신호를 증폭하는 영상 신호 증폭 회로(1905)와, 거기로부터 출력되는 신호를 적, 녹, 청의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리 회로(1906)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(1907) 등으로 되어 있다. 컨트롤 회로(1907)는 주사선측과 신호선측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선측에 신호 분할 회로(1908)를 설치하고, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(1904)로 수신한 신호 중 음성 신호는 음성 신호 증폭 회로(1909)에 보내지고, 그의 출력은 음성 신호 처리 회로(1910)를 거쳐 스피커(1913)에 공급된다. 제어 회로(1911)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(1912)로부터 받아, 튜너(1904)나 음성 신호 처리 회로(1910)에 신호를 송출한다.
표시 모듈을, 도 20(A) 및 도 20(B)에 나타내는 바와 같이, 케이스에 넣어 텔레비전 장치를 완성시킬 수 있다. FPC까지 부착된 도 8(A) 및 도 8(B)와 같은 표시 패널의 것을 일반적으로는 EL 표시 모듈이라고도 한다. 따라서, 도 8(A) 및 도 8(B)와 같은 EL 표시 모듈을 사용하면, EL 텔레비전 장치를 완성할 수 있고, 도 7(A) 및 도 7(B)와 같은 액정 표시 모듈을 사용하면, 액정 텔레비전 장치를 완성할 수 있다. 표시 모듈에 의해 주 화면(2003)이 형성되고, 그 외 부속 설비로서 스피커부(2009), 조작 스위치 등이 구비되어 있다. 이와 같이, 본 발명에 의해 텔레비전 장치를 완성시킬 수 있다.
또한, 위상차판이나 편광판을 사용하여, 외부로부터 입사하는 광의 반사광을 차단하도록 하여도 좋다. 또한, 상면 방사형의 반도체장치라면, 격벽이 되는 절연층을 착색하여 블랙 매트릭스로서 사용하여도 좋다. 이 격벽은 액적 토출법 등에 의해서도 형성할 수 있고, 안료계의 흑색 수지나, 폴리이미드 등의 수지 재료에, 카본 블랙 등을 혼합시켜도 좋고, 그의 적층이어도 좋다. 액적 토출법에 의해, 다른 재료를 동일 영역에 다수회 토출하여, 격벽을 형성하여도 좋다. 위상차판으로서는 λ/4판과 λ/2판을 사용하여, 광을 제어할 수 있도록 설계하면 좋다. 구성으로서는, TFT 소자 기판측으로부터 순서대로, 발광소자, 봉지 기판(봉지재), 위상차판(λ/4, λ/2), 편광판과 같은 구성이 되고, 발광소자로부터 방사된 광은 이들을 통과하여 편광판측으로부터 외부에 방사된다. 이 위상차판이나 편광판은 광이 방사되는 쪽에 설치하면 좋고, 양면 방사되는 양면 방사형의 반도체장치라면 양쪽 모두에 설치할 수도 있다. 또한, 편광판의 외측에 반사 방지막을 가지고 있어도 좋다. 이것에 의해, 보다 고정세하고 정밀한 화상을 표시할 수 있다.
도 20(A)에 나타내는 바와 같이, 케이스(2001)에 표시소자를 이용한 표시용 패널(2002)이 넣어지고, 수신기(2005)에 의해 일반 텔레비전 방송의 수신을 비롯하여, 모뎀(2004)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 또는 수신자 간)의 정보 통신을 할 수도 있다. 텔레비전 장치의 조작은 케이스에 짜넣어진 스위치 또는 별개의 리모콘 조작기(2006)에 의해 행하는 것이 가능하고, 이 리모콘 장치에도 출력하는 정보를 표시하는 표시부(2007)가 제공되어 있어도 좋다.
또한, 텔레비전 장치에도, 주 화면(2003) 외에 부(副) 화면(2008)을 제2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에서, 주 화면(2003)을 시야각이 뛰어난 EL 표시용 패널로 형성하고, 부 화면(2008)을 저소비전력으로 표시할 수 있는 액정 표시용 패널로 형성하여도 좋다. 또한, 저소비전력화를 우선시키기 위해서는, 주 화면(2003)을 액정 표시용 패널로 형성하고, 부 화면(2008)을 EL 표시용 패널로 형성하고, 부 화면은 점멸 가능하게 하는 구성으로 하여도 좋다. 본 발명을 사용하면, 이와 같은 대형 기판을 사용하여, 많은 TFT나 전자 부품을 사용하여도, 고성능이고 신뢰성이 높은 반도체장치를 생산성 좋게 제조할 수 있다.
도 20(B)는, 예를 들어, 20∼80 인치의 대형 표시부를 가지는 텔레비전 장치이고, 케이스(2010), 조작부인 키보드부(2012), 표시부(2011), 스피커부(2013) 등을 포함한다. 본 발명은 표시부(2011)의 제조에 적용된다. 도 20(B)의 표시부는 만곡(彎曲) 가능한 물질을 사용하고 있으므로, 표시부가 만곡한 텔레비전 장치로 되어 있다. 이와 같이 표시부의 형상을 자유롭게 설계할 수 있으므로, 소망하는 형상의 텔레비전 장치를 제조할 수 있다.
본 발명에 의해, 표시 기능을 가지는 고성능이고 고신뢰성의 반도체장치를 생산성 좋게 제조할 수 있다. 따라서, 고성능, 고신뢰성의 텔레비전 장치를 생산성 좋게 제조할 수 있다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도의 역이나 공항 등의 정보 표시판이나, 가두(街頭)의 광고 표시판 등 대면적의 표시 매체로서도 다양한 용도에 적용할 수 있다.
[실시형태 8]
본 실시형태에서는, 고성능이고 높은 신뢰성을 부여하는 것을 목적으로 한 반도체장치의 예에 대하여 설명한다. 상세하게는, 반도체장치의 일례로서, 마이크로프로세서 및 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체장치의 일례에 대하여 설명한다.
도 17은 반도체장치의 일례로서, 본 발명의 반도체 기판으로부터 얻을 수 있는 마이크로프로세서(500)의 구성을 나타낸다. 마이크로프로세서(500)는, 상기 한 바와 같이 본 발명의 반도체 기판에 의해 제조되는 것이다. 이 마이크로프로세서(500)는, 연산회로(Arithmetic logic unit, ALU라고도 한다)(501), 연산회로 제어부(ALU Controller)(502), 명령 해석부(Instruction Decoder)(503), 인터럽트 제어부(Interrupt Controller)(504), 타이밍 제어부(Timing Controller)(505), 레지스터(Register)(506), 레지스터 제어부(Register Controller)(507), 버스 인터페이스(Bus I/F)(508), 판독 전용 메모리(ROM)(509), 및 메모리 인터페이스(ROM I/F)(510)를 가지고 있다.
버스 인터페이스(508)를 통하여 마이크로프로세서(500)에 입력된 명령은 명령 해석부(503)에 입력되어 디코드된 후, 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는 디코드된 명령에 의거하여 각종 제어를 행한다. 구체적으로, 연산회로 제어부(502)는 연산회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는 마이크로프로세서(500)의 프로그램 실행 중에 외부의 입출력 장치나 주변회로로부터의 인터럽트 요구를 그의 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어부(507)는 레지스터(506)의 어드레스를 생성하고, 마이크로프로세서(500)의 상태에 따라 레지스터(506)의 판독이나 기입을 행한다. 타이밍 제어부(505)는 연산회로(501), 연산회로 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(505)는 기준 클록 신호(CLK1)를 바탕으로 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다. 또한, 도 17에 나타내는 마이크로프로세서(500)는 그의 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제로는 그의 용도에 따라 다종 다양한 구성을 구비할 수 있다.
이와 같은 마이크로프로세서(500)는, 유리 기판에 접합된 결정 방위가 일정한 단결정 반도체층(LTSS 층)에 의해 집적회로가 형성되어 있으므로, 처리 속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체장치의 일례로서, 본 발명의 반도체 기판에 의해 얻을 수 있는 RFCPU의 구성에 대하여 도 18을 참조하여 설명한다. 도 18은 무선 통신에 의해 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, "RFCPU"라고 한다)의 일례를 나타낸다. RFCP(511)는 아날로그 회로부(512)와 디지털 회로부(513)를 가지고 있다. 아날로그 회로부(512)는, 공진 용량을 가지는 공진 회로(514), 정류 회로(515), 정전압 회로(516), 리셋 회로(517), 발진 회로(518), 복조 회로(519), 변조 회로(520), 전원 관리 회로(530)를 가지고 있다. 디지털 회로부(513)는, RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), 인터페이스(CPU 인터페이스)(524), 중앙 처리 유닛(CPU)(525), 랜덤 액세스 메모리(RAM)(526), 판독 전용 메모리(ROM)(527)를 가지고 있다.
이와 같은 구성의 RFCPU(511)의 동작은 대략 이하와 같다. 안테나(528)가 수신한 신호를 바탕으로 공진 회로(514)에 의해 유도 기전력이 생긴다. 유도 기전력은 정류 회로(515)를 거쳐 용량부(529)에 충전된다. 이 용량부(529)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(529)는 RFCPU(511)와 일체로 형성되어 있을 필요는 없고, 별도 부품으로서 RFCPU(511)를 구성하는 절연 표면을 가지는 기판에 장착되어 있으면 좋다.
리셋 회로(517)는 디지털 회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승으로부터 지연하여 상승하는 신호를 리셋 신호로 서 생성한다. 발진 회로(518)는, 정전압 회로(516)에 의해 생성되는 제어 신호에 따라 클록 신호의 주파수와 듀티비를 변경한다. 로패스 필터(lowpass filter)로 형성되는 복조 회로(519)는, 예를 들어, 진폭 변조(ASK) 방식의 수신 신호의 진폭의 변동을 2값화한다. 변조 회로(520)는 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신한다. 변조 회로(520)는 공진 회로(514)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시키고 있다. 클록 컨트롤러(523)는 전원 전압 또는 중앙 처리 유닛(525)에서의 소비전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성하고 있다. 전원 전압의 감시는 전원 관리 회로(530)가 행하고 있다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조 회로(519)로 복조된 후, RF 인터페이스(521)로 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)에의 데이터의 기입, 중앙 처리 유닛(525)에의 연산 명령 등이 포함되어 있다. 중앙 처리 유닛(525)은 인터페이스(524)를 통하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. 인터페이스(524)는 중앙 처리 유닛(525)이 요구하는 어드레스로부터, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522) 중 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
중앙 처리 유닛(525)의 연산 방식은, 판독 전용 메모리(527)에 OS(Operating System)를 기억시켜 두고, 기동과 함께 프로그램을 읽어 내어 실행하는 방식을 채 용할 수 있다. 또한, 전용 회로로 연산회로를 구성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식으로는, 전용의 연산회로로 일부의 처리를 행하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(525)이 실행하는 방식을 적용할 수 있다.
이와 같은 RFCPU(511)는, 유리 기판에 접합된 결정 방위가 일정한 단결정 반도체층(LTSS 층)에 의해 집적회로가 형성되어 있으므로, 처리 속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다. 그것에 의해, 전력을 공급하는 용량부(529)를 소형화하여도 장시간의 동작을 보증할 수 있다.
[실시형태 9]
본 실시형태를 도 21을 사용하여 설명한다. 본 실시형태는, 실시형태 1 내지 실시형태 8에서 제조하는 반도체장치를 가지는 패널을 사용한 모듈의 예를 나타낸다. 본 실시형태에서는, 고성능이고 고신뢰성을 부여하는 것을 목적으로 한 반도체장치를 가지는 모듈의 예를 설명한다.
도 21(A)에 나타내는 정보 단말기의 모듈은, 프린트 배선 기판(946)에, 컨트롤러(901), 중앙 처리장치(CPU)(902), 메모리(911), 전원 회로(903), 음성 처리 회로(929) 및 송수신 회로(931)나, 그 외에, 저항, 버퍼, 용량 소자 등의 소자가 실장되어 있다. 또한, 패널(900)이 가요성 배선 기판(FPC)(908)을 통하여 프린트 배선 기판(946)에 접속되어 있다.
패널(900)에는, 각 화소에 발광소자가 제공된 화소 영역(905)과, 그 화소 영역(905)이 가지는 화소를 선택하는 제1 주사선 구동회로(906a) 및 제2 주사선 구동 회로(906b)와, 선택된 화소에 비디오 신호를 공급하는 신호선 구동회로(907)가 제공되어 있다.
프린트 배선 기판(946)에 구비된 인터페이스(I/F)(909)를 통하여 각종 제어 신호의 입출력이 행해진다. 또한, 안테나와의 사이의 신호의 송수신을 행하기 위한 안테나용 포트(910)가 프린트 배선 기판(946)에 설치되어 있다.
또한, 본 실시형태에서는 패널(900)에 프린트 배선 기판(946)이 FPC(908)를 통하여 접속되어 있지만, 반드시 이 구성에 한정되는 것은 아니다. COG(Chip on Glass) 방식을 이용하여, 컨트롤러(901), 음성 처리 회로(929), 메모리(911), CPU(902) 또는 전원 회로(903)를 패널(900)에 직접 실장하도록 하여도 좋다. 또한, 프린트 배선 기판(946)에는, 용량 소자, 버퍼 등의 각종 소자가 설치되어, 전원 전압이나 신호에 노이즈가 섞이거나, 신호의 상승이 둔해지거나 하는 것을 방지하고 있다.
도 21(B)는 도 21(A)에 나타낸 모듈의 블록도를 나타낸다. 이 모듈(999)은 메모리(911)로서 VRAM(932), DRAM(925), 플래시 메모리(926) 등이 포함되어 있다. VRAM(932)에는 패널에 표시하는 화상의 데이터가, DRAM(925)에는 화상 데이터 또는 음성 데이터가, 플래시 메모리에는 각종 프로그램이 기억되어 있다.
전원 회로(903)에서는, 패널(900), 컨트롤러(901), CPU(902), 음성 처리 회로(929), 메모리(911), 송수신 회로(931)에 부여하는 전원 전압이 생성된다. 또한, 패널의 사양에 따라서는, 전원 회로(903)에 전류원이 구비되어 있는 경우도 있다.
CPU(902)는, 제어 신호 생성 회로(920), 디코더(921), 레지스터(922), 연산 회로(923), RAM(924), CPU용 인터페이스(935) 등을 가지고 있다. 인터페이스(935)를 통하여 CPU(902)에 입력된 각종 신호는, 일단 레지스터(922)에 보유된 후, 연산 회로(923), 디코더(921) 등에 입력된다. 연산 회로(923)에서는, 입력된 신호에 의거하여 연산을 행하고, 각종 명령을 보내는 장소를 지정한다. 한편, 디코더(921)에 입력된 신호는 디코드되어, 제어 신호 생성 회로(920)에 입력된다. 제어 신호 생성 회로(920)는 입력된 신호에 의거하여, 각종 명령을 포함하는 신호를 생성하여, 연산 회로(923)에서 지정된 장소, 구체적으로는 메모리(911), 송수신 회로(931), 음성 처리 회로(929), 컨트롤러(901) 등에 보낸다.
메모리(911), 송수신 회로(931), 음성 처리 회로(929), 컨트롤러(901)는 각각 받은 명령에 따라 동작한다. 이하, 그 동작에 대하여 간단하게 설명한다.
입력 수단(930)으로부터 입력된 신호는 인터페이스(909)를 통하여 프린트 배선 기판(946)에 실장된 CPU(902)에 보내진다. 제어 신호 생성 회로(920)는 포인팅 디바이스나 키보드 등의 입력 수단(930)으로부터 보내져 온 신호에 따라, VRAM(932)에 격납되어 있는 화상 데이터를 소정의 포맷으로 변환하여, 컨트롤러(901)에 보낸다.
컨트롤러(901)는, 패널의 사양에 맞추어, CPU(902)로부터 보내져 온 화상 데이터를 포함하는 신호에 데이터 처리를 실시하여, 패널(900)에 공급한다. 또한, 컨트롤러(901)는, 전원 회로(903)로부터 입력된 전원 전압이나 CPU(902)로부터 입력된 각종 신호를 기초로, Hsync 신호, Vsync 신호, 클록 신호(CLK), 교류 전압(AC Cont), 전환 신호(L/R)를 생성하여, 패널(900)에 공급한다.
송수신 회로(931)에서는, 안테나(933)에서 전파로서 송수신되는 신호가 처리되고 있고, 구체적으로는, 아이솔레이터, 밴드 패스 필터, VCO(Voltage Controlled Oscillator), LPF(Low Pass Filter), 커플러, 밸런(balun) 등의 고주파 회로를 포함하고 있다. 송수신 회로(931)에서 송수신되는 신호 중 음성 정보를 포함하는 신호가, CPU(902)로부터의 명령에 따라, 음성 처리 회로(929)에 보내진다.
CPU(902)의 명령에 따라 보내져 온 음성 정보를 포함하는 신호는 음성 처리 회로(929)에서 음성 신호로 복조되어, 스피커(928)에 보내진다. 또한, 마이크(927)로부터 보내져 온 음성 신호는 음성 처리 회로(929)에서 변조되어, CPU(902)로부터의 명령에 따라 송수신 회로(931)에 보내진다.
컨트롤러(901), CPU(902), 전원 회로(903), 음성 처리 회로(929), 메모리(911)를, 본 실시형태의 패키지로서 실장할 수 있다. 본 실시형태는, 아이솔레이터, 밴드 패스 필터, VCO(Voltage Controlled Oscillator), LPF(Low Pass Filter), 커플러, 밸런 등의 고주파 회로 이외라면, 어떠한 회로에도 응용할 수 있다.
[실시형태 10]
본 실시형태를 도 21 및 도 22를 사용하여 설명한다. 도 22는 실시형태 9에서 제조하는 모듈을 포함하는, 무선을 사용한 가지고 다닐 수 있는 소형 전화기(휴대 전화)의 일 양태를 나타내고 있다. 패널(900)은 하우징(1001)에 탈착할 수 있도록 짜넣어 모듈(999)과 용이하게 조합시킬 수 있도록 하고 있다. 하우징(1001) 은 내장하는 전자기기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
패널(900)을 고정한 하우징(1001)은 프린트 배선 기판(946)에 끼워 부착되는 모듈로서 조립될 수 있다. 프린트 배선 기판(946)에는, 컨트롤러, CPU, 메모리, 전원 회로, 그 외에, 저항, 버퍼, 용량 소자 등이 실장되어 있다. 또한, 마이크로폰(994) 및 스피커(995)를 포함하는 음성 처리 회로, 송수신 회로 등의 신호 처리 회로(993)가 구비되어 있다. 패널(900)은 FPC(908)를 통하여 프린트 배선 기판(946)에 접속된다.
이와 같은 모듈(999), 입력 수단(998), 배터리(997)는 케이스(996)에 수납된다. 패널(900)의 화소 영역은 케이스(996)에 형성된 개구창으로부터 시인할 수 있도록 배치되어 있다.
도 22에서 나타내는 케이스(996)는 전화기의 외관 형상을 일례로서 나타내고 있다. 그러나, 본 실시형태에 관한 전자기기는 그의 기능이나 용도에 따라 다양한 양태로 변형될 수 있다. 이하에 나타내는 실시형태에서, 그 양태의 일례를 설명한다.
[실시형태 11]
본 발명을 적용하여, 다양한 표시 기능을 가지는 반도체장치를 제조할 수 있다. 즉, 그들 표시 기능을 가지는 반도체장치를 표시부에 넣은 다양한 전자기기에 본 발명을 적용할 수 있다. 본 실시형태에서는, 고성능이고 고신뢰성을 부여하는 것을 목적으로 한 표시 기능을 가지는 반도체장치를 가지는 전자기기의 예를 설명한다.
그와 같은 본 발명에 관한 전자기기로서, 텔레비전 장치(간단히, 텔레비전, 또는 텔레비전 수신기라고도 부른다), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 휴대 전화 장치(간단히, 휴대 전화기, 휴대 전화라고도 부른다), PDA 등의 휴대형 정보 단말기, 휴대형 게임기, 컴퓨터용 모니터, 컴퓨터, 카 오디오 등의 음향 재생 장치, 가정용 게임기 등의 기록 매체를 구비한 화상 재생장치(구체적으로는, Digital Versatile Disc(DVD) 재생장치) 등을 들 수 있다. 그의 구체예에 대하여 도 19를 참조하여 설명한다.
도 19(A)에 나타내는 휴대형 정보 단말기는 본체(9201), 표시부(9202) 등을 포함하고 있다. 표시부(9202)에 본 발명의 반도체장치를 적용할 수 있다. 그 결과, 고성능이고 신뢰성이 높은 휴대형 정보 단말기를 제공할 수 있다.
도 19(B)에 나타내는 디지털 비디오 카메라는 표시부(9701), 표시부(9702) 등을 포함하고 있다. 표시부(9701)에 본 발명의 반도체장치를 적용할 수 있다. 그 결과, 고성능이고 신뢰성이 높은 디지털 비디오 카메라를 제공할 수 있다.
도 19(C)에 나타내는 휴대 전화기는 본체(9101), 표시부(9102) 등을 포함하고 있다. 표시부(9102)에 본 발명의 반도체장치를 적용할 수 있다. 그 결과, 고성능이고 신뢰성이 높은 휴대 전화기를 제공할 수 있다.
도 19(D)에 나타내는 휴대형 텔레비전 장치는 본체(9301), 표시부(9302) 등을 포함하고 있다. 표시부(9302)에 본 발명의 반도체장치를 적용할 수 있다. 그 결과, 고성능이고 신뢰성이 높은 휴대형 텔레비전 장치를 제공할 수 있다. 또한, 텔레비전 장치로서는, 휴대 전화기 등의 휴대 단말기에 탑재하는 소형의 것으로부 터, 가지고 다닐 수 있는 중형의 것, 또한, 대형의 것(예를 들어, 40 인치 이상)까지, 폭넓은 것에 본 발명의 반도체장치를 적용할 수 있다.
도 19(E)에 나타내는 휴대형 컴퓨터는 본체(9401), 표시부(9402) 등을 포함하고 있다. 표시부(9402)에 본 발명의 반도체장치를 적용할 수 있다. 그 결과, 고성능이고 신뢰성이 높은 휴대형 컴퓨터를 제공할 수 있다.
이와 같이, 본 발명의 반도체장치에 의해, 고성능이고 신뢰성이 높은 전자기기를 제공할 수 있다.
도 1은 본 발명의 반도체장치의 제조방법을 설명하는 도면.
도 2는 본 발명의 반도체장치의 제조방법을 설명하는 도면.
도 3은 본 발명의 반도체장치의 제조방법을 설명하는 도면.
도 4는 본 발명의 반도체장치의 제조방법을 설명하는 도면.
도 5는 본 발명의 반도체장치의 제조방법을 설명하는 도면.
도 6은 본 발명의 반도체장치의 제조방법을 설명하는 도면.
도 7은 본 발명의 반도체장치를 설명하는 도면.
도 8은 본 발명의 반도체장치를 설명하는 도면.
도 9는 본 발명의 반도체장치를 설명하는 도면.
도 10은 본 발명의 반도체장치를 설명하는 도면.
도 11은 본 발명에 적용할 수 있는 발광소자의 구성을 설명하는 도면.
도 12는 본 발명에 적용할 수 있는 발광소자의 구성을 설명하는 도면.
도 13은 본 발명에 적용할 수 있는 발광소자의 구성을 설명하는 도면.
도 14는 본 발명에 적용할 수 있는 조명장치를 설명하는 도면.
도 15는 본 발명의 반도체장치의 제조방법을 설명하는 도면.
도 16은 본 발명의 반도체장치를 설명하는 평면도.
도 17은 반도체 기판에 의해 얻을 수 있는 마이크로프로세서의 구성을 나타내는 블록도.
도 18은 반도체 기판에 의해 얻을 수 있는 RFCPU의 구성을 나타내는 블록도.
도 19는 본 발명이 적용되는 전자기기를 나타내는 도면.
도 20은 본 발명이 적용되는 전자기기를 나타내는 도면.
도 21은 본 발명이 적용되는 전자기기를 나타내는 도면.
도 22는 본 발명이 적용되는 전자기기를 나타내는 도면.
도 23은 본 발명이 적용되는 전자기기의 주요한 구성을 나타내는 블록도.
도 24는 수소 이온 종(種)의 에너지 다이어그램을 나타내는 도면.
도 25는 이온의 질량 분석 결과를 나타내는 도면.
도 26은 이온의 질량 분석 결과를 나타내는 도면.
도 27은 가속 전압을 80 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값 및 계산값)을 나타내는 도면.
도 28은 가속 전압을 80 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값, 및 피팅(fitting) 함수)을 나타내는 도면.
도 29는 가속 전압을 60 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값, 및 피팅 함수)을 나타내는 도면.
도 30은 가속 전압을 40 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값, 및 피팅 함수)을 나타내는 도면.
도 31은 피팅 파라미터의 비(수소 원소 비 및 수소 이온 종 비)를 정리한 도면.

Claims (18)

  1. 유리 기판에 제1 가열 처리를 행하고;
    단결정 반도체 기판의 표면으로부터 소정의 깊이에 분리층을 형성하고;
    화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 산화규소막을 형성하고;
    상기 단결정 반도체 기판과 상기 제1 가열 처리를 행한 상기 유리 기판을, 상기 산화규소막을 사이에 두고 중첩시키고, 상기 단결정 반도체 기판을 상기 유리 기판에 접합하고;
    상기 단결정 반도체 기판과 상기 유리 기판을 중첩시킨 상태에서 상기 유리 기판의 변형점 근방의 온도로 제2 가열 처리를 행하여, 상기 분리층에 균열을 발생시키고;
    상기 유리 기판 위에 단결정 반도체층을 잔존시키도록 상기 유리 기판으로부터 상기 단결정 반도체 기판을 박리하는 것을 포함하고,
    상기 제1 가열 처리는 상기 제2 가열 처리보다 높은 온도로 행해지는 반도체장치 제조방법.
  2. 제 1 항에 있어서, 상기 유리 기판 위에 상기 단결정 반도체층을 형성한 후, 상기 유리 기판 및 상기 단결정 반도체층에, 상기 제1 가열 처리의 온도보다 낮은 온도로 제3 가열 처리를 행하는 반도체장치 제조방법.
  3. 제 1 항에 있어서, 상기 산화규소막은 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 형성되는 반도체장치 제조방법.
  4. 제 3 항에 있어서, 상기 유기 실란 가스는, 규산 에틸, 트리메틸실란, 테트라메틸실란, 테트라메틸시클로테트라실록산, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔, 트리에톡시실란, 트리스디메틸아미노실란으로 이루어진 군에서 선택되는 어느 하나인 반도체장치 제조방법.
  5. 제 1 항에 있어서, 화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 상기 산화규소막을 형성하는데 있어서의 온도는 상기 분리층을 형성하기 위해 주입된 원소가 이탈하지 않는 온도이고,
    상기 제2 가열 처리는 상기 분리층을 형성하기 위해 주입된 원소가 이탈하는 온도로 행해지는 반도체장치 제조방법.
  6. 제 1 항에 있어서, 화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 상기 산화규소막을 형성하는데 있어서의 온도는 350℃ 이하이고,
    상기 제2 가열 처리는 400℃ 이상의 온도로 행해지는 반도체장치 제조방법.
  7. 유리 기판에 제1 가열 처리를 행하고;
    단결정 반도체 기판의 표면으로부터 소정의 깊이에 분리층을 형성하고;
    화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 산화규소막을 형성하고;
    상기 단결정 반도체 기판과 상기 제1 가열 처리를 행한 상기 유리 기판을, 상기 산화규소막을 사이에 두고 중첩시키고, 상기 단결정 반도체 기판을 상기 유리 기판에 접합하고;
    상기 단결정 반도체 기판과 상기 유리 기판을 중첩시킨 상태에서 상기 유리 기판의 변형점±50℃의 범위의 온도로 제2 가열 처리를 행하여, 상기 분리층에 균열을 발생시키고;
    상기 유리 기판 위에 단결정 반도체층을 잔존시키도록 상기 유리 기판으로부터 상기 단결정 반도체 기판을 박리하는 것을 포함하고,
    상기 제1 가열 처리는 상기 제2 가열 처리보다 높은 온도로 행해지는 반도체장치 제조방법.
  8. 제 7 항에 있어서, 상기 유리 기판 위에 상기 단결정 반도체층을 형성한 후, 상기 유리 기판 및 상기 단결정 반도체층에, 상기 제1 가열 처리의 온도보다 낮은 온도로 제3 가열 처리를 행하는 반도체장치 제조방법.
  9. 제 7 항에 있어서, 상기 산화규소막은 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 형성되는 반도체장치 제조방법.
  10. 제 9 항에 있어서, 상기 유기 실란 가스는, 규산 에틸, 트리메틸실란, 테트라메틸실란, 테트라메틸시클로테트라실록산, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔, 트리에톡시실란, 트리스디메틸아미노실란으로 이루어진 군에서 선택되는 어느 하나인 반도체장치 제조방법.
  11. 제 7 항에 있어서, 화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 상기 산화규소막을 형성하는데 있어서의 온도는 상기 분리층을 형성하기 위해 주입된 원소가 이탈하지 않는 온도이고,
    상기 제2 가열 처리는 상기 분리층을 형성하기 위해 주입된 원소가 이탈하는 온도로 행해지는 반도체장치 제조방법.
  12. 제 7 항에 있어서, 화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 상기 산화규소막을 형성하는데 있어서의 온도는 350℃ 이하이고,
    상기 제2 가열 처리는 400℃ 이상의 온도로 행해지는 반도체장치 제조방법.
  13. 유리 기판에 제1 가열 처리를 행하고;
    단결정 반도체 기판의 표면으로부터 소정의 깊이에 분리층을 형성하고;
    화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 산화규소막을 형성하고;
    상기 단결정 반도체 기판과 상기 제1 가열 처리를 행한 상기 유리 기판을, 상기 산화규소막을 사이에 두고 중첩시키고, 상기 단결정 반도체 기판을 상기 유리 기판에 접합하고;
    상기 단결정 반도체 기판과 상기 유리 기판을 중첩시킨 상태에서 580℃ 이상 680℃ 이하의 온도로 제2 가열 처리를 행하여, 상기 분리층에 균열을 발생시키고;
    상기 유리 기판 위에 단결정 반도체층을 잔존시키도록 상기 유리 기판으로부터 상기 단결정 반도체 기판을 박리하는 것을 포함하고,
    상기 제1 가열 처리는 상기 제2 가열 처리보다 높은 온도로 행해지는 반도체장치 제조방법.
  14. 제 13 항에 있어서, 상기 유리 기판 위에 상기 단결정 반도체층을 형성한 후, 상기 유리 기판 및 상기 단결정 반도체층에, 상기 제1 가열 처리의 온도보다 낮은 온도로 제3 가열 처리를 행하는 반도체장치 제조방법.
  15. 제 13 항에 있어서, 상기 산화규소막은 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 형성되는 반도체장치 제조방법.
  16. 제 15 항에 있어서, 상기 유기 실란 가스는, 규산 에틸, 트리메틸실란, 테트라메틸실란, 테트라메틸시클로테트라실록산, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔, 트리에톡시실란, 트리스디메틸아미노실란으로 이루어진 군에서 선택되 는 어느 하나인 반도체장치 제조방법.
  17. 제 13 항에 있어서, 화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 상기 산화규소막을 형성하는데 있어서의 온도는 상기 분리층을 형성하기 위해 주입된 원소가 이탈하지 않는 온도이고,
    상기 제2 가열 처리는 상기 분리층을 형성하기 위해 주입된 원소가 이탈하는 온도로 행해지는 반도체장치 제조방법.
  18. 제 13 항에 있어서, 화학 기상 성장법에 의해 상기 단결정 반도체 기판 위에 상기 산화규소막을 형성하는데 있어서의 온도는 350℃ 이하이고,
    상기 제2 가열 처리는 400℃ 이상의 온도로 행해지는 반도체장치 제조방법.
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