KR20080030361A - Autorefresh control circuit for semiconductor memory device - Google Patents

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Abstract

An auto refresh control circuit for a semiconductor memory device is provided to improve test performance by generating an auto refresh control signal with constant pulse width regardless of a clock period. According to a semiconductor memory device with an auto refresh command period shorter than the period of a clock signal applied from the outside, a decoding part(10) generates an auto refresh active signal corresponding to high pulse width of a clock signal when an auto refresh command is inputted by decoding commands applied from the outside. A control part(20) outputs a control signal with an enable period shorter than high pulse width of the clock signal, by combining the auto refresh active signal and a signal obtained by delaying and inverting the auto refresh active signal. A refresh mode signal output part(30) outputs a refresh mode signal controlled by a signal enabled by the control signal and a precharge command.

Description

반도체 메모리 장치의 오토리프레쉬 제어회로{Autorefresh control circuit for semiconductor memory device}Auto refresh control circuit for semiconductor memory device

도 1은 종래의 반도체 메모리 장치의 오토리프레쉬 제어회로의 동작 타이밍도.1 is an operation timing diagram of an auto refresh control circuit of a conventional semiconductor memory device.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 오토리프레쉬 제어회로를 나타내는 회로도.2 is a circuit diagram illustrating an auto refresh control circuit of a semiconductor memory device according to an embodiment of the present invention.

도 3은 도 2의 오토리프레쉬 제어회로의 동작 타이밍도. 3 is an operation timing diagram of the auto refresh control circuit of FIG. 2;

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 클럭 주기에 관계없이 정상적인 오토리프레쉬 동작을 수행하도록 제어신호를 발생하는 오토리프레쉬 제어회로에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly, to an auto refresh control circuit for generating a control signal to perform a normal auto refresh operation regardless of a clock cycle.

일반적으로 반도체 메모리 장치는 제조된 후 제품의 신뢰성을 확보하기 위하여 각종 테스트를 실시한다. 번인 테스트(Burn-In Test)는 상기 테스트중의 하나로 반도체 메모리 장치의 입출력 단자들을 테스트 신호 발생 회로와 연결하여 정상 동작 조건 보다 높은 온도, 전압 및 전류 등으로 스트레스를 인가하여 반도체 메모리 장치의 수명 및 결함 발생 여부를 체크하는 테스트이다. 이와 같은 테스트에서 결함이 발생된 반도체 메모리 장치를 제거하므로써 제품의 신뢰성을 보장한다.In general, after the semiconductor memory device is manufactured, various tests are performed to ensure the reliability of the product. The burn-in test is one of the above tests. The burn-in test is connected to the test signal generating circuit by connecting the input / output terminals of the semiconductor memory device with a test signal generating circuit to apply stress to a temperature, voltage, and current higher than the normal operating conditions. This is a test to check whether a defect has occurred. The reliability of the product is ensured by eliminating defective semiconductor memory devices in such tests.

한편, 기술의 발전으로 반도체 메모리 장치의 동작 속도는 빠른게 개선되고 있는 반면, 반도체 메모리 장치의 동작을 테스트하는 테스트 장비의 클럭 발생 속도는 이에 미치지 못하므로 테스트 상의 어려움이 증가되고 있다. On the other hand, due to the development of technology, the operation speed of the semiconductor memory device is being improved rapidly, while the clock generation speed of the test equipment for testing the operation of the semiconductor memory device is less than this, and the difficulty in test is increasing.

특히, 테스트 장비로부터 발생되는 클럭 주기 tCK가 오토리프레쉬 명령 주기 tRFC 보다 긴 경우, 오토리프레쉬(Autorefresh) 동작을 보장하지 못하는 문제가 있다. In particular, when the clock period tCK generated from the test equipment is longer than the auto refresh command period tRFC, there is a problem in that the auto refresh operation is not guaranteed.

주지된 바와같이, 오토리프레쉬 동작은 오토리프레쉬 명령 AREF에 의해 오토리프레쉬 액티브신호 AFACT가 인에이블되고, 이에 따라, 리프레쉬 모드신호 REF가 인에이블되어 내부 카운터로부터 출력되는 어드레스 신호를 이용하여 해당 워드라인을 액티브시킨 후 감지증폭기를 동작시켜 데이터를 리스토어(restore) 한다. 그후, 프리차지 명령 PCG에 의해 아이디엘신호 IDL이 인에이블되면 오토리프레쉬 액티브신호 AFACT가 디스에이블되고 이어서 리프레쉬 모드신호 REF가 디스에이블되어 내부 카운터를 업데이트하고 다음 워드라인을 인에이블시키는 과정으로 구성된다. As is well known, the auto refresh operation is enabled by the auto refresh command AREF, thereby enabling the auto refresh active signal AFACT. Accordingly, the refresh mode signal REF is enabled and the corresponding word line is output using the address signal output from the internal counter. After activation, the sense amplifiers operate to restore the data. After that, when the IDL signal IDL is enabled by the precharge command PCG, the auto refresh active signal AFACT is disabled, and then the refresh mode signal REF is disabled to update the internal counter and enable the next word line. .

도 1은 종래 반도체 메모리 장치의 오토리프레쉬 제어회로의 동작 타이밍도이다. 1 is an operation timing diagram of an auto refresh control circuit of a conventional semiconductor memory device.

도 1을 참조하면, 클럭 주기 tCK가 200n이고 오토리프레쉬 명령 주기 tRFC가 이보다 짧아서 프리차지 명령 PCG가 100n 이내로 인가되는 경우, 프리차지 명령 PCG에 의해 아이디엘신호 IDL은 인에이블되지만, 오토리프레쉬 액티브신호 AFACT가 디스에이블되지 않아 리프레쉬 모드신호 REF가 토클되지 못한다. 따라서, 내부 카운터가 업데이트되지 않아 다음 워드라인이 인에이블되지 않으므로 정상적인 오토리프레쉬 동작을 수행하지 못한다. Referring to FIG. 1, when the clock period tCK is 200n and the auto refresh command period tRFC is shorter than this and the precharge command PCG is applied within 100n, the IDL signal IDL is enabled by the precharge command PCG, but the auto refresh active signal AFACT is not disabled, so the refresh mode signal REF cannot be toggled. Therefore, since the internal counter is not updated and the next word line is not enabled, the normal auto refresh operation cannot be performed.

이는, 오토리프레쉬 액티브신호 AFACT의 하이 펄스 폭(high pulse width)이 클럭 주기 tCK의 하이 펄스 폭에 의존하여 결정되기 때문이다. 즉, 클럭 주기 tCK가 200n인 경우, 오토리프레쉬 액티브신호 AFACT는 클럭 CLK의 하이 펄스 구간인 100n 동안 아이디엘신호 IDL에 관계없이 하이 레벨을 유지한다. This is because the high pulse width of the auto refresh active signal AFACT is determined depending on the high pulse width of the clock period tCK. That is, when the clock period tCK is 200n, the auto refresh active signal AFACT maintains the high level regardless of the IDL signal IDL for 100n, which is the high pulse period of the clock CLK.

이와 같이, 테스트 장비에서 발생되는 클럭 속도에 따른 문제를 해결하기 위해 테스트 장비를 교체하는 방법이 제안될 수 있으나 이는 반도체 메모리 장치의 생산단가를 올리는 주요한 원인이 된다. As such, a method of replacing the test equipment may be proposed to solve the problem caused by the clock speed generated in the test equipment.

따라서, 본 발명의 목적은, 클럭 주기에 관계없이 일정한 펄스 폭을 갖는 오토리프레쉬 제어신호를 생성함으로써 테스트 성능을 향상시킨 반도체 메모리 장치의 오토리프레쉬 제어회로를 제공하는 데 있다. Accordingly, an object of the present invention is to provide an auto refresh control circuit of a semiconductor memory device having improved test performance by generating an auto refresh control signal having a constant pulse width irrespective of a clock period.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 오토리프레쉬 제어회로는, 외부로부터 인가되는 클럭 신호의 주기보다 오토리프레쉬 명령 주기가 짧은 반도체 메모리 장치에 있어서, 외부로부터 인가되는 명령들이 디코딩되어 오토리프레쉬 명령이 입력되면 클럭 신호의 하이 펄스 폭에 상응하는 오토리프레쉬 액티브신호를 생성하여 출력하는 디코딩부; 상기 오토리프레쉬 액티브신호와 상기 오토리프레쉬 액티브신호를 소정시간 지연 및 반전시킨 신호를 논리결합하여 인에이블 구간이 상기 클럭 신호의 하이 펄스 폭보다 작은 제어신호를 출력하는 제어부; 및 상기 제어신호와 프리차지 명령에 의해 인에이블되는 신호에 제어되는 리프레쉬 모드신호를 출력하는 리프레쉬 모드신호 출력부;를 포함하여 구성됨을 특징으로 한다. In the semiconductor memory device of the semiconductor memory device of the present invention for achieving the above object, in the semiconductor memory device having an auto refresh command cycle shorter than the cycle of the clock signal applied from the outside, the commands applied from the outside are decoded and A decoding unit generating and outputting an auto refresh active signal corresponding to a high pulse width of a clock signal when a refresh command is input; A controller configured to logically combine the auto refresh active signal and a signal obtained by delaying and inverting the auto refresh active signal for a predetermined time and output a control signal having an enable period smaller than a high pulse width of the clock signal; And a refresh mode signal output unit configured to output a refresh mode signal controlled to the signal enabled by the control signal and the precharge command.

상기 제어부는 상기 오토리프레쉬 액티브신호를 지연시키는 지연부; 상기 지연부의 출력신호을 반전시키는 제1 인버터; 상기 오토리프레쉬 액티브신호와 상기 제1 인버터의 출력신호를 낸드결합하는 낸드게이트; 및 상기 낸드게이트의 출력신호를 반전하여 상기 제어신호를 출력하는 제2 인버터;를 포함하여 구성됨이 바람직하다. The control unit includes a delay unit for delaying the auto refresh active signal; A first inverter for inverting the output signal of the delay unit; A NAND gate NAND coupling the auto refresh active signal and an output signal of the first inverter; And a second inverter outputting the control signal by inverting the output signal of the NAND gate.

상기 지연부는 상기 프리차지 명령이 인가되는 시점보다 적어도 짧은 상기 지연시간을 갖도록 설정됨이 바람직하다. Preferably, the delay unit is set to have the delay time that is at least shorter than a time point at which the precharge command is applied.

상기 리프레쉬 모드신호 출력부는 RS플립플롭으로 구성됨이 바람직하다. Preferably, the refresh mode signal output unit is configured as an RS flip flop.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세한 설명한다. Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention;

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 오토리프레쉬 제어회로를 나타내는 회로도이다. 2 is a circuit diagram illustrating an auto refresh control circuit of a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 메모리 장치의 오토리프레쉬 제어회로는, 디코딩부(10)와 제어부(20) 및 리프레쉬 모드신호 출력부(30)를 포함하여 구성된다. Referring to FIG. 2, the auto refresh control circuit of the semiconductor memory device includes a decoding unit 10, a control unit 20, and a refresh mode signal output unit 30.

디코딩부(10)는 라이트 인에이블신호 WE(Write Enable)를 반전하는 인버터(12)와, 인버터(12)의 출력신호와 컬럼 어드레스 스토로브 신호 CAS(Column Address Strobe)를 낸드결합하는 낸드게이트(14)와, 칩 선택 신호 CS(Chip Select)와 로우 어드레스 스토로브 신호 RAS(Row Address Strobe) 및 클럭 신호 CLK를 낸드결합하는 낸드게이트(16)와, 낸드게이트(14, 16)의 출력을 노아결합하는 노아게이트(18)를 포함하여 구성된다. The decoding unit 10 may include an inverter 12 for inverting the write enable signal WE (Write Enable), and a NAND gate for NAND coupling an output signal of the inverter 12 and a column address stove signal CAS (Column Address Strobe). 14), the NAND gate 16 which NAND couples the chip select signal CS (Chip Select), the row address strobe signal RAS (Row Address Strobe), and the clock signal CLK, and the output of the NAND gates 14 and 16. It comprises a noah gate 18 to be coupled.

제어부(20)는 오토리프레쉬 액티브신호 AFACT를 지연시키는 지연부(22)와 지연부(22)의 출력을 반전시키는 인버터(24)와 인버터(24)의 출력신호 A와 오토리프레쉬 액티브신호 AFACT를 낸드결합하는 낸드게이트(26) 및 이를 반전시켜 제어신호 AFACT_N을 출력하는 인버터(26)를 포함하여 구성된다. The control unit 20 generates a delay unit 22 for delaying the auto refresh active signal AFACT, an inverter 24 for inverting the output of the delay unit 22, an output signal A of the inverter 24, and an auto refresh active signal AFACT. And an inverter 26 for coupling the NAND gate 26 and inverting the same to output the control signal AFACT_N.

리프레쉬 모드신호 출력부(30)는 제어신호 AFACF_N와 프리차지 명령에 의해 활성화되는 아이디엘신호 IDL에 의해 리프레쉬 모드신호 REF를 출력하는 RS플리플롭으로 구성된다. The refresh mode signal output unit 30 is composed of an RS flip-flop that outputs the refresh mode signal REF by the control signal AFACF_N and the IDL signal IDL activated by the precharge command.

도 3은 도 2의 오토리프레쉬 제어회로의 동작 타이밍도이다. 3 is an operation timing diagram of the auto refresh control circuit of FIG. 2.

도 3을 참조하여 오토리프레쉬 제어회로의 동작을 살펴보면 다음과 같다. An operation of the auto refresh control circuit will be described with reference to FIG. 3.

디코딩부(10)는 디램의 외부에서 인가되는 명령어들(예를 들면, CAS, WE, CS, RAS)과 클럭 CLK를 입력받아 논리결합하여 오토리프레쉬 액티브신호 AFACT를 출력한다. The decoding unit 10 receives the instructions (for example, CAS, WE, CS, RAS) applied from the outside of the DRAM and the clock CLK and logically combines them to output the auto refresh active signal AFACT.

즉, WE가 로우 레벨로 인가되고, CAS, CS, RAS 하이 레벨로 인가될때 오토리프레쉬 명령 AREF가 입력된 것으로 판단하여 클럭 CLK의 라이징에서 오토리프레쉬 액티브신호 AFACT를 인에이블시킨다. 그리고, 클럭 CLK의 폴링에서 오토리프레쉬 액티브신호 AFACT를 디스에이블시킨다. 따라서, 오토리프레쉬 액티브신호 AFACT의 하이 펄스 폭은 클럭 CLK의 하이 펄스 구간에 상응하여 정해진다. That is, when WE is applied at the low level and is applied at the CAS, CS, and RAS high levels, it is determined that the auto refresh command AREF is input and the auto refresh active signal AFACT is enabled at the rising of the clock CLK. Then, the auto refresh active signal AFACT is disabled during the polling of the clock CLK. Therefore, the high pulse width of the auto refresh active signal AFACT is determined corresponding to the high pulse period of the clock CLK.

제어부(20)는 오토리프레쉬 액티브신호 AFACT와 이를 지연 및 반전시킨 신호 A를 낸드조합함으로써 오토리프레쉬 액티브신호 AFACT의 하이 펄스 폭이 지연부(22)의 지연시간(D)에 의해 조절되는 제어신호 AFACT_N을 출력한다. The control unit 20 performs a NAND combination of the auto refresh active signal AFACT and the delayed and inverted signal A to control the signal AFACT_N in which the high pulse width of the auto refresh active signal AFACT is adjusted by the delay time D of the delay unit 22. Outputs

여기서, 지연부(22)의 지연시간(D)은 적어도 프리차지 명령 PCG가 인가되는 시점보다 적도록 설계됨이 바람직하다. Here, the delay time D of the delay unit 22 is preferably designed to be at least less than the time when the precharge command PCG is applied.

리프레쉬 모드신호 출력부(30)는 RS플립플롭의 R단자로 제어신호 AFACF_N를 입력받고 S단자로 아이디엘신호 IDL를 입력받아 제어신호 AFACF_N가 하이로 인에이블될 때 인에이블되고 제어신호 AFACF_N가 로우로 디스에이블되고 아이디엘신호 IDL가 하이로 인에이블될 때 디스에이블되는 리프레쉬 모드신호 REF를 출력한다. The refresh mode signal output unit 30 is enabled when the control signal AFACF_N is enabled when the control signal AFACF_N is input to the R terminal of the RS flip-flop and the IDL signal IDL is input to the S terminal, and the control signal AFACF_N is low. Outputs the refresh mode signal REF, which is disabled when the signal is low disabled and the IDL signal IDL is enabled high.

따라서, 리프레쉬 모드신호 REF는 오토리프레쉬 명령 주기 tRFC 내에 토클되어 오토리프레쉬 동작을 정상적으로 수행하게 된다. Therefore, the refresh mode signal REF is toggled in the auto refresh command period tRFC to normally perform the auto refresh operation.

이와 같이, 본 발명의 반도체 메모리 장치의 오토리프레쉬 제어회로를 통해 외부 클럭 주기 tCK에 관계없이 프리차지 명령 PCG가 인가되기 이전에 디스에이블되는 일정한 하이 펄스 구간을 갖는 제어신호 AFACT_N를 생성하고, 오토리프레쉬 액티브신호 AFACT가 디스에이블되지 않더라도 아이디엘신호 IDL이 인에이블될 때 제어신호 AFACT_N에 의해 리프레쉬 모드신호 REF를 토클되게 하므로써 정상적인 오토리프레쉬 동작을 보장한다. As described above, the auto refresh control circuit of the semiconductor memory device of the present invention generates the control signal AFACT_N having a constant high pulse period that is disabled before the precharge command PCG is applied regardless of the external clock period tCK, and then auto refreshes the auto refresh control circuit. Even if the active signal AFACT is not disabled, the normal mode of auto refresh operation is ensured by causing the refresh mode signal REF to be toggled by the control signal AFACT_N when the IDL signal IDL is enabled.

따라서, 본 발명에 의하면, 테스트 장비에서 출력되는 클럭 주기에 관계없이 프리차지 명령 이전에 디스에이블되는 일정한 펄스 폭을 갖는 오토리프레쉬 제어신호를 생성하는 반도체 메모리의 오토리프레쉬 제어회로를 제공함으로써 테스트 성능을 향상시키는 효과가 있다. Accordingly, the present invention provides a test performance by providing an auto refresh control circuit of a semiconductor memory that generates an auto refresh control signal having a constant pulse width that is disabled before a precharge command regardless of the clock period output from the test equipment. It is effective to improve.

Claims (4)

외부로부터 인가되는 클럭 신호의 주기보다 오토리프레쉬 명령 주기가 짧은 반도체 메모리 장치에 있어서, A semiconductor memory device having an auto refresh command cycle shorter than a cycle of a clock signal applied from the outside, 외부로부터 인가되는 명령들이 디코딩되어 오토리프레쉬 명령이 입력되면 클럭 신호의 하이 펄스 폭에 상응하는 오토리프레쉬 액티브신호를 생성하여 출력하는 디코딩부;A decoding unit which generates and outputs an auto refresh active signal corresponding to a high pulse width of a clock signal when the commands applied from the outside are decoded and an auto refresh command is input; 상기 오토리프레쉬 액티브신호와 상기 오토리프레쉬 액티브신호를 소정시간 지연 및 반전시킨 신호를 논리결합하여 인에이블 구간이 상기 클럭 신호의 하이 펄스 폭보다 작은 제어신호를 출력하는 제어부; 및A controller configured to logically combine the auto refresh active signal and a signal obtained by delaying and inverting the auto refresh active signal for a predetermined time and output a control signal having an enable period smaller than a high pulse width of the clock signal; And 상기 제어신호와 프리차지 명령에 의해 인에이블되는 신호에 제어되는 리프레쉬 모드신호를 출력하는 리프레쉬 모드신호 출력부;A refresh mode signal output unit configured to output a refresh mode signal controlled to a signal enabled by the control signal and a precharge command; 를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 제어회로.Auto refresh control circuit of a semiconductor memory device, characterized in that configured to include. 제 1 항에 있어서, The method of claim 1, 상기 제어부는 The control unit 상기 오토리프레쉬 액티브신호를 지연시키는 지연부;A delay unit for delaying the auto refresh active signal; 상기 지연부의 출력신호을 반전시키는 제1 인버터;A first inverter for inverting the output signal of the delay unit; 상기 오토리프레쉬 액티브신호와 상기 제1 인버터의 출력신호를 낸드결합하 는 낸드게이트; 및A NAND gate NAND coupling the auto refresh active signal and an output signal of the first inverter; And 상기 낸드게이트의 출력신호를 반전하여 상기 제어신호를 출력하는 제2 인버터;A second inverter for inverting the output signal of the NAND gate and outputting the control signal; 를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 제어회로.Auto refresh control circuit of a semiconductor memory device, characterized in that configured to include. 제 2 항에 있어서, The method of claim 2, 상기 지연부는 상기 프리차지 명령이 인가되는 시점보다 적어도 짧은 상기 지연시간을 갖도록 설정됨을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 제어회로.And the delay unit is set to have the delay time at least shorter than the time when the precharge command is applied. 제 1 항에 있어서, The method of claim 1, 상기 리프레쉬 모드신호 출력부는 RS플립플롭으로 구성됨을 특징으로 하는 반도체 메모리 장치의 오토리프레쉬 제어회로.And the refresh mode signal output unit is configured as an RS flip-flop.
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