KR20040105060A - 유효 출력 데이터 윈도우（Ｖａｌｉｄ ｏｕｔｐｕｔｄａｔａ ｗｉｎｄｏｗ）를 확장시킬 수 있는 출력회로를구비하는 동기식 메모리장치 및 유효 출력 데이터 윈도우확장 방법 - Google Patents

유효 출력 데이터 윈도우（Ｖａｌｉｄ ｏｕｔｐｕｔｄａｔａ ｗｉｎｄｏｗ）를 확장시킬 수 있는 출력회로를구비하는 동기식 메모리장치 및 유효 출력 데이터 윈도우확장 방법 Download PDF

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Abstract

테스트 모드시 유효 출력 데이터 윈도우(Valid output data window)를 확장시킬 수 있는 출력회로를 구비하는 동기식 메모리장치 및 유효 출력 데이터 윈도우 확장 방법이 개시된다. 상기 동기식 메모리장치는, 메모리셀 어레이, 및 정상 모드시에는 상기 메모리셀 어레이로부터 독출된 데이터를 순차적으로 출력하고 테스트 모드시에는 데이터 경로를 변경하여 N번 연속하여 동일한 데이터를 출력하는 출력회로를 구비하는 것을 특징으로 한다. 상기 N은 2이상이다. 상기 출력 회로에 의해 정상 모드시에는 동작 클럭 주파수에 따라 데이터가 외부로 출력되고 테스트 모드시에는 상기 동작 클럭 주파수의 1/N에 해당하는 주파수에 따라 데이터가 외부로 출력된다.

Description

유효 출력 데이터 윈도우（Ｖａｌｉｄ ｏｕｔｐｕｔ ｄａｔａ ｗｉｎｄｏｗ）를 확장시킬 수 있는 출력회로를 구비하는 동기식 메모리장치 및 유효 출력 데이터 윈도우 확장 방법{Synchronous memory device including output circuit capable of enlarging valid output data window and method for enlarging valid output data window}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 유효 출력 데이터 윈도우(Valid output data window)를 확장시킬 수 있는 출력회로를 구비하는 동기식 메모리장치 및 유효 출력 데이터 윈도우 확장 방법에 관한 것이다.
동기식 메모리장치의 데이터 대역폭(Band width)을 증가시키기 위하여 동작 주파수를 높이는 방법 또는 이중 데이터율(Double data rate) 기법을 이용해 한 주기에 2개의 데이터를 출력하는 방법등이 개발되어 왔다. 이와 같이 동기식 메모리장치의 동작 주파수가 높아지고 데이터 대역폭이 증가됨에 따라, 양산 테스트시 환경에 기인하여 출력 데이터에 대한 유효 구간, 즉 유효 출력 데이터 윈도우(Valid output data window)가 감소될 수 있으며 그 결과 정확한 테스트가 어려워 진다.
따라서 고주파 동기식 메모리장치에 대한 정확한 테스트를 위해서는 테스트 모드시 유효 출력 데이터 윈도우를 확장시킬 수 있는 방법이 필요하다.
본 발명이 이루고자하는 기술적 과제는, 테스트 모드시 유효 출력 데이터 윈도우(Valid output data window)를 확장시킬 수 있는 출력회로를 구비하는 동기식 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 동기식 메모리장치에 대한 테스트시 유효 출력 데이터 윈도우를 확장시킬 수 있는 방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1실시예에 따른 동기식 메모리장치를 나타내는 도면이다.
도 2는 도 1에 도시된 동기식 메모리장치에서 정상 모드 및 테스트 모드시의 출력 타이밍도를 나타내는 도면이다.
도 3은 본 발명의 제2실시예에 따른 동기식 메모리장치를 나타내는 도면이다.
도 4는 본 발명의 제3실시예에 따른 동기식 메모리장치를 나타내는 도면이다.
도 5는 도 4에 도시된 동기식 메모리장치에서 정상 모드 및 테스트 모드시의 출력 타이밍도를 나타내는 도면이다.
도 6은 본 발명의 제4실시예에 따른 동기식 메모리장치를 나타내는 도면이다.
도 7은 도 6에 도시된 동기식 메모리장치에서 정상 모드 및 테스트 모드시의 출력 타이밍도를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면(Aspect)에 따른 동기식 메모리장치는, 동작 클럭 주파수에 따라 데이터를 출력하는 정상 모드, 및 상기 동작 클럭 주파수의 1/N(N은 2이상의 자연수)에 해당하는 주파수에 따라 데이터를 출력하는 테스트 모드를 구비하는 것을 특징으로 한다.
상기 본 발명의 일면에 따른 동기식 메모리장치는 외부에서 제어가능한 모드 레지스터 셋트(Mode Register Set, MRS)를 더 구비하고, 상기 테스트 모드는 상기 모드 레지스터 셋트에 의해 설정된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 동기식 메모리장치는, 메모리셀 어레이, 및 정상 모드시에는 상기 메모리셀 어레이로부터 독출된 데이터를 순차적으로 출력하고 테스트 모드시에는 데이터 경로를 변경하여 N(N은 2이상의 자연수)번 연속하여 동일한 데이터를 출력하는 출력회로를 구비하는 것을 특징으로 한다.
상기 출력회로는, 상기 테스트 모드시에는 상기 독출된 데이터의 하나의 비트를 N개의 출력라인으로 연결한다. 상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 동기식 메모리장치는, 외부에서 제어가능한 모드 레지스터셋트(Mode Register Set, MRS)를 더 구비하고, 상기 테스트 모드는 상기 모드 레지스터 셋트에 의해 설정된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 동기식 메모리장치는, 메모리셀 어레이, 및 제1테스트 모드시에는 상기 메모리셀 어레이로부터 독출된 데이터중 홀수번째 비트를 제1제어클럭에 응답하여 외부로 출력하고 제2테스트 모드시에는 상기 메모리셀 어레이로부터 독출된 데이터중 짝수번째 비트를 제2제어클럭에 응답하여 외부로 출력하는 출력 멀티플렉서를 구비하고, 상기 제1테스트 모드시에는 상기 제2제어클럭이 디스에이블되고 상기 제2테스트 모드시에는 상기 제1제어클럭이 디스에이블되는 것을 특징으로 한다.
상기 본 발명의 또 다른 일면에 따른 동기식 메모리장치는, 외부에서 제어가능한 모드 레지스터 셋트(Mode Register Set, MRS)를 더 구비하고, 상기 제1 및 제2테스트 모드는 상기 모드 레지스터 셋트에 의해 설정된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 동기식 메모리장치는, 메모리셀 어레이, 및 상기 메모리셀 어레이로부터 독출된 데이터를 저장하는 FIFO 회로를 포함하고, 상기 FIFO 회로에 저장된 데이터중 홀수번째 비트를 제1제어클럭에 응답하여 외부로 출력하고 상기 FIFO 회로에 저장된 데이터중 짝수번째 비트를 제2제어클럭에 응답하여 외부로 출력하는 출력 멀티플렉서를 구비하고, 테스트 모드시에는 상기 제1제어클럭의 주파수와 상기 제2제어클럭의 주파수가 1/N(N은 2이상의 자연수)로 낮아지는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 동기식메모리장치는, 외부에서 제어가능한 모드 레지스터 셋트(MRS)를 더 구비하고, 상기 테스트 모드는 상기 모드 레지스터 셋트에 의해 설정된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 동기식 메모리장치의 유효 출력 데이터 윈도우 확장 방법은, 메모리셀 어레이 및 상기 메모리셀 어레이로부터 독출된 데이터를 외부로 출력하는 출력회로를 구비하는 동기식 메모리장치의 유효 출력 데이터 윈도우 확장 방법에 있어서, 테스트 모드시에 상기 출력회로의 데이터 경로를 변경하여 N(N은 2이상의 자연수)번 연속하여 동일한 데이터를 출력하는 단계를 구비하는 것을 특징으로 한다.
상기 출력하는 단계는, 상기 테스트 모드시에 상기 독출된 데이터의 하나의 비트를 N개의 출력라인으로 연결하는 단계를 구비한다.
상기 동기식 메모리장치는 외부에서 제어가능한 모드 레지스터 셋트(MRS)를 더 구비하고, 상기 테스트 모드는 상기 모드 레지스터 셋트에 의해 설정된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 동기식 메모리장치의 유효 출력 데이터 윈도우 확장 방법은, 메모리셀 어레이 및 상기 메모리셀 어레이로부터 독출된 데이터를 외부로 출력하는 출력회로를 구비하는 동기식 메모리장치의 유효 출력 데이터 윈도우 확장 방법에 있어서, 제1테스트 모드시에 제1제어클럭을 인에이블시키고 제2제어클럭을 디스에이블시키는 단계, 상기 제1테스트 모드시에 상기 메모리셀 어레이로부터 독출된 데이터중 홀수번째 비트를 상기 제1제어클럭에 응답하여 외부로 출력하는 단계, 제2테스트 모드시에 상기 제1제어클럭을 디스에이블시키고 상기 제2제어클럭을 인에이블시키는 단계, 및 상기 제2테스트 모드시에 상기 메모리셀 어레이로부터 독출된 데이터중 짝수번째 비트를 상기 제2제어클럭에 응답하여 외부로 출력하는 단계를 구비하는 것을 특징으로 한다.
상기 동기식 메모리장치는 외부에서 제어가능한 모드 레지스터 셋트(MRS)를 더 구비하고, 상기 제1 및 제2테스트 모드는 상기 모드 레지스터 셋트에 의해 설정된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1실시예에 따른 동기식 메모리장치를 나타내는 도면이고 도 2는 도 1에 도시된 동기식 메모리장치에서 정상 모드 및 테스트 모드시의 출력 타이밍도를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 동기식 메모리장치는, 메모리셀 어레이(11), 출력회로(13), 및 모드 레지스터 셋트(Mode Register Set, MRS)(15)를 구비한다.
출력회로(13)는, 정상 모드(Normal mode)시에는 메모리셀 어레이(11)로부터 독출된 데이터(RDIO_0 내지 RDIO_3)를 출력핀(17)을 통해 외부로 순차적으로 출력하고 테스트 모드시에는 데이터 경로를 변경하여 N(2 이상의 자연수)번 연속하여동일한 데이터를 외부로 출력한다. 따라서 도 2의 출력 타이밍도에 도시된 바와 같이 정상 모드시에는 동작 클럭(CLK)의 주파수에 따라 데이터(DOUT)가 출력되고, 테스트 모드시에는 동작 클럭(CLK) 주파수의 1/N에 해당하는 주파수에 따라 데이터(DOUT)가 출력된다.
도 2에는 상기 메모리장치가 이중 데이터율(DDR)로 동작하고 N이 2인 경우가 도시되어 있다. 이 경우 테스트 모드에서는 2번의 독출동작이 수행될 때 데이터가 모두 출력된다. 예컨대 데이터가 4비트일 경우에는 제1테스트 모드의 독출동작에서 두 개의 홀수번째 비트(D0,D2)가 각각 동작클럭(CLK)의 한 싸이클 동안에 출력되고 제2테스트 모드의 독출동작에서 두 개의 짝수번째 비트(D1,D3)가 각각 동작클럭(CLK)의 한 싸이클 동안에 출력된다.
따라서 본 발명의 제1실시예에 따른 메모리장치에서는 테스트 모드시 출력 데이터(DOUT)의 주파수가 낮아지므로 즉 출력 데이터(DOUT)의 데이터율이 낮아지므로 유효 출력 데이터 윈도우(Valid output data window)가 확장된다.
상기와 같은 동작을 위해 출력회로(13)는 멀티플렉서(13A) 및 출력 멀티플렉서(13B)를 구비한다. 멀티플렉서(13A)는 테스트 모드시 데이터 경로를 변경한다. 좀더 상세하게는, 멀티플렉서(13A)는 정상 모드시에는 메모리셀 어레이(11)로부터 독출된 데이터(RDIO_0 내지 RDIO_3)의 홀수번째 비트(RDIO_0, RDIO_2)를 홀수번째 출력라인(DO_0, DO_2)으로 전달하고 상기 독출된 데이터의 짝수번째 비트(RDIO_1, RDIO_3)를 짝수번째 출력라인(DO_1, DO_3)으로 전달한다. 또한 멀티플렉서(13A)는 테스트 모드의 제1테스트 모드시에는 상기 독출된 데이터의 홀수번째 비트(RDIO_0,RDIO_2)를 홀수번째 및 짝수번째 출력라인(DO_0/DO_1, DO_2/DO_3)으로 전달하고 테스트 모드의 제2테스트 모드시에는 상기 독출된 데이터의 짝수번째 비트(RDIO_1, RDIO_3)를 홀수번째 및 짝수번째 출력라인(DO_0/DO_1, DO_2/DO_3)으로 전달한다.
제1테스트 모드시에는 상기 독출된 데이터의 짝수번째 비트(RDIO_1, RDIO_3)가 출력라인들(DO_0 내지 DO_3)으로 전달되는 것이 블락킹된다. 제2테스트 모드시에는 상기 독출된 데이터의 홀수번째 비트(RDIO_0, RDIO_2)가 출력라인들(DO_0 내지 DO_3)으로 전달되는 것이 블락킹된다.
출력 멀티플렉서(13B)는 제1 및 제2제어클럭(CDQ_F, CDQ_S)에 의해 제어되고, 제1제어클럭(CDQ_F)에 응답하여 홀수번째 출력라인(DO_0, DO_2)의 데이터를 출력핀(17)을 통해 외부로 출력하고 제2제어클럭(CDQ_S)에 응답하여 짝수번째 출력라인(DO_1, DO_3)의 데이터를 출력핀(17)을 통해 외부로 출력한다. 제1 및 제2제어클럭(CDQ_F, CDQ_S)은 동작클럭(CLK)의 주파수와 동일한 주파수를 갖는다.
한편 본 발명의 제1실시예에 따른 동기식 메모리장치는 외부에서 제어가능한 모드 레지스터 셋트(Mode Register Set, MRS)(15)를 더 구비하고, 상기 테스트 모드는 MRS(15)에 의해 설정된다. 예컨대 모드 레지스터 셋트(Mode Register Set, MRS)(15)의 출력신호(TM1)이 활성화되면 제1테스트 모드가 설정되고 출력신호(TM2)가 활성화되면 제2테스트 모드가 설정된다.
도 3은 본 발명의 제2실시예에 따른 동기식 메모리장치를 나타내는 도면이다. 제2실시예에 따른 동기식 메모리장치에서 정상 모드 및 테스트 모드시의 출력 타이밍도는 도 2의 타이밍도와 동일하다.
도 3을 참조하면, 본 발명의 제2실시예에 따른 동기식 메모리장치는 제1실시예의 변형으로서 출력회로(33)의 구성이 도 1에 도시된 제1실시예의 출력회로(13)의 구성과 다소 다르다. 그러나 출력회로(33)의 출력동작은 제1실시예의 출력회로(13)의 출력동작과 동일하고 출력회로(33)의 출력 타이밍도는 도 2의 타이밍도와 동일하다.
출력회로(33)는 멀티플렉서(33A) 및 출력 멀티플렉서(33B)를 구비한다. 멀티플렉서(33A)는 테스트 모드시 데이터 경로를 변경한다. 멀티플렉서(33A)는 정상 모드시에는 메모리셀 어레이(11)로부터 독출된 데이터(RDIO_0 내지 RDIO_3)의 홀수번째 비트(RDIO_0, RDIO_2)를 홀수번째 출력라인(DO_0, DO_2)으로 전달하고 상기 독출된 데이터의 짝수번째 비트(RDIO_1, RDIO_3)를 짝수번째 출력라인(DO_1, DO_3)으로 전달한다. 또한 멀티플렉서(33A)는 테스트 모드의 제1테스트 모드시에도 정상 모드시와 마찬가지로 독출된 데이터(RDIO_0 내지 RDIO_3)의 홀수번째 비트(RDIO_0, RDIO_2)를 홀수번째 출력라인(DO_0, DO_2)으로 전달하고 상기 독출된 데이터의 짝수번째 비트(RDIO_1, RDIO_3)를 짝수번째 출력라인(DO_1, DO_3)으로 전달한다. 테스트 모드의 제2테스트 모드시에는 멀티플렉서(33A)는 상기 독출된 데이터의 짝수번째 비트(RDIO_1, RDIO_3)를 홀수번째 출력라인(DO_0, DO_2)으로 전달한다.
출력 멀티플렉서(33B)는 제1 및 제2제어클럭(CDQ_F, CDQ_S)에 의해 제어되고 제1테스트 모드 및 제2테스트 모드시에는 제1제어클럭(CDQ_F)만이 인에이블되고 제2제어클럭(CDQ_S)은 디스에이블된다. 출력 멀티플렉서(33B)는 제1테스트 모드시에는 제1제어클럭(CDQ_F)에 응답하여 홀수번째 출력라인(DO_0, DO_2)의 데이터를출력핀(17)을 통해 외부로 출력하고 제2테스트 모드시에도 제1제어클럭(CDQ_F)에 응답하여 홀수번째 출력라인(DO_0, DO_2)의 데이터를 출력핀(17)을 통해 외부로 출력한다.
좀더 설명하면, 제2실시예에 따른 동기식 메모리장치는 제1실시예의 변형으로서 테스트 모드시 데이터 출력의 기준이 되는 두 개의 제어클럭(CDQ_F, CDQ_S)중 CDQ_F만을 이용하고 CDQ_S를 디스에이블시킨다. 이 상태에서 테스트 모드시 멀티플렉서(33A)가 데이터 경로를 상술한 바와 같이 변경함으로써 2번 연속하여 동일한 데이터가 외부로 출력된다. 따라서 제1실시예와 마찬가지로 테스트 모드시에는 동작 클럭(CLK) 주파수의 1/2에 해당하는 주파수에 따라 데이터(DOUT)가 출력된다.
제2실시예가 제1실시예와 다른 점은 CDQ_S를 디스에이블시켜 CDQ_F의 제어를 받는 경로들, 즉 홀수번째 출력라인(DO_0, DO_2)만을 이용하여 테스트를 진행하는 점이다. 이로 인해 CDQ_S의 제어를 받는 경로들, 즉 짝수번째 출력라인(DO_1, DO_3)에 대한 테스트는 실제로는 수행되지 않게 되는 단점이 있으나, RDIO와 DO 사이의 멀티플렉서(33A)가 동작이 비교적 간단해지면서 구현도 쉽고 정상 모드에서의 동작에 거의 영향을 미치지 않게 회로가 구현될 수 있다는 장점이 있다.
도 4는 본 발명의 제3실시예에 따른 동기식 메모리장치를 나타내는 도면이고 도 5는 도 4에 도시된 동기식 메모리장치에서 정상 모드 및 테스트 모드시의 출력 타이밍도를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제3실시예에 따른 동기식 메모리장치는, 메모리셀 어레이(11), 출력 멀티플렉서(43), 및 모드 레지스터 셋트(MRS)(15)를 구비한다.
제3실시예에서는 제1테스트 모드시에 제2제어클럭(CDQ_S)이 디스에이블되고 제2테스트 모드시에는 제1제어클럭(CDQ_F)이 디스에이블된다. 출력 멀티플렉서(43)는 제1테스트 모드시에는 메모리셀 어레이(11)로부터 독출된 데이터(RDIO_0 내지 RDIO_3)중 홀수번째 비트(RDIO_0, RDIO_2)를 CDQ_F에 응답하여 외부로 출력하고 제2테스트 모드시에는 상기 독출된 데이터중 짝수번째 비트(RDIO_1, RDIO_3)를 CDQ_S에 응답하여 외부로 출력한다. 제1 및 제2테스트 모드는 모드 레지스터 셋트(MRS)(15)에 의해 설정된다.
정상 모드시에는 제1제어클럭(CDQ_F) 및 제2제어클럭(CDQ_S)은 모두 인에이블된다. 정상 모드시에는 출력 멀티플렉서(43)는 상기 독출된 데이터중 홀수번째 비트(RDIO_0, RDIO_2)를 CDQ_F에 응답하여 외부로 출력하고 상기 독출된 데이터중 짝수번째 비트(RDIO_1, RDIO_3)를 CDQ_S에 응답하여 외부로 출력한다.
좀더 설명하면, 제3실시예가 제1실시예 및 제2실시예와 다른 점은 제2테스트 모드에서 출력되는 데이터가 제1테스트 모드에서 출력되는 데이터에 비해 반 싸이클 늦다는 것이다. 상술한 바와 같이 이러한 동작을 수행하기 위한 회로는, 멀티플렉서를 이용한 데이터 경로 변경없이 출력 멀티플렉서(43)에서 데이터 출력의 기준이 되는 CDQ_F와 CDQ_S를 인에이블/디스에이블함으로써 쉽게 구현할 수 있다.
이상에서 설명한 본 발명의 제1 내지 제3실시예에 따른 메모리장치에서는 테스트 모드시 출력 데이터(DOUT)의 주파수가 낮아지므로 즉 출력 데이터(DOUT)의 데이터율이 낮아지므로 유효 출력 데이터 윈도우(Valid output data window)가 확장된다. 따라서 테스트시 메모리장치에 대한 정확한 테스트가 가능한 장점이 있다.
그러나 테스트 모드시 유효 출력 데이터 윈도우(Valid output data window)가 확장된 반면에 독출 동작이 반복되어야 하는 단점이 있다. 예컨대 유효 출력 데이터 윈도우가 2배로 확장될 경우 즉 한 싸이클 동안에 2번 연속하여 동일한 데이터가 출력될 경우에는 테스트 모드시 독출동작이 2번 수행되어야 한다. 즉 상술한 바와 같이 먼저 제1테스트 모드에서의 독출동작이 수행된 후 제2테스트 모드에서의 독출동작이 수행되어야 한다. 그러나, 통상적으로 테스트 장비의 한계로 인해 독출 동작을 2번 이상씩 적용하기도 하므로 실제로는 이러한 테스트 모드를 적용함으로써 시간적 손해는 없을 것이다.
도 6은 본 발명의 제4실시예에 따른 동기식 메모리장치를 나타내는 도면이고 도 7은 도 6에 도시된 동기식 메모리장치에서 정상 모드 및 테스트 모드시의 출력 타이밍도를 나타내는 도면이다. 제4실시예에 따른 동기식 메모리장치에서는 테스트 모드시 유효 출력 데이터 윈도우(Valid output data window)가 확장되면서도 단 1번의 독출 동작에 의해 테스트될 수 있다.
도 6을 참조하면, 본 발명의 제4실시예에 따른 동기식 메모리장치는, 메모리셀 어레이(11), FIFO 회로를 포함하는 출력 멀티플렉서(63), 및 모드 레지스터 셋트(MRS)(15)를 구비한다.
출력 멀티플렉서(63) 내의 FIFO 회로는 메모리셀 어레이(11)로부터 독출된 데이터를 저장하고 출력 멀티플렉서(63)는 상기 FIFO 회로에 저장된 데이터중 홀수번째 비트를 제1제어클럭(CDQ_F)에 응답하여 외부로 출력하고 상기 FIFO 회로에 저장된 데이터중 짝수번째 비트를 제2제어클럭(CDQ_S)에 응답하여 외부로 출력한다.
특히 도 7의 타이밍도에 도시된 바와 같이 테스트 모드시에는 정상 모드시에 비하여 제1제어클럭(CDQ_F)의 주파수와 제2제어클럭(CDQ_S)의 주파수가 1/N(N은 2이상의 자연수)로 낮아진다.
좀더 설명하면, 제4실시예에서는 출력 멀티플렉서(63) 내에 FIFO 회로를 구비시키고 FIFO 회로의 출력에 대해 기준이 되는 클럭들(CDQ_F, CDQ_S)의 주파수를 1/N(N은 2이상의 자연수)로 낮추는 방법이 이용된다. 웨이브 파이프라인(wave pipeline) 방식으로 레이턴시(latency)를 제어하는 메모리장치는 상기 FIFO 회로를 이미 가지고 있으므로, 이 FIFO 회로의 출력을 제어하는 클럭들(CDQ_F, CDQ_S)의 주파수만을 1/N로 낮추면 쉽게 구현될 수 있다.
한편 본 발명의 제4실시예에 따른 동기식 메모리장치는 외부에서 제어가능한 모드 레지스터 셋트(MRS)(15)를 더 구비하고, 상기 테스트 모드는 MRS(15)에 의해 설정된다. 예컨대 모드 레지스터 셋트(MRS)(15)의 출력신호(TM)가 활성화되면 테스트 모드가 설정된다.
상술한 제4실시예에서는 테스트 모드시에는 정상동작시에 비하여 마지막 출력 데이터(D3)가 나오는 시점이 뒤쪽으로 밀리므로 데이터 충돌에 유의하여 테스트 패턴을 구현해야 하는 제약이 있다. 그러나 제1 내지 제3실시예에서는 테스트 모드시 유효 출력 데이터 윈도우를 확장하기 위해서는 독출동작이 2번 이상 수행되어야 하는 단점이 있으나 제4실시예에서는 독출동작이 한번만 수행되어도 되는 장점이 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 동기식 메모리장치에서는 테스트 모드시 유효 출력 데이터 윈도우가 확장될 수 있다. 따라서 본 발명에 따른 메모리장치에 대한 테스트시 정확한 테스트가 가능한 장점이 있다.

Claims (30)

  1. 동작 클럭 주파수에 따라 데이터를 출력하는 정상 모드; 및
    상기 동작 클럭 주파수의 1/N(N은 2이상의 자연수)에 해당하는 주파수에 따라 데이터를 출력하는 테스트 모드를 구비하는 것을 특징으로 하는 동기식 메모리장치.
  2. 제1항에 있어서,
    외부에서 제어가능한 모드 레지스터 셋트(Mode Register Set, MRS)를 더 구비하고,
    상기 테스트 모드는 상기 모드 레지스터 셋트에 의해 설정되는 것을 특징으로 하는 동기식 메모리장치.
  3. 제1항에 있어서, 상기 테스트 모드에서는 N번의 독출동작이 수행될 때 상기 데이터가 모두 출력되는 것을 특징으로 하는 동기식 메모리장치.
  4. 제1항에 있어서, 상기 테스트 모드에서 1번의 독출동작이 수행될 때 상기 데이터가 모두 출력되는 것을 특징으로 하는 동기식 메모리장치.
  5. 메모리셀 어레이; 및
    정상 모드시에는 상기 메모리셀 어레이로부터 독출된 데이터를 순차적으로 출력하고 테스트 모드시에는 데이터 경로를 변경하여 N(N은 2이상의 자연수)번 연속하여 동일한 데이터를 출력하는 출력회로를 구비하는 것을 특징으로 하는 동기식 메모리장치.
  6. 제5항에 있어서, 상기 출력회로는, 상기 테스트 모드시에는 상기 독출된 데이터의 하나의 비트를 N개의 출력라인으로 연결하는 것을 특징으로 하는 동기식 메모리장치.
  7. 제5항에 있어서, 상기 출력회로는,
    상기 정상 모드시에는 상기 독출된 데이터의 홀수번째 비트를 홀수번째 출력라인으로 전달하고 상기 독출된 데이터의 짝수번째 비트를 짝수번째 출력라인으로 전달하며, 상기 테스트 모드의 제1테스트 모드시에는 상기 독출된 데이터의 홀수번째 비트를 홀수번째 및 짝수번째 출력라인으로 전달하고 상기 테스트 모드의 제2테스트 모드시에는 상기 독출된 데이터의 짝수번째 비트를 상기 홀수번째 및 짝수번째 출력라인으로 전달하는 멀티플렉서; 및
    제1 및 제2제어클럭에 의해 제어되고, 상기 제1제어클럭에 응답하여 상기 홀수번째 출력라인의 데이터를 외부로 출력하고 상기 제2제어클럭에 응답하여 상기 짝수번째 출력라인의 데이터를 외부로 출력하는 출력 멀티플렉서를 구비하는 것을 특징으로 하는 동기식 메모리장치.
  8. 제7항에 있어서, 상기 제1테스트 모드시에는 상기 독출된 데이터의 짝수번째 비트가 상기 출력라인들로 전달되는 것이 블락킹되는 것을 특징으로 하는 동기식 메모리장치.
  9. 제7항에 있어서, 상기 제2테스트 모드시에는 상기 독출된 데이터의 홀수번째 비트가 상기 출력라인들로 전달되는 것이 블락킹되는 것을 특징으로 하는 동기식 메모리장치.
  10. 제5항에 있어서, 상기 출력회로는,
    상기 정상 모드시에는 상기 독출된 데이터의 홀수번째 비트를 홀수번째 출력라인으로 전달하고 상기 독출된 데이터의 짝수번째 비트를 짝수번째 출력라인으로 전달하며, 상기 테스트 모드의 제1테스트 모드시에도 상기 정상 모드시와 마찬가지로 상기 독출된 데이터의 홀수번째 비트를 상기 홀수번째 출력라인으로 전달하고 상기 독출된 데이터의 짝수번째 비트를 상기 짝수번째 출력라인으로 전달하며, 상기 테스트 모드의 제2테스트 모드시에는 상기 독출된 데이터의 짝수번째 비트를 상기 홀수번째 출력라인으로 전달하는 멀티플렉서; 및
    제1 및 제2제어클럭에 의해 제어되고, 상기 제1테스트 모드시에는 상기 제1제어클럭에 응답하여 상기 홀수번째 출력라인의 데이터를 외부로 출력하고 상기 제2테스트 모드시에도 상기 제1제어클럭에 응답하여 상기 홀수번째 출력라인의 데이터를 외부로 출력하는 출력 멀티플렉서를 구비하고,
    상기 제1테스트 모드 및 상기 제2테스트 모드시에는 상기 제1제어클럭만이 인에이블되고 상기 제2제어클럭은 디스에이블되는 것을 특징으로 하는 동기식 메모리장치.
  11. 제5항에 있어서,
    외부에서 제어가능한 모드 레지스터 셋트(Mode Register Set, MRS)를 더 구비하고,
    상기 테스트 모드는 상기 모드 레지스터 셋트에 의해 설정되는 것을 특징으로 하는 동기식 메모리장치.
  12. 제5항에 있어서, 상기 테스트 모드에서는 N번의 독출동작이 수행될 때 상기 데이터가 모두 출력되는 것을 특징으로 하는 동기식 메모리장치.
  13. 메모리셀 어레이; 및
    제1테스트 모드시에는 상기 메모리셀 어레이로부터 독출된 데이터중 홀수번째 비트를 제1제어클럭에 응답하여 외부로 출력하고 제2테스트 모드시에는 상기 메모리셀 어레이로부터 독출된 데이터중 짝수번째 비트를 제2제어클럭에 응답하여 외부로 출력하는 출력 멀티플렉서를 구비하고,
    상기 제1테스트 모드시에는 상기 제2제어클럭이 디스에이블되고 상기 제2테스트 모드시에는 상기 제1제어클럭이 디스에이블되는 것을 특징으로 하는 동기식 메모리장치.
  14. 제13항에 있어서,
    외부에서 제어가능한 모드 레지스터 셋트(Mode Register Set, MRS)를 더 구비하고,
    상기 제1 및 제2테스트 모드는 상기 모드 레지스터 셋트에 의해 설정되는 것을 특징으로 하는 동기식 메모리장치.
  15. 메모리셀 어레이; 및
    상기 메모리셀 어레이로부터 독출된 데이터를 저장하는 FIFO 회로를 포함하고, 상기 FIFO 회로에 저장된 데이터중 홀수번째 비트를 제1제어클럭에 응답하여 외부로 출력하고 상기 FIFO 회로에 저장된 데이터중 짝수번째 비트를 제2제어클럭에 응답하여 외부로 출력하는 출력 멀티플렉서를 구비하고,
    테스트 모드시에는 상기 제1제어클럭의 주파수와 상기 제2제어클럭의 주파수가 1/N(N은 2이상의 자연수)로 낮아지는 것을 특징으로 하는 동기식 메모리장치.
  16. 제15항에 있어서,
    외부에서 제어가능한 모드 레지스터 셋트(Mode Register Set, MRS)를 더 구비하고,
    상기 테스트 모드는 상기 모드 레지스터 셋트에 의해 설정되는 것을 특징으로 하는 동기식 메모리장치.
  17. 제15항에 있어서, 상기 테스트 모드에서 1번의 독출동작이 수행될 때 상기 데이터가 모두 출력되는 것을 특징으로 하는 동기식 메모리장치.
  18. 메모리셀 어레이 및 상기 메모리셀 어레이로부터 독출된 데이터를 외부로 출력하는 출력회로를 구비하는 동기식 메모리장치의 유효 출력 데이터 윈도우 확장 방법에 있어서,
    테스트 모드시에 상기 출력회로의 데이터 경로를 변경하여 N(N은 2이상의 자연수)번 연속하여 동일한 데이터를 출력하는 단계를 구비하는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  19. 제18항에 있어서, 상기 출력하는 단계는,
    상기 테스트 모드시에 상기 독출된 데이터의 하나의 비트를 N개의 출력라인으로 연결하는 단계를 구비하는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  20. 제18항에 있어서, 상기 출력하는 단계는,
    상기 테스트 모드의 제1테스트 모드시에는 상기 독출된 데이터의 홀수번째 비트를 홀수번째 및 짝수번째 출력라인으로 전달하는 단계;
    상기 테스트 모드의 제2테스트 모드시에는 상기 독출된 데이터의 짝수번째 비트를 상기 홀수번째 및 짝수번째 출력라인으로 전달하는 단계; 및
    제1제어클럭에 응답하여 상기 홀수번째 출력라인의 데이터를 외부로 출력하는 단계; 및
    제2제어클럭에 응답하여 상기 짝수번째 출력라인의 데이터를 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  21. 제20항에 있어서, 상기 제1테스트 모드시에는 상기 독출된 데이터의 짝수번째 비트가 상기 출력라인들로 전달되는 것이 블락킹되는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  22. 제20항에 있어서, 상기 제2테스트 모드시에는 상기 독출된 데이터의 홀수번째 비트가 상기 출력라인들로 전달되는 것이 블락킹되는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  23. 제18항에 있어서, 상기 출력하는 단계는,
    상기 테스트 모드의 제1테스트 모드시에는 상기 독출된 데이터의 홀수번째 비트를 홀수번째 출력라인으로 전달하고 상기 독출된 데이터의 짝수번째 비트를 짝수번째 출력라인으로 전달하는 단계;
    상기 테스트 모드의 제2테스트 모드시에는 상기 독출된 데이터의 짝수번째 비트를 상기 홀수번째 출력라인으로 전달하는 단계;
    상기 제1테스트 모드시에 제어클럭에 응답하여 상기 홀수번째 출력라인의 데이터를 외부로 출력하는 단계; 및
    상기 제2테스트 모드시에 상기 제어클럭에 응답하여 상기 홀수번째 출력라인의 데이터를 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  24. 제18항에 있어서, 상기 동기식 메모리장치는 외부에서 제어가능한 모드 레지스터 셋트(MRS)를 더 구비하고, 상기 테스트 모드는 상기 모드 레지스터 셋트에 의해 설정되는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  25. 제18항에 있어서, 상기 테스트 모드에서는 N번의 독출동작이 수행될 때 상기 데이터가 모두 출력되는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  26. 메모리셀 어레이 및 상기 메모리셀 어레이로부터 독출된 데이터를 외부로 출력하는 출력회로를 구비하는 동기식 메모리장치의 유효 출력 데이터 윈도우 확장 방법에 있어서,
    제1테스트 모드시에 제1제어클럭을 인에이블시키고 제2제어클럭을 디스에이블시키는 단계;
    상기 제1테스트 모드시에 상기 메모리셀 어레이로부터 독출된 데이터중 홀수번째 비트를 상기 제1제어클럭에 응답하여 외부로 출력하는 단계;
    제2테스트 모드시에 상기 제1제어클럭을 디스에이블시키고 상기 제2제어클럭을 인에이블시키는 단계; 및
    상기 제2테스트 모드시에 상기 메모리셀 어레이로부터 독출된 데이터중 짝수번째 비트를 상기 제2제어클럭에 응답하여 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  27. 제26항에 있어서, 상기 동기식 메모리장치는 외부에서 제어가능한 모드 레지스터 셋트(MRS)를 더 구비하고, 상기 제1 및 제2테스트 모드는 상기 모드 레지스터 셋트에 의해 설정되는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  28. 메모리셀 어레이로부터 독출된 데이터를 저장하는 FIFO 회로를 포함하고 상기 FIFO 회로에 저장된 데이터를 제1제어클럭 및 제2제어클럭에 응답하여 외부로 출력하는 출력회로를 구비하는 동기식 메모리장치의 유효 출력 데이터 윈도우 확장 방법에 있어서,
    테스트 모드시에 상기 제1제어클럭의 주파수와 상기 제2제어클럭의 주파수를 1/N(N은 2이상의 자연수)로 낮추는 단계;
    상기 FIFO 회로에 저장된 데이터중 홀수번째 비트를 상기 주파수가 낮아진 제1제어클럭에 응답하여 외부로 출력하는 단계; 및
    상기 FIFO 회로에 저장된 데이터중 짝수번째 비트를 상기 주파수가 낮아진 제2제어클럭에 응답하여 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  29. 제28항에 있어서,
    외부에서 제어가능한 모드 레지스터 셋트(Mode Register Set, MRS)를 더 구비하고,
    상기 테스트 모드는 상기 모드 레지스터 셋트에 의해 설정되는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
  30. 제28항에 있어서, 상기 테스트 모드에서 1번의 독출동작이 수행될 때 상기 데이터가 모두 출력되는 것을 특징으로 하는 유효 출력 데이터 윈도우 확장 방법.
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