KR20030058254A - Semiconductor device having clocked sense amplifier and latch - Google Patents

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Abstract

PURPOSE: A semiconductor device provided with a clocked sense amplifier and a latch is provided to prevent the deterioration of output characteristics in response to the change of the load capacitance value of the clocked sense amplifier output terminal at the combined circuit of the clocked sense amplifier and the latch. CONSTITUTION: A semiconductor device includes a clocked sense amplifier(200), a buffer block(210) and a cross-coupled NAND latch block(220). In the semiconductor device, the clocked sense amplifier(200) performs the sense amplification to the differential input in response to the strobe signal. The buffer block(210) buffers the differential output of the clocked sense amplifier(200). And, the cross-coupled NAND latch block(220) latches the output of the buffer block(210).

Description

클럭드 감지증폭기와 래치를 구비한 반도체 소자{Semiconductor device having clocked sense amplifier and latch}Semiconductor devices having clocked sense amplifiers and latches

본 발명은 반도체 집적회로에 관한 것으로, 특히 클럭드 감지증폭기(clocked sense amplifier)와 래치(latch)를 구비한 반도체 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a semiconductor device having a clocked sense amplifier and a latch.

통상적으로, 반도체 소자의 입력 버퍼를 구성함에 있어서 클럭드 감지증폭기와 래치의 조합 회로를 사용하고 있다. 한편, 이러한 클럭드 감지증폭기와 래치의 조합 회로는 소자 내부의 소신호를 증폭하는 용도로도 사용되고 있다.In general, a combination circuit of a clocked sense amplifier and a latch is used to form an input buffer of a semiconductor device. On the other hand, a combination circuit of the clocked sense amplifier and the latch is also used for amplifying a small signal inside the device.

도 1은 종래기술에 따른 클럭드 감지증폭기와 래치의 회로도이다.1 is a circuit diagram of a clocked sense amplifier and a latch according to the prior art.

도 1을 참조하면, 종래기술에 따르면 클럭드 감지증폭기(100)와 그의 출력(M, Mb)을 래치하기 위한 크로스-커플드 낸드 래치(120)가 구비된다.Referring to FIG. 1, according to the related art, a cross-coupled NAND latch 120 for latching a clocked sense amplifier 100 and its outputs M and Mb is provided.

클럭드 감지증폭기(100)는 접지전원에 연결되며 스트로브 신호인 클럭(CLK)을 게이트 입력으로 하는 바이어스 트랜지스터(M9)와, 정입력(IN) 및 부입력(INb)을 게이트 입력으로 하는 차동입력 트랜지스터(M7, M8)와, 차동입력 트랜지스터(M7, M8)와 차동출력단(M, Mb) 사이에 제공되며 각각의 게이트와 차동출력단(M, Mb)이 크로스-커플된 NMOS 트랜지스터(M5, M6)와, 공급전원과 차동출력단(M, Mb) 사이에 제공되며 클럭(CLK)을 게이트 입력으로 하는 인에이블 트랜지스터(M1, M4)와, 인에이블 트랜지스터(M1, M4)와 병렬로 연결되며 각각의 게이트와 차동출력단(M, Mb)이 크로스-커플된 PMOS 트랜지스터(M2, M3)를 구비한다. 여기서, 차동입력 중 부입력(INb)은 경우에 따라 기준전압(Vref)으로 대체할 수 있다.The clocked sense amplifier 100 is connected to a ground power supply and has a bias transistor M9 having a gate input as a strobe signal clock CLK, and a differential input having a positive input IN and a negative input INg as a gate input. NMOS transistors M5 and M6, which are provided between transistors M7 and M8, and differential input transistors M7 and M8 and differential output terminals M and Mb, and whose gates and differential output terminals M and Mb are cross-coupled. And the enable transistors M1 and M4, which are provided between the power supply and the differential output terminals M and Mb and whose clock CLK is the gate input, are connected in parallel with the enable transistors M1 and M4, respectively. PMOS transistors M2 and M3 are cross-coupled with the gate and the differential output terminals M and Mb. Here, the negative input INb of the differential input may be replaced with the reference voltage Vref in some cases.

크로스-커플드 낸드 래치(120)는 클럭드 감지증폭기(100)의 부출력(Mb)을 일 입력으로 하는 제1 낸드 게이트(I1)와, 클럭드 감지증폭기(100)의 정출력(M)을 일 입력으로 하는 제2 낸드 게이트(I2)를 구비하며, 각 낸드 게이트(I1, I2)의 출력단은 다른 낸드 게이트의 타 입력단과 연결된다.The cross-coupled NAND latch 120 includes a first NAND gate I1 having the negative output Mb of the clocked sense amplifier 100 as one input, and a positive output M of the clocked sense amplifier 100. And a second NAND gate I2 having one input, and an output terminal of each of the NAND gates I1 and I2 is connected to another input terminal of another NAND gate.

상기와 같은 종래의 클럭드 감지증폭기(100)와 크로스-커플드 낸드 래치(120)의 조합 회로는 다이렉트 입력 버퍼, 전증폭기(pre-amplifier)를 추가한 입력 버퍼, 증폭 및 지연된 입력 데이터를 내부 클럭 타이밍에 동기시키기 위한 입력 버퍼로 사용되고 있으며, 앞서 밝힌 바와 같이 칩 내부의 소신호 증폭하거나 신호의 빠른 전송을 위해 증폭하는 기능을 수행한다.The combination circuit of the conventional clocked sense amplifier 100 and the cross-coupled NAND latch 120 includes a direct input buffer, an input buffer added with a pre-amplifier, and amplified and delayed input data. It is used as an input buffer to synchronize the clock timing. As previously mentioned, it is used to amplify small signals inside the chip or amplify the signal for fast transmission.

이때, 클럭드 감지증폭기(100)는 칩 내부의 클럭(또는 스트로브 신호)의 제어하에 차동입력(IN, INb)을 증폭하여 차동출력(M, Mb)을 생성하는 회로로서, 차동출력(M, Mb)은 초기에 같은 전압 레벨로 프리차지 되어 있다가 클럭이 인에이블 되면서 차동입력(IN, INb)에 대응하여 한쪽 출력은 원래 전위를 유지하고 다른쪽 출력은 반대로 천이된다.At this time, the clocked sense amplifier 100 is a circuit for amplifying the differential inputs IN and INb to generate the differential outputs M and Mb under the control of a clock (or strobe signal) inside the chip. Mb) is initially precharged to the same voltage level, and when the clock is enabled, one output maintains its original potential and the other output reverses in response to the differential inputs IN and INb.

크로스-커플드 낸드 래치(120)는 클럭(또는 스트로브 신호)이 디스에이블 된 상태에서 이전의 출력값을 유지하고, 이후 클럭(또는 스트로브 신호)이 다시 인에이블되면 차동출력(M, Mb)에 의해서 정해진 값을 출력하게 된다.The cross-coupled NAND latch 120 maintains the previous output value with the clock (or strobe signal) disabled, and by the differential output (M, Mb) when the clock (or strobe signal) is subsequently enabled again. Will output the specified value.

한편, 후단의 크로스-커플드 낸드 래치(120)는 이전에 래치된 값에 따라 입력 캐패시턴스가 바뀌는 특성이 있는데, 이는 클럭드 감지증폭기(100)의 출력 특성을 열화시키는 요인이 되고 있다.On the other hand, the cross-coupled NAND latch 120 of the rear stage has a characteristic that the input capacitance is changed according to the previously latched value, which is a factor that deteriorates the output characteristics of the clocked sense amplifier 100.

클럭드 감지증폭기(100)는 매우 작은 입력신호나 입력신호가 시간에 따라 변하는 상황에서도 차동증폭을 수행하는 민감한 회로이다. 따라서, 클럭드 감지증폭기(100)의 차동출력단(M, Mb)에 연결된 부하의 캐패시턴스 값이 달라지는 경우, 같은 입력 신호에 대해서도 서로 다른 결과가 출력되는 현상이 유발된다.The clocked sense amplifier 100 is a sensitive circuit that performs differential amplification even in a situation where a very small input signal or an input signal changes with time. Therefore, when the capacitance values of the loads connected to the differential output terminals M and Mb of the clocked sense amplifier 100 are different, different results are output for the same input signal.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 클럭드 감지증폭기와 래치의 조합회로에서 클럭드 감지증폭기 출력단의 부하 캐패시턴스 값의 변화에 따른 출력 특성 열화를 방지할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and a semiconductor capable of preventing deterioration of output characteristics due to a change in load capacitance value of a clocked sense amplifier output stage in a combination circuit of a clocked sense amplifier and a latch. The object is to provide an element.

도 1은 종래기술에 따른 클럭드 감지증폭기와 래치의 회로도.1 is a circuit diagram of a clocked sense amplifier and latch according to the prior art.

도 2는 본 발명의 일 실시예에 따른 클럭드 감지증폭기와 래치의 회로도.2 is a circuit diagram of a clocked sense amplifier and latch in accordance with an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 클럭드 감지증폭기와 래치의 회로도.3 is a circuit diagram of a clocked sense amplifier and latch in accordance with another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

200 : 클럭드 감지증폭부200: clocked detection amplifier

210 : 버퍼부210: buffer part

220 : 크로스-커플드 낸드 래치부220: cross-coupled NAND latch portion

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 스트로브 신호에 응답하여 차동입력에 대한 감지증폭을 수행하는 클럭드 감지증폭 수단; 상기 클럭드 감지증폭 수단의 차동출력을 버퍼링하기 위한 버퍼링 수단; 및 상기 버퍼링 수단의 출력을 래치하기 위한 래칭 수단을 구비하는 반도체 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, the clocked sense amplification means for performing a sense amplification for the differential input in response to the strobe signal; Buffering means for buffering the differential output of said clocked sense amplifying means; And latching means for latching an output of the buffering means.

클럭드 감지증폭기 출력단의 부하 캐패시턴스 값의 변화에 따른 출력 특성 열화를 방지하기 위해서는 차동출력단쪽에서 바라보는 입력 캐패시턴스를 같게 유지해야 한다. 이를 위해서 본 발명은 클럭드 감지증폭기의 출력단에 버퍼를 삽입하였다. 버퍼로는 입력 캐패시턴스의 변화가 없는 인버터를 사용할 수 있다.The input capacitance seen from the differential output stage must be kept the same to prevent degradation of output characteristics due to the change in the load capacitance value of the clocked sense amplifier output stage. To this end, the present invention inserts a buffer into the output of the clocked sense amplifier. An inverter can be used as the buffer without changing the input capacitance.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 2는 본 발명의 일 실시예에 따른 클럭드 감지증폭기와 래치의 회로도이다.2 is a circuit diagram of a clocked sense amplifier and a latch in accordance with an embodiment of the present invention.

도 2를 참조하면, 본 실시예에 따르면 클럭드 감지증폭부(200)와, 버퍼부(210)와, 크로스-커플드 낸드 래치부(220)가 구비된다.Referring to FIG. 2, according to the present embodiment, a clocked sense amplifier 200, a buffer 210, and a cross-coupled NAND latch unit 220 are provided.

클럭드 감지증폭부(200)는 상기 도 1의 클럭드 감지증폭기(100)의 회로 구성과 동일하며, 그 동작 또한 동일하다.The clocked sense amplifier 200 has the same circuit configuration as that of the clocked sense amplifier 100 of FIG. 1, and its operation is also the same.

버퍼부(210)는 클럭드 감지증폭부(200)의 부출력단(Mb)에 직렬 접속된 2 개의 인버터(I3, I4)와, 클럭드 감지증폭부(200)의 정출력단(M)에 직렬 접속된 2 개의 인버터(I5, I6)로 구성된다.The buffer unit 210 is serially connected to two inverters I3 and I4 connected in series to the sub-output terminal Mb of the clocked sense amplifier 200 and a constant output terminal M of the clocked sense amplifier 200. It consists of two inverters I5 and I6 connected.

크로스-커플드 낸드 래치부(220)의 구성 또한, 상기 도 1의 크로스-커플드 낸드 래치(120)의 구성과 동일하게, 2개의 낸드 게이트(I7, I8)로 구성된다.The structure of the cross-coupled NAND latch unit 220 is also composed of two NAND gates I7 and I8, similarly to the structure of the cross-coupled NAND latch 120 of FIG. 1.

즉, 본 실시예에서는 클럭드 감지증폭부(200)의 차동출력단(M, Mb)과 크로스-커플드 낸드 래치부(200) 사이에 버퍼부(210)를 삽입하여, 클럭드 감지증폭부(200)의 차동출력이 버퍼링되어 크로스-커플드 낸드 래치부(220)에 입력되도록 하였다.That is, in the present exemplary embodiment, the buffer 210 is inserted between the differential output terminals M and Mb of the clocked sense amplifier 200 and the cross-coupled NAND latch unit 200 so that the clocked sense amplifier ( The differential output of 200 is buffered to be input to the cross-coupled NAND latch unit 220.

이 경우, 클럭드 감지증폭부(200)의 출력단(M, Mb)에서 바라보는 캐패시턴스가 클럭드 감지증폭부(200)의 차동출력에 관계없이 일정하게 유지될 수 있다.In this case, the capacitance viewed from the output terminals M and Mb of the clocked sense amplifier 200 may be kept constant regardless of the differential output of the clocked sense amplifier 200.

도 3은 본 발명의 다른 실시예에 따른 클럭드 감지증폭기와 래치의 회로도이다.3 is a circuit diagram of a clocked sense amplifier and latch according to another embodiment of the present invention.

도 3을 참조하면, 본 실시예에 따르면 클럭드 감지증폭부(300)와, 버퍼부(310)와, 크로스-커플드 노아 래치부(320)가 구비된다.Referring to FIG. 3, according to the present exemplary embodiment, a clocked sense amplifier 300, a buffer 310, and a cross-coupled NOR latch 320 are provided.

클럭드 감지증폭부(300)는 상기 도 1의 클럭드 감지증폭기(300) 및 상기 도 2의 클럭드 감지증폭부(200)의 회로 구성과 동일하며, 그 동작 또한 동일하다.The clocked sense amplifier 300 is identical to the circuit configuration of the clocked sense amplifier 300 of FIG. 1 and the clocked sense amplifier 200 of FIG. 2, and the operation thereof is also the same.

버퍼부(310)는 클럭드 감지증폭부(300)의 부출력단(Mb)에 접속된 인버터(I9)와, 클럭드 감지증폭부(300)의 정출력단(M)에 접속된 인버터(I10)로 구성된다.The buffer unit 310 includes an inverter I9 connected to the negative output terminal Mb of the clocked sense amplifier 300 and an inverter I10 connected to the positive output terminal M of the clocked sense amplifier 300. It consists of.

크로스-커플드 노아 래치부(320)는 상기 도 2의 크로스-커플드 낸드 래치부(220)의 낸드 게이트(I7, I8)를 노아 게이트(I11, I12)로 대체하였다.The cross-coupled NOR latch portion 320 replaces the NAND gates I7 and I8 of the cross-coupled NAND latch portion 220 of FIG. 2 with NOR gates I11 and I12.

즉, 본 실시예에서는 상기 도 2의 버퍼부(210)의 인버터단수를 하나로 줄이고, 크로스-커플드 낸드 래치 대신 크로스-커플드 노아 래치를 사용하는 것이다. 이 경우에도 동작 및 기대되는 효과는 상기 일 실시예와 동일하다.That is, in this embodiment, the inverter stage of the buffer unit 210 of FIG. 2 is reduced to one, and a cross-coupled NOR latch is used instead of the cross-coupled NAND latch. Even in this case, the operation and expected effects are the same as in the above embodiment.

전술한 바와 같이 본 발명은 클럭드 감지증폭기와 래치 사이에 버퍼를 삽입함으로써 래치의 출력값에 무관한 입력 캐패시턴스를 제공하며, 이에 따라 클럭드 감지증폭기의 오동작을 방지할 수 있다.As described above, the present invention provides an input capacitance independent of the output value of the latch by inserting a buffer between the clocked sense amplifier and the latch, thereby preventing malfunction of the clocked sense amplifier.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서 사용된 클럭드 감지증폭부는 회로적으로 다르게 구현할 수 있으며, 크로스-커플드 낸드 래치나 크로스-커플드 노아 래치도 그 구성을 변경할 수 있다.For example, the clocked sense amplifier used in the above-described embodiment may be implemented differently in circuit, and the configuration of the cross-coupled NAND latch or the cross-coupled NOR latch may be changed.

또한, 전술한 실시예에서 사용된 버퍼부의 인버터의 수를 더 늘리는 경우에도 본 발명의 기술적 원리는 적용된다.In addition, the technical principle of the present invention also applies to the case where the number of inverters of the buffer portion used in the above embodiment is further increased.

전술한 본 발명은 클럭드 감지증폭기와 래치 사이에 버퍼를 삽입함으로써 클럭드 감지증폭기의 출력단쪽에서 바라본 입력 캐패시턴스가 출력값에 관계없이 일정하게 유지되도록 하는 효과가 있으며, 이를 통해 반도체 소자의 셋업/홀드 시간(setup/hold time)의 마진 향상을 기대할 수 있다.As described above, the present invention has an effect of maintaining a constant input capacitance viewed from the output side of the clocked sense amplifier regardless of the output value by inserting a buffer between the clocked sense amplifier and the latch. We can expect margin improvement of (setup / hold time).

Claims (6)

스트로브 신호에 응답하여 차동입력에 대한 감지증폭을 수행하는 클럭드 감지증폭 수단;Clocked sense amplifying means for performing sense amplification for the differential input in response to the strobe signal; 상기 클럭드 감지증폭 수단의 차동출력을 버퍼링하기 위한 버퍼링 수단; 및Buffering means for buffering the differential output of said clocked sense amplifying means; And 상기 버퍼링 수단의 출력을 래치하기 위한 래칭 수단Latching means for latching the output of the buffering means 을 구비하는 반도체 소자.A semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 버퍼링 수단은 적어도 하나의 인버터를 구비하는 것을 특징으로 하는 반도체 소자.And said buffering means comprises at least one inverter. 제2항에 있어서,The method of claim 2, 상기 래칭 수단은 크로스-커플드 낸드 래치인 것을 특징으로 하는 반도체 소자.And said latching means is a cross-coupled NAND latch. 제2항에 있어서,The method of claim 2, 상기 래칭 수단은 크로스-커플드 노아 래치인 것을 특징으로 하는 반도체 소자.And said latching means is a cross-coupled NOR latch. 제3항에 있어서,The method of claim 3, 상기 버퍼링 수단은 짝수 개의 상기 인버터를 구비하는 것을 특징으로 하는 반도체 소자.And said buffering means comprises an even number of said inverters. 제4항에 있어서,The method of claim 4, wherein 상기 버퍼링 수단은 홀수 개의 상기 인버터를 구비하는 것을 특징으로 하는 반도체 소자.And said buffering means comprises an odd number of said inverters.
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