KR100630676B1 - Flip-flop for semiconductor device - Google Patents

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KR100630676B1
KR100630676B1 KR1020010014050A KR20010014050A KR100630676B1 KR 100630676 B1 KR100630676 B1 KR 100630676B1 KR 1020010014050 A KR1020010014050 A KR 1020010014050A KR 20010014050 A KR20010014050 A KR 20010014050A KR 100630676 B1 KR100630676 B1 KR 100630676B1
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채무성
정회주
김규현
서일원
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삼성전자주식회사
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Abstract

본 발명은 반도체 장치의 플립플롭에 관한 것으로서, 반도체 장치에 구비되는 플립플롭에 있어서, 외부의 데이터 신호를 입력하는 제1 입력 단자; 외부의 동기화 신호를 입력하는 제2 입력 단자; 및 기준 전압을 입력하는 제3 입력 단자들을 구비하고, 상기 동기화 신호에 동기되어 데이터 신호를 래치함으로써 입력 신호들간의 스큐를 감소된다.The present invention relates to a flip-flop of a semiconductor device, comprising: a flip-flop provided in a semiconductor device, comprising: a first input terminal configured to input an external data signal; A second input terminal for inputting an external synchronization signal; And third input terminals for inputting a reference voltage, and the skew between the input signals is reduced by latching the data signal in synchronization with the synchronization signal.

Description

반도체 장치의 플립플롭{Flip-flop for semiconductor device}Flip-flop for semiconductor device

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 본 발명에 따른 반도체 장치의 플립플롭의 블록도이다.1 is a block diagram of a flip-flop of a semiconductor device according to the present invention.

도 2는 상기 도 1에 도시된 플립플롭의 제1 실시예에 따른 회로도이다.FIG. 2 is a circuit diagram according to a first embodiment of the flip flop shown in FIG. 1.

도 3은 상기 도 1에 도시된 플립플롭의 제2 실시예에 따른 회로도이다.3 is a circuit diagram according to a second embodiment of the flip-flop shown in FIG.

본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 메모리 장치의 플립플롭에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to flip-flops in semiconductor memory devices.

종래의 반도체 메모리 장치에서는 외부에서 병렬로 인가되는 다수의 데이터 신호들을 반도체 메모리 장치의 메모리에 저장하기 위하여 소진폭 전압 레벨로 전송된 데이터 신호들과 동기화 신호를 반도체 메모리 장치에 구비되는 입력 버퍼들을 이용하여 CMOS(Complementary Metal Oxide Semiconductor) 전압 레벨로 변환한 뒤 이를 다시 플립플롭을 이용하여 래치(latch)한다. 이럴 경우 상기 입력 버퍼의 신호 상승 시간과 하강 시간의 차이에 의한 스큐(skew)가 존재한다. 또한, 데이터 신호를 입력하는 입력 버퍼는 하나의 플립플롭만을 구동하게 되나 동기화 신호를 입력하는 입력 버퍼는 다수개의 플립플롭들을 구동하여야 한다. 따라서, 데이터 신호를 입력하는 입력 버퍼와 동기화 신호를 입력하는 입력 버퍼의 부하가 다르게 되어 이 두 신호들간의 시간차에 의한 스큐가 존재하게 된다. 이로 인하여 플립플롭의 셋업/홀드 마진(set-up/hold margin)이 줄어들게 되고, 그로 인하여 고속 동작에 제한을 받게 된다.In the conventional semiconductor memory device, in order to store a plurality of data signals applied in parallel to the outside in the memory of the semiconductor memory device, data buffers transmitted at a small amplitude voltage level and synchronization signals are provided to the semiconductor memory device. After converting to a complementary metal oxide semiconductor (CMOS) voltage level, it is latched again using flip-flops. In this case, there is skew due to the difference between the signal rise time and the fall time of the input buffer. In addition, the input buffer for inputting the data signal drives only one flip-flop, but the input buffer for inputting the synchronization signal must drive a plurality of flip-flops. Accordingly, the loads of the input buffer for inputting the data signal and the input buffer for inputting the synchronization signal are different so that there is skew due to the time difference between the two signals. This reduces the set-up / hold margin of the flip-flop, which limits the high speed operation.

또 다른 방식으로는 데이터 신호를 CMOS 전압 수준으로 증폭하지 않고 그대로 플립플롭의 입력으로 사용하고, 동기화 신호만을 입력 버퍼를 거쳐 증폭하고 이를 DLL(Delay Locked Loop)을 통과시킨 뒤 플립플롭에 인가하여 데이터를 래치하는 방법이 있다. 이 경우 두 신호들 간의 스큐는 현저히 줄어드나 입력 버퍼에 내재하는 스큐는 여전히 존재하게 되며, 또한 DLL의 사용으로 인하여 반도체 메모리 장치의 전력 소모가 커지고, 내부 회로가 복잡해지는 단점이 있다. Alternatively, the data signal is used as the input of the flip-flop as it is without amplifying to the CMOS voltage level, and only the synchronization signal is amplified through the input buffer, passed through a delay lock loop (DLL), and then applied to the flip-flop. There is a way to latch. In this case, the skew between the two signals is significantly reduced, but the skew inherent in the input buffer still exists, and the use of the DLL increases the power consumption of the semiconductor memory device and the internal circuit becomes complicated.

본 발명이 이루고자하는 기술적 과제는 입력 신호들간의 스큐를 감소시키고 셋업/홀드 마진의 감소를 피할 수 있는 반도체 장치의 플립플롭을 제공하는 것이다.It is an object of the present invention to provide a flip-flop of a semiconductor device which can reduce skew between input signals and avoid a decrease in setup / hold margin.

상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,

반도체 장치에 구비되는 플립플롭에 있어서, 외부의 데이터 신호를 입력하는 제1 입력 단자; 외부의 동기화 신호를 입력하는 제2 입력 단자; 및 기준 전압을 입 력하는 제3 입력 단자들을 구비하고, 상기 동기화 신호에 동기되어 데이터 신호를 래치하는 반도체 장치의 플립플롭을 제공한다.A flip-flop provided in a semiconductor device, comprising: a first input terminal configured to input an external data signal; A second input terminal for inputting an external synchronization signal; And third input terminals for inputting a reference voltage, and providing a flip-flop of the semiconductor device to latch the data signal in synchronization with the synchronization signal.

바람직하기는, 상기 반도체 장치는 상기 플립플롭을 복수개 구비한다.Preferably, the semiconductor device includes a plurality of flip-flops.

바람직하기는 또한, 상기 플립플롭은 데이터를 저장하는 메모리를 구비하는 반도체 메모리 장치에 구비된다.Preferably, the flip-flop is provided in a semiconductor memory device having a memory for storing data.

상기 기술적 과제를 이루기 위하여 본 발명은 또,The present invention also to achieve the above technical problem,

전원 전압을 입력하고 외부의 동기화 신호에 응답하여 제1 및 제2 출력 신호들을 발생하는 구동부; 및 상기 제1 및 제2 출력 신호들과 기준 전압 및 외부의 데이터 신호를 입력하고 상기 동기화 신호에 응답하여 상기 데이터 신호를 래치시키는 증폭부를 구비하고, 상기 동기화 신호가 상기 기준 전압보다 낮을 때는 상기 제1 및 제2 출력 신호들은 전원 전압 레벨로 높아지고, 상기 동기화 신호가 상기 기준 전압보다 높을 때는 상기 제2 출력 신호는 상기 데이터 신호의 전압 레벨과 동일하게 되고 상기 제1 출력 신호는 상기 데이터 신호의 전압 레벨의 반전 상태로 되는 반도체 장치의 플립플롭을 제공한다.A driver configured to input a power supply voltage and generate first and second output signals in response to an external synchronization signal; And an amplifier configured to input the first and second output signals, a reference voltage and an external data signal, and to latch the data signal in response to the synchronization signal, and when the synchronization signal is lower than the reference voltage. The first and second output signals are raised to a power supply voltage level, and when the synchronization signal is higher than the reference voltage, the second output signal is equal to the voltage level of the data signal and the first output signal is the voltage of the data signal. Provided is a flip-flop of a semiconductor device in a level inversion state.

바람직하기는, 상기 구동부는 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 제2 출력 신호에 의해 게이팅되며 상기 제1 출력 신호를 발생하는 제1 PMOS 트랜지스터쌍; 및 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 제1 출력 신호에 의해 게이팅되며 상기 제2 출력 신호를 발생하는 제2 PMOS 트랜지스터쌍을 구비한다.Preferably, the driving unit includes a first PMOS transistor pair for inputting the power supply voltage and gated by the synchronization signal and the second output signal and generating the first output signal; And a second PMOS transistor pair for inputting the power supply voltage and gated by the synchronization signal and the first output signal and generating the second output signal.

바람직하기는 또, 상기 증폭부는 상기 제1 출력 신호를 입력하고 상기 제2 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터쌍; 상기 제1 NMOS 트랜지스터쌍의 출력과 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터쌍; 상기 제2 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 데이터 신호에 의해 게이팅되는 제1 NMOS 트랜지스터; 상기 제2 출력 신호를 입력하고 상기 제1 출력 신호에 의해 게이팅되는 제3 NMOS 트랜지스터쌍; 상기 제3 NMOS 트랜지스터쌍의 출력과 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제4 NMOS 트랜지스터쌍; 상기 제4 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터; 상기 제1 및 제3 NMOS 트랜지스터쌍들의 출력단들에 연결된 제1 전류원; 및 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들에 연결된 제2 전류원을 구비한다.Preferably, the amplifier includes: a first NMOS transistor pair for inputting the first output signal and gated by the second output signal; A second NMOS transistor pair inputting the output of the first NMOS transistor pair and the power supply voltage and gated by the synchronization signal and the reference voltage; A first NMOS transistor coupled to an output terminal of the second NMOS transistor pair and gated by the data signal; A third NMOS transistor pair receiving the second output signal and gated by the first output signal; A fourth NMOS transistor pair inputting the output of the third NMOS transistor pair and the power supply voltage and gated by the synchronization signal and the reference voltage; A second NMOS transistor connected to an output terminal of the fourth NMOS transistor pair and gated by the reference voltage; A first current source coupled to the output terminals of the first and third NMOS transistor pairs; And a second current source connected to output terminals of the first and second NMOS transistors.

바람직하기는 또한, 상기 제1 전류원은 상기 제1 및 제3 NMOS 트랜지스터쌍의 출력들을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제5 NMOS 트랜지스터쌍을 구비한다.Advantageously, said first current source also has a fifth NMOS transistor pair input to the outputs of said first and third NMOS transistor pairs and gated by said synchronization signal and said reference voltage.

상기 다른 기술적 과제를 이루기 위하여 본 발명은 또한,The present invention also to achieve the above other technical problem,

전원 전압과 기준 전압을 입력하고 동기화 신호에 응답하여 제1 전압과 제2 전압을 출력하는 전압 발생부; 상기 전원 전압을 입력하고 상기 제1 전압에 응답하여 제1 및 제2 출력 신호들을 발생하는 구동부; 및 상기 제1 및 제2 출력 신호들과 상기 기준 전압 및 외부의 데이터 신호를 입력하고, 상기 제2 전압에 응답하여 상기 데이터 신호를 래치시키는 증폭부를 구비하고, 상기 동기화 신호가 상기 기준 전압보다 낮을 때는 상기 제1 및 제2 출력 신호들은 전원 전압 레벨로 높아지고, 상기 동기화 신호가 상기 기준 전압보다 높을 때는 상기 제2 출력 신호는 상기 데이터 신호의 전압 레벨과 동일하게 되고 상기 제1 출력 신호는 상기 데이터 신호의 전압 레벨의 반전 상태로 되는 반도체 장치의 플립플롭을 제공한다.A voltage generator configured to input a power supply voltage and a reference voltage and output a first voltage and a second voltage in response to a synchronization signal; A driver configured to input the power supply voltage and generate first and second output signals in response to the first voltage; And an amplifier configured to input the first and second output signals, the reference voltage and an external data signal, and latch the data signal in response to the second voltage, wherein the synchronization signal is lower than the reference voltage. When the first and second output signals are raised to a power supply voltage level, when the synchronization signal is higher than the reference voltage, the second output signal is equal to the voltage level of the data signal and the first output signal is the data. Provided is a flip-flop of a semiconductor device in which the voltage level of the signal is inverted.

바람직하기는, 상기 전압 발생부는 상기 기준 전압과 상기 동기화 신호를 입력하고, 상기 동기화 신호가 상기 기준 전압보다 낮을 때 상기 제1 전압을 발생하고, 상기 동기화 신호가 상기 기준 전압보다 높을 때 제3 전압을 발생하는 제1 전압 제어부; 및 전원 전압을 입력하고 상기 제3 전압에 응답하여 상기 제2 전압을 발생하는 제2 전압 제어부를 구비한다.Preferably, the voltage generator is configured to input the reference voltage and the synchronization signal, generate the first voltage when the synchronization signal is lower than the reference voltage, and generate a third voltage when the synchronization signal is higher than the reference voltage. A first voltage control unit generating a first voltage control unit; And a second voltage controller configured to input a power supply voltage and generate the second voltage in response to the third voltage.

바람직하기는 또, 상기 구동부는 상기 전원 전압을 입력하고 상기 제1 전압 및 제2 출력 신호에 의해 게이팅되며 상기 제1 출력 신호를 발생하는 제1 PMOS 트랜지스터쌍; 및 상기 전원 전압을 입력하고 상기 제1 전압 및 상기 제1 출력 신호에 의해 게이팅되며 상기 제2 출력 신호를 발생하는 제2 PMOS 트랜지스터쌍을 구비한다.Preferably, the driving unit includes a first PMOS transistor pair for inputting the power supply voltage and gated by the first voltage and the second output signal to generate the first output signal; And a second PMOS transistor pair for inputting the power supply voltage and gated by the first voltage and the first output signal and generating the second output signal.

바람직하기는 또한, 상기 증폭부는 상기 제1 출력 신호를 입력하고 상기 제2 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터쌍; 상기 제1 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 데이터 신호에 의해 게이팅되는 제1 NMOS 트랜지스터; 상기 제2 출력 신호를 입력하고 상기 제1 출력 신호에 의해 게이팅되는 제2 NMOS 트랜지스터쌍; 상기 제2 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터; 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들에 연결된 제1 전류원; 및 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들에 연결된 제2 전류원을 구비한다.Advantageously, the amplifier further comprises: a first NMOS transistor pair input to said first output signal and gated by said second output signal; A first NMOS transistor coupled to an output terminal of the first NMOS transistor pair and gated by the data signal; A second NMOS transistor pair receiving the second output signal and gated by the first output signal; A second NMOS transistor connected to an output terminal of the second NMOS transistor pair and gated by the reference voltage; A first current source coupled to the output terminals of the first and second NMOS transistor pairs; And a second current source connected to output terminals of the first and second NMOS transistors.

바람직하기는 또한, 상기 제1 전류원은 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들을 입력하고 상기 제2 전압에 의해 게이팅되어 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들을 접지시키는 제3 NMOS 트랜지스터이다.Advantageously, the first current source is further configured to input output terminals of the first and second NMOS transistor pairs and to be gated by the second voltage to ground the output terminals of the first and second NMOS transistor pairs. to be.

바람직하기는 또한, 상기 제2 전류원은 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들을 입력하고 상기 제2 전압에 의해 게이팅되어 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들을 접지시키는 제4 NMOS 트랜지스터이다.Preferably, the second current source is a fourth NMOS transistor that inputs the output terminals of the first and second NMOS transistors and is gated by the second voltage to ground the output terminals of the first and second NMOS transistors.

상기 본 발명에 의하여 반도체 장치의 전력 소모가 감소되고 제조비가 감소된다. According to the present invention, the power consumption of the semiconductor device is reduced and the manufacturing cost is reduced.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1은 본 발명에 따른 반도체 장치의 플립플롭의 블록도이다. 도 1을 참조하면, 플립플롭(111)은 제1 내지 제3 입력 단자들(121,122,123)을 구비하며, 반도체 장치(101), 특히 반도체 메모리 장치에 구비된다. 반도체 장치(101)는 플립플롭(111)들을 복수개 구비한다.1 is a block diagram of a flip-flop of a semiconductor device according to the present invention. Referring to FIG. 1, the flip-flop 111 includes first to third input terminals 121, 122, and 123, and is provided in the semiconductor device 101, in particular, in the semiconductor memory device. The semiconductor device 101 includes a plurality of flip-flops 111.

제1 입력 단자(121)는 외부로부터 데이터 신호(DQ)를 입력한다. The first input terminal 121 inputs a data signal DQ from the outside.                     

제2 입력 단자(122)는 외부로부터 동기화 신호(DS)를 입력한다.The second input terminal 122 inputs the synchronization signal DS from the outside.

제3 입력 단자(123)는 기준 전압(VREF)을 입력한다.The third input terminal 123 inputs the reference voltage VREF.

플립플롭(111)은 동기화 신호(DS)에 동기되어 데이터 신호(DQ)를 래치(latch)시킨다.The flip-flop 111 latches the data signal DQ in synchronization with the synchronization signal DS.

이와 같이 데이터 신호(DQ)와 동기화 신호(DS)를 증폭하지 않고 직접 플립플롭(111)에 입력함에 따라 입력 버퍼(미도시)의 스큐와 신호선들간의 스큐를 모두 제거할 수 있고 이로 인한 셋업/홀드 마진의 감소를 피할 수 있다. 따라서, 데이터 처리의 고속화를 도모할 수 있으며, 회로의 크기가 감소하게 되어 반도체 장치(101)의 제조 가격과 전력 소모가 감소된다. As such, by directly inputting to the flip-flop 111 without amplifying the data signal DQ and the synchronization signal DS, the skew of the input buffer (not shown) and the skew between the signal lines can be eliminated, resulting in setup / A decrease in hold margin can be avoided. Therefore, the data processing can be speeded up, and the size of the circuit can be reduced, thereby reducing the manufacturing cost and power consumption of the semiconductor device 101.

도 2는 도 1에 도시된 플립플롭의 제1 실시예에 따른 회로도이다. 도 2를 참조하면, 플립플롭(200)은 구동부(201)와 증폭부(203)를 구비한다.FIG. 2 is a circuit diagram according to a first embodiment of the flip flop shown in FIG. 1. 2, the flip-flop 200 includes a driver 201 and an amplifier 203.

구동부(201)는 전원 전압(VCC)을 입력하고 외부의 동기화 신호(DS)에 응답하여 제1 및 제2 출력 신호들(OUT1,OUT2)을 발생한다. 구동부(201)는 전원 전압(VCC)이 강하되는 저항(241), 저항(241)에 인가되는 전원 전압(VCC)을 입력하고 동기화 신호(DS)와 제2 출력 신호(OUT2)에 의해 게이팅(gating)되며 제1 출력 신호(OUT1)를 발생하는 제1 PMOS 트랜지스터쌍(211,212), 및 전원 전압(VCC)을 입력하고 동기화 신호(DS)와 제1 출력 신호(OUT1)에 의해 게이팅되며 제2 출력 신호(OUT2)를 발생하는 제2 PMOS 트랜지스터쌍(213,214)을 구비한다.The driver 201 receives the power supply voltage VCC and generates the first and second output signals OUT1 and OUT2 in response to an external synchronization signal DS. The driving unit 201 inputs a resistor 241 in which the power supply voltage VCC drops and a power supply voltage VCC applied to the resistor 241, and is gated by the synchronization signal DS and the second output signal OUT2. a first PMOS transistor pair 211 and 212 gating and generating a first output signal OUT1 and a power supply voltage VCC and gated by a synchronization signal DS and a first output signal OUT1 and a second input signal. Second PMOS transistor pairs 213 and 214 for generating an output signal OUT2 are provided.

증폭부(203)는 제1 및 제2 출력 신호들(OUT1,OUT2)과 기준 전압(VREF) 및 외부의 데이터 신호(DQ)를 입력하고 동기화 신호(DS)에 응답하여 데이터 신호(DQ)를 래치시킨다. 증폭부(203)는 제1 출력 신호(OUT1)를 입력하고 제2 출력 신호(OUT2)에 의해 게이팅되는 제1 NMOS 트랜지스터쌍(221,222), 제1 NMOS 트랜지스터쌍(221,222)의 출력과 전원 전압(VCC)을 입력하고 동기화 신호(DS)와 기준 전압(VREF)에 의해 게이팅되는 제2 NMOS 트랜지스터쌍(223,224), 제2 NMOS 트랜지스터쌍(223,224)의 출력단에 연결되며 데이터 신호(DQ)에 의해 게이팅되는 제1 NMOS 트랜지스터(231), 제2 출력 신호(OUT2)를 입력하고 제1 출력 신호(OUT1)에 의해 게이팅되는 제3 NMOS 트랜지스터쌍(225,226), 제3 NMOS 트랜지스터쌍(225,226)의 출력과 전원 전압(VCC)을 입력하고 동기화 신호(DS)와 기준 전압(VREF)에 의해 게이팅되는 제4 NMOS 트랜지스터쌍(227,228), 제4 NMOS 트랜지스터쌍(227,228)의 출력단에 연결되며 기준 전압(VREF)에 의해 게이팅되는 제2 NMOS 트랜지스터(232), 제1 및 제3 NMOS 트랜지스터쌍들(221,222,225,226)의 출력단들에 연결된 제1 전류원(251), 및 제1 및 제2 NMOS 트랜지스터들(231,232)의 출력단들에 연결된 제2 전류원(243)을 구비한다.The amplifier 203 inputs the first and second output signals OUT1 and OUT2, the reference voltage VREF, and the external data signal DQ and receives the data signal DQ in response to the synchronization signal DS. Latch it. The amplifier 203 inputs the first output signal OUT1 and gates the outputs and power supply voltages of the first NMOS transistor pairs 221 and 222 and the first NMOS transistor pairs 221 and 222 that are gated by the second output signal OUT2. VCC) is connected to the output terminal of the second NMOS transistor pair 223 and 224 and the second NMOS transistor pair 223 and 224, which is gated by the synchronization signal DS and the reference voltage VREF, and is gated by the data signal DQ. The first NMOS transistor 231, the second output signal OUT2, and the outputs of the third NMOS transistor pairs 225 and 226 and the third NMOS transistor pairs 225 and 226 gated by the first output signal OUT1. The power supply voltage VCC is input and connected to the output terminals of the fourth NMOS transistor pair 227 and 228 and the fourth NMOS transistor pair 227 and 228, which are gated by the synchronization signal DS and the reference voltage VREF, and the reference voltage VREF. Second NMOS transistor 232, first and third NMOS transistor pairs gated by It includes a first current source 251, and the first and the second current source 243 coupled to the output terminal of the second NMOS transistors (231 232) coupled to the output terminal of the (221 222 225 226).

제1 전류원(251)은 NMOS 트랜지스터들(222,225)의 출력들을 입력하고 동기화 신호(DS)와 기준 전압(VREF)에 의해 게이팅되는 제5 NMOS 트랜지스터쌍(229,230), 및 제5 NMOS 트랜지스터쌍(229,230)의 출력단과 접지단(GND) 사이에 연결되는 저항(242)을 구비한다. 제2 전류원(243)은 제1 및 제2 NMOS 트랜지스터들(231,232)의 출력단들과 접지단(GND) 사이에 연결된다.The first current source 251 inputs the outputs of the NMOS transistors 222 and 225 and the fifth NMOS transistor pair 229 and 230 gated by the synchronization signal DS and the reference voltage VREF, and the fifth NMOS transistor pair 229 and 230. And a resistor 242 connected between the output terminal and ground terminal GND. The second current source 243 is connected between the output terminals of the first and second NMOS transistors 231 and 232 and the ground terminal GND.

플립플롭(200)의 동작을 설명하기로 한다. The operation of the flip-flop 200 will be described.

먼저, 동기화 신호(DS)가 기준 전압(VREF)보다 낮으면, 즉, 동기화 신호(DS) 의 전압 레벨이 논리 로우(logic low)이면 PMOS 트랜지스터들(211,213)이 턴온(turn-on)되어 노드(A1,B1)들은 전원 전압 레벨로 상승한다. 동시에 NMOS 트랜지스터들(223,230,228)을 통해서 전류가 흐르고, NMOS 트랜지스터들(224,229,227)은 오프(off)된다. 따라서, 제1 및 제2 출력 신호들(OUT1,OUT2)은 논리 하이(high)로써 발생된다. 이 상태에서 데이터 신호(DQ)는 플립플롭(200)에 아무런 영향을 주지 않는다. First, when the synchronization signal DS is lower than the reference voltage VREF, that is, when the voltage level of the synchronization signal DS is logic low, the PMOS transistors 211 and 213 are turned on and the node is turned on. (A1, B1) rise to the power supply voltage level. At the same time current flows through the NMOS transistors 223, 230, 228, and the NMOS transistors 224, 229, 227 are off. Accordingly, the first and second output signals OUT1 and OUT2 are generated as logic high. In this state, the data signal DQ has no influence on the flip-flop 200.

그러다가 동기화 신호(DS)가 기준 전압(VREF)보다 높아지면, PMOS 트랜지스터들(211,213)은 오프된다. 동시에, NMOS 트랜지스터들(224,229,227)은 턴온되어 NMOS 트랜지스터들(223,230,228)보다는 NMOS 트랜지스터들(224,229,227)을 통해서 많은 전류가 흐르게 된다. 그러면, NMOS 트랜지스터들(221,222)이 제2 출력 신호(OUT2)에 의해 온된다. 이 상태에서 데이터 신호(DQ)가 논리 하이이면 NMOS 트랜지스터(231)가 온되므로 노드(A1)는 접지 전압 레벨로 낮아지게 되어 제1 출력 신호(OUT1)는 논리 로우로 래치된다. 제2 출력 신호(OUT2)는 반대로 논리 하이로 래치된다. When the synchronization signal DS is higher than the reference voltage VREF, the PMOS transistors 211 and 213 are turned off. At the same time, the NMOS transistors 224, 229, 227 are turned on so that more current flows through the NMOS transistors 224, 229, 227 than the NMOS transistors 223, 230, 228. Then, the NMOS transistors 221 and 222 are turned on by the second output signal OUT2. In this state, when the data signal DQ is logic high, the NMOS transistor 231 is turned on, so that the node A1 is lowered to the ground voltage level so that the first output signal OUT1 is latched to the logic low. The second output signal OUT2 is reversely latched to logic high.

이와 같이 데이터 신호(DQ)는 동기화 신호(DS)에 동기되어 래치된다. In this way, the data signal DQ is latched in synchronization with the synchronization signal DS.

도 3은 도 1에 도시된 플립플롭의 제2 실시예에 따른 회로도이다. 도 3을 참조하면, 플립플롭(300)은 전압 발생부(301), 구동부(303) 및 증폭부(305)를 구비한다.3 is a circuit diagram according to a second embodiment of the flip-flop shown in FIG. 1. Referring to FIG. 3, the flip-flop 300 includes a voltage generator 301, a driver 303, and an amplifier 305.

전압 발생부(301)는 전원 전압(VCC)과 기준 전압(VREF)을 입력하고 동기화 신호(DS)에 응답하여 제1 전압과 제2 전압들(V1,V2)을 출력한다. 전압 발생부(301) 는 제1 내지 제3 전압 제어부들(351,353,355)을 구비한다. The voltage generator 301 inputs the power supply voltage VCC and the reference voltage VREF, and outputs first and second voltages V1 and V2 in response to the synchronization signal DS. The voltage generator 301 includes first to third voltage controllers 351, 353, and 355.

제1 전압 제어부(351)는 동기화 신호(DS)와 기준 전압(VREF)을 입력하는 NMOS 트랜지스터들(322,323)과 PMOS 트랜지스터들(312,313) 및 저항(341)을 구비한다. 동기화 신호(DS)가 기준 전압(VREF)보다 낮을 때 즉, 동기화 신호(DS)가 논리 로우일 때 NMOS 트랜지스터(322)는 오프되고 NMOS 트랜지스터(323)를 통해서 전류가 흘러서 접지 전압 레벨의 제1 전압(V1)이 발생된다. 동기화 신호(DS)가 기준 전압(VREF)보다 높을 때 즉, 동기화 신호(DS)가 논리 하이일 때 NMOS 트랜지스터(322)는 온되어 NMOS 트랜지스터(322)를 통해서 전류가 흐르게 된다. 그리하여 접지 전압 레벨의 제3 전압(V3)이 발생된다. The first voltage controller 351 includes NMOS transistors 322 and 323, PMOS transistors 312 and 313, and a resistor 341 that input the synchronization signal DS and the reference voltage VREF. When the synchronization signal DS is lower than the reference voltage VREF, that is, when the synchronization signal DS is logic low, the NMOS transistor 322 is turned off and current flows through the NMOS transistor 323 so that the first of the ground voltage level is maintained. Voltage V1 is generated. When the synchronization signal DS is higher than the reference voltage VREF, that is, when the synchronization signal DS is logic high, the NMOS transistor 322 is turned on so that current flows through the NMOS transistor 322. Thus, the third voltage V3 of the ground voltage level is generated.

제2 전압 제어부(353)는 PMOS 트랜지스터(314)와 NMOS 트랜지스터(324)를 구비한다. 제3 전압(V3)이 접지 전압 레벨로 낮아지면 PMOS 트랜지스터(314)가 온되어 전원 전압(VCC)이 NMOS 트랜지스터(324)에 인가되고, 그로 인하여 소정 레벨의 제2 전압(V2)이 발생된다. The second voltage controller 353 includes a PMOS transistor 314 and an NMOS transistor 324. When the third voltage V3 is lowered to the ground voltage level, the PMOS transistor 314 is turned on to apply the power supply voltage VCC to the NMOS transistor 324, thereby generating a second voltage V2 having a predetermined level. .

제3 전압 제어부(355)는 PMOS 트랜지스터(311)와 NMOS 트랜지스터(321)를 구비한다. 제1 전압(V1)이 접지 전압 레벨로 낮아지면 PMOS 트랜지스터(311)가 온되어 전원 전압(VCC)이 NMOS 트랜지스터(321)에 인가되고, 그로 인하여 소정 레벨의 제4 전압(V4)이 발생된다. The third voltage controller 355 includes a PMOS transistor 311 and an NMOS transistor 321. When the first voltage V1 is lowered to the ground voltage level, the PMOS transistor 311 is turned on so that the power supply voltage VCC is applied to the NMOS transistor 321, thereby generating a fourth voltage V4 having a predetermined level. .

구동부(303)는 전원 전압(VCC)을 입력하고 제1 전압(V1)에 응답하여 제1 및 제2 출력 신호들(OUT1,OUT2)을 발생한다. 구동부(303)는 전원 전압(VCC)을 입력하고 제1 전압(V1)과 제2 출력 신호(OUT2)에 의해 게이팅되며 제1 출력 신호(OUT1)를 발생하는 제1 PMOS 트랜지스터쌍(315,316), 및 전원 전압(VCC)을 입력하고 제1 전압(V1)과 제1 출력 신호(OUT1)에 의해 게이팅되며 제2 출력 신호(OUT2)를 발생하는 제2 PMOS 트랜지스터쌍(317,319)을 구비한다.The driver 303 receives the power supply voltage VCC and generates first and second output signals OUT1 and OUT2 in response to the first voltage V1. The driver 303 receives the power supply voltage VCC and is gated by the first voltage V1 and the second output signal OUT2 and generates a first PMOS transistor pair 315 and 316 to generate the first output signal OUT1, And second PMOS transistor pairs 317 and 319 for inputting a power supply voltage VCC and gated by the first voltage V1 and the first output signal OUT1 and generating a second output signal OUT2.

증폭부(305)는 제1 및 제2 출력 신호들(OUT1,OUT2)과 기준 전압(VREF) 및 외부의 데이터 신호(DQ)를 입력하고, 제2 전압(V2)에 응답하여 데이터 신호(DQ)를 래치시킨다. 증폭부(305)는 제1 출력 신호(OUT1)를 입력하고 제2 출력 신호(OUT2)에 의해 게이팅되는 제1 NMOS 트랜지스터쌍(325,326), 제1 NMOS 트랜지스터쌍(325,326)의 출력단에 연결되며 데이터 신호(DQ)에 의해 게이팅되는 제1 NMOS 트랜지스터(329), 제2 출력 신호(OUT2)를 입력하고 제1 출력 신호(OUT1)에 의해 게이팅되는 제2 NMOS 트랜지스터쌍(327,328), 제2 NMOS 트랜지스터쌍(327,328)의 출력단에 연결되며 기준 전압(VREF)에 의해 게이팅되는 제2 NMOS 트랜지스터(330), 제1 및 제2 NMOS 트랜지스터쌍들(325,326,327,328)의 출력단들에 연결된 제1 전류원(331), 및 제1 및 제2 NMOS 트랜지스터들(329,330)의 출력단들에 연결된 제2 전류원(352)을 구비한다.The amplifier 305 inputs the first and second output signals OUT1 and OUT2, the reference voltage VREF, and the external data signal DQ, and responds to the second voltage V2 in response to the data signal DQ. Latch). The amplifier 305 is connected to the output terminals of the first NMOS transistor pairs 325 and 326 and the first NMOS transistor pairs 325 and 326 that input the first output signal OUT1 and are gated by the second output signal OUT2. The first NMOS transistor 329 gated by the signal DQ, the second NMOS transistor pair 327 and 328 input to the second output signal OUT2 and gated by the first output signal OUT1, and the second NMOS transistor A first current source 331 connected to the output terminals of the pairs 327 and 328 and connected to the output terminals of the first and second NMOS transistor pairs 325, 326, 327 and 328 gated by the reference voltage VREF. And a second current source 352 connected to output terminals of the first and second NMOS transistors 329 and 330.

제1 전류원(331)은 NMOS 트랜지스터들(326,330)의 출력단들을 입력하고 제2 전압(V2)에 의해 게이팅되어 NMOS 트랜지스터들(326,327)의 출력단들을 접지시키는 NMOS 트랜지스터이고, 제2 전류원(332)은 제1 및 제2 NMOS 트랜지스터들(329,339)의 출력단들을 입력하고 제2 전압(V2)에 의해 게이팅되어 제1 및 제2 NMOS 트랜지스터들(329,330)의 출력단들을 접지시키는 NMOS 트랜지스터이다.The first current source 331 is an NMOS transistor which inputs the output terminals of the NMOS transistors 326 and 330 and is gated by the second voltage V2 to ground the output terminals of the NMOS transistors 326 and 327, and the second current source 332 is An NMOS transistor that inputs output terminals of the first and second NMOS transistors 329 and 339 and is gated by the second voltage V2 to ground the output terminals of the first and second NMOS transistors 329 and 330.

플립플롭(300)의 동작을 설명하기로 한다. The operation of the flip-flop 300 will be described.                     

먼저, 동기화 신호(DS)가 기준 전압(VREF)보다 낮으면, 즉, 동기화 신호(DS)의 전압 레벨이 논리 로우이면 NMOS 트랜지스터(322)가 오프되고 NMOS 트랜지스터(323)가 온되어 접지 전압 레벨의 제1 전압(V1)이 발생된다. 그러면, PMOS 트랜지스터들(315,318)이 턴온되어 노드(A2,B2)들은 전원 전압 레벨로 상승한다. 이어서 NMOS 트랜지스터들(325,326,327,328)이 온되지만, 제2 전압(V2)이 발생하지 않아서 NMOS 트랜지스터들(331,332)이 오프이므로 노드들(A2,B2)은 전원 전압 레벨로 충전된다. 이 상태에서 데이터 신호(DQ)는 플립플롭에 아무런 영향을 주지 않는다. First, when the synchronization signal DS is lower than the reference voltage VREF, that is, when the voltage level of the synchronization signal DS is a logic low, the NMOS transistor 322 is turned off and the NMOS transistor 323 is turned on to make the ground voltage level. The first voltage V1 of is generated. The PMOS transistors 315 and 318 are then turned on so that the nodes A2 and B2 rise to the power supply voltage level. Subsequently, the NMOS transistors 325, 326, 327, 328 are turned on, but the nodes A2 and B2 are charged to the power supply voltage level because the NMOS transistors 331 and 332 are turned off because the second voltage V2 is not generated. In this state, the data signal DQ has no influence on the flip-flop.

그러다가 동기화 신호(DS)가 기준 전압(VREF)보다 높아지면, 즉, 동기화 신호(DS)가 논리 하이로 되면, NMOS 트랜지스터(322)가 온되어 접지 전압 레벨의 제3 전압(V3)이 발생하고 그로 인하여 PMOS 트랜지스터(314)가 온되어 전원 전압 레벨의 제2 전압(V2)이 발생한다. 이 상태에서 데이터 신호(DQ)가 논리 하이이면 노드(A2) 전압은 NMOS 트랜지스터들(325,329,332)을 통해서 방전되므로 제1 출력 신호(OUT1)는 논리 로우로 래치되고, 제2 출력 신호(OUT2)는 논리 하이로 래치된다. 여기서, 데이터 신호(DQ)는 논리 하이일 때이다.When the synchronization signal DS becomes higher than the reference voltage VREF, that is, when the synchronization signal DS becomes logic high, the NMOS transistor 322 is turned on to generate the third voltage V3 of the ground voltage level. As a result, the PMOS transistor 314 is turned on to generate the second voltage V2 at the power supply voltage level. In this state, when the data signal DQ is logic high, the voltage of the node A2 is discharged through the NMOS transistors 325, 329, and 332, so that the first output signal OUT1 is latched to a logic low, and the second output signal OUT2 is Latched to logic high. Here, the data signal DQ is at a logic high.

이와 같이 데이터 신호(DQ)는 동기화 신호(DS)에 동기되어 래치된다. In this way, the data signal DQ is latched in synchronization with the synchronization signal DS.

플립플롭들(200,300)은 반도체 장치, 특히 반도체 메모리 장치에 구비된다. The flip-flops 200 and 300 are provided in a semiconductor device, particularly a semiconductor memory device.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니 다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the present invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따르면, 플립플롭들(111,200,300)은 외부의 데이터 신호(DQ)와 외부의 동기화 신호(DS)를 직접 입력하기 때문에 데이터 신호(DQ)와 동기화 신호(DS)간의 스큐가 감소되어 신호 전송이 고속화되고, 셋업/홀드 마진의 감소를 피할 수 있다. 또한, 플립플롭들(111,200,300)의 회로가 간단하기 때문에 반도체 장치(101)의 제조 가격과 전력 소모가 감소된다. As described above, since the flip-flops 111, 200, and 300 directly input the external data signal DQ and the external synchronization signal DS, the skew between the data signal DQ and the synchronization signal DS is increased. Reduced speeds up signal transmission and avoids a decrease in setup / hold margin. In addition, since the circuit of the flip-flops 111, 200, and 300 is simple, the manufacturing cost and power consumption of the semiconductor device 101 are reduced.

Claims (13)

반도체 장치에 구비되는 플립플롭에 있어서,In a flip-flop provided in a semiconductor device, 외부의 데이터 신호를 입력하는 제1 입력 단자;A first input terminal for inputting an external data signal; 외부의 동기화 신호를 입력하는 제2 입력 단자; 및A second input terminal for inputting an external synchronization signal; And 기준 전압을 입력하는 제3 입력 단자들을 구비하고,Third input terminals for inputting a reference voltage, 상기 동기화 신호에 동기되어 데이터 신호를 래치하는 것을 특징으로 하는 반도체 장치의 플립플롭.And latching a data signal in synchronization with the synchronization signal. 제1 항에 있어서, 상기 반도체 장치는 상기 플립플롭을 복수개 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.The flip flop of claim 1, wherein the semiconductor device comprises a plurality of the flip flops. 제1 항에 있어서, 상기 플립플롭은 데이터를 저장하는 메모리를 구비하는 반도체 메모리 장치에 구비되는 것을 특징으로 하는 반도체 장치의 플립플롭.The flip flop of claim 1, wherein the flip-flop is provided in a semiconductor memory device having a memory for storing data. 전원 전압을 입력하고 외부의 동기화 신호에 응답하여 제1 및 제2 출력 신호들을 발생하는 구동부; 및A driver configured to input a power supply voltage and generate first and second output signals in response to an external synchronization signal; And 상기 제1 및 제2 출력 신호들과 기준 전압 및 외부의 데이터 신호를 입력하고 상기 동기화 신호에 응답하여 상기 데이터 신호를 래치시키는 증폭부를 구비하고, An amplifier configured to input the first and second output signals and a reference voltage and an external data signal and latch the data signal in response to the synchronization signal, 상기 동기화 신호가 상기 기준 전압보다 낮을 때는 상기 제1 및 제2 출력 신호들은 전원 전압 레벨로 높아지고, 상기 동기화 신호가 상기 기준 전압보다 높을 때는 상기 제2 출력 신호는 상기 데이터 신호의 전압 레벨과 동일하게 되고 상기 제1 출력 신호는 상기 데이터 신호의 전압 레벨의 반전 상태로 되는 것을 특징으로 하는 반도체 장치의 플립플롭.When the synchronization signal is lower than the reference voltage, the first and second output signals are raised to a power supply voltage level. When the synchronization signal is higher than the reference voltage, the second output signal is equal to the voltage level of the data signal. And the first output signal is in an inverted state of the voltage level of the data signal. 제4 항에 있어서, 상기 구동부는 The method of claim 4, wherein the driving unit 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 제2 출력 신호에 의해 게이팅되며 상기 제1 출력 신호를 발생하는 제1 PMOS 트랜지스터쌍; 및A first PMOS transistor pair inputting the power supply voltage and gated by the synchronization signal and the second output signal and generating the first output signal; And 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 제1 출력 신호에 의해 게이팅되며 상기 제2 출력 신호를 발생하는 제2 PMOS 트랜지스터쌍을 구비하는 것 을 특징으로 하는 반도체 장치의 플립플롭.And a second PMOS transistor pair for inputting said power supply voltage and gated by said synchronization signal and said first output signal and generating said second output signal. 제4 항에 있어서, 상기 증폭부는 The method of claim 4, wherein the amplification unit 상기 제1 출력 신호를 입력하고 상기 제2 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터쌍;A first pair of NMOS transistors inputting the first output signal and gated by the second output signal; 상기 제1 NMOS 트랜지스터쌍의 출력과 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터쌍;A second NMOS transistor pair inputting the output of the first NMOS transistor pair and the power supply voltage and gated by the synchronization signal and the reference voltage; 상기 제2 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 데이터 신호에 의해 게이팅되는 제1 NMOS 트랜지스터;A first NMOS transistor coupled to an output terminal of the second NMOS transistor pair and gated by the data signal; 상기 제2 출력 신호를 입력하고 상기 제1 출력 신호에 의해 게이팅되는 제3 NMOS 트랜지스터쌍;A third NMOS transistor pair receiving the second output signal and gated by the first output signal; 상기 제3 NMOS 트랜지스터쌍의 출력과 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제4 NMOS 트랜지스터쌍;A fourth NMOS transistor pair inputting the output of the third NMOS transistor pair and the power supply voltage and gated by the synchronization signal and the reference voltage; 상기 제4 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터; A second NMOS transistor connected to an output terminal of the fourth NMOS transistor pair and gated by the reference voltage; 상기 제1 및 제3 NMOS 트랜지스터쌍들의 출력단들에 연결된 제1 전류원; 및A first current source coupled to the output terminals of the first and third NMOS transistor pairs; And 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들에 연결된 제2 전류원을 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.And a second current source connected to the output terminals of the first and second NMOS transistors. 제6 항에 있어서, 상기 제1 전류원은 The method of claim 6, wherein the first current source is 상기 제1 및 제3 NMOS 트랜지스터쌍의 출력들을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제5 NMOS 트랜지스터쌍을 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.And a fifth NMOS transistor pair input to the outputs of the first and third NMOS transistor pairs and gated by the synchronization signal and the reference voltage. 전원 전압과 기준 전압을 입력하고 동기화 신호에 응답하여 제1 전압과 제2 전압을 출력하는 전압 발생부;A voltage generator configured to input a power supply voltage and a reference voltage and output a first voltage and a second voltage in response to a synchronization signal; 상기 전원 전압을 입력하고 상기 제1 전압에 응답하여 제1 및 제2 출력 신호들을 발생하는 구동부; 및A driver configured to input the power supply voltage and generate first and second output signals in response to the first voltage; And 상기 제1 및 제2 출력 신호들과 상기 기준 전압 및 외부의 데이터 신호를 입력하고, 상기 제2 전압에 응답하여 상기 데이터 신호를 래치시키는 증폭부를 구비하고, An amplifier configured to input the first and second output signals, the reference voltage and an external data signal, and latch the data signal in response to the second voltage; 상기 동기화 신호가 상기 기준 전압보다 낮을 때는 상기 제1 및 제2 출력 신호들은 전원 전압 레벨로 높아지고, 상기 동기화 신호가 상기 기준 전압보다 높을 때는 상기 제2 출력 신호는 상기 데이터 신호의 전압 레벨과 동일하게 되고 상기 제1 출력 신호는 상기 데이터 신호의 전압 레벨의 반전 상태로 되는 것을 특징으로 하는 반도체 장치의 플립플롭.When the synchronization signal is lower than the reference voltage, the first and second output signals are raised to a power supply voltage level. When the synchronization signal is higher than the reference voltage, the second output signal is equal to the voltage level of the data signal. And the first output signal is in an inverted state of the voltage level of the data signal. 제8 항에 있어서, 상기 전압 발생부는 The method of claim 8, wherein the voltage generator 상기 기준 전압과 상기 동기화 신호를 입력하고, 상기 동기화 신호가 상기 기준 전압보다 낮을 때 상기 제1 전압을 발생하고, 상기 동기화 신호가 상기 기준 전압보다 높을 때 제3 전압을 발생하는 제1 전압 제어부; 및A first voltage controller configured to input the reference voltage and the synchronization signal, generate the first voltage when the synchronization signal is lower than the reference voltage, and generate a third voltage when the synchronization signal is higher than the reference voltage; And 전원 전압을 입력하고 상기 제3 전압에 응답하여 상기 제2 전압을 발생하는 제2 전압 제어부를 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.And a second voltage controller configured to input a power supply voltage and generate the second voltage in response to the third voltage. 제8 항에 있어서, 상기 구동부는 The method of claim 8, wherein the driving unit 상기 전원 전압을 입력하고 상기 제1 전압 및 제2 출력 신호에 의해 게이팅되며 상기 제1 출력 신호를 발생하는 제1 PMOS 트랜지스터쌍; 및A first PMOS transistor pair inputting said power supply voltage and gated by said first voltage and a second output signal and generating said first output signal; And 상기 전원 전압을 입력하고 상기 제1 전압 및 상기 제1 출력 신호에 의해 게이팅되며 상기 제2 출력 신호를 발생하는 제2 PMOS 트랜지스터쌍을 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.And a second PMOS transistor pair for inputting said power supply voltage and gated by said first voltage and said first output signal and generating said second output signal. 제8 항에 있어서, 상기 증폭부는 The method of claim 8, wherein the amplification unit 상기 제1 출력 신호를 입력하고 상기 제2 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터쌍;A first pair of NMOS transistors inputting the first output signal and gated by the second output signal; 상기 제1 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 데이터 신호에 의해 게이팅되는 제1 NMOS 트랜지스터;A first NMOS transistor coupled to an output terminal of the first NMOS transistor pair and gated by the data signal; 상기 제2 출력 신호를 입력하고 상기 제1 출력 신호에 의해 게이팅되는 제2 NMOS 트랜지스터쌍;A second NMOS transistor pair receiving the second output signal and gated by the first output signal; 상기 제2 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터; A second NMOS transistor connected to an output terminal of the second NMOS transistor pair and gated by the reference voltage; 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들에 연결된 제1 전류원; 및A first current source coupled to the output terminals of the first and second NMOS transistor pairs; And 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들에 연결된 제2 전류원을 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.And a second current source connected to the output terminals of the first and second NMOS transistors. 제11 항에 있어서, 상기 제1 전류원은 The method of claim 11, wherein the first current source is 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들을 입력하고 상기 제2 전압에 의해 게이팅되어 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들을 접지시키는 제3 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 플립플롭.And a third NMOS transistor input to the output terminals of the first and second NMOS transistor pairs and gated by the second voltage to ground the output terminals of the first and second NMOS transistor pairs. . 제11 항에 있어서, 상기 제2 전류원은 The method of claim 11, wherein the second current source is 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들을 입력하고 상기 제2 전압에 의해 게이팅되어 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들을 접지시키는 제4 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 플립플롭.And a fourth NMOS transistor input to the output terminals of the first and second NMOS transistors and gated by the second voltage to ground the output terminals of the first and second NMOS transistors.
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