KR200248929Y1 - Control signal generating circuit - Google Patents

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KR200248929Y1 KR2019960030582U KR19960030582U KR200248929Y1 KR 200248929 Y1 KR200248929 Y1 KR 200248929Y1 KR 2019960030582 U KR2019960030582 U KR 2019960030582U KR 19960030582 U KR19960030582 U KR 19960030582U KR 200248929 Y1 KR200248929 Y1 KR 200248929Y1
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박정훈
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김영환
현대반도체 주식회사
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Abstract

본 고안은 블록 신호 발생 회로에 관한 것으로, 상기 직렬 연결된 다수개의 플립플롭이, 앞단의 플립플롭의 출력 신호가 다음단의 플립플롭의 입력으로 연결되도록 이루어지고, 첫 번째 플립플롭의 세트 단자와 리세트 단자에는 상기 피드백 회로에서 출력 신호가 반전 또는 비반전되어 각각 입력되고, 마지막 플립플롭에서 출력되는 세트 신호는 상기 피드백 회로에 입력되며, 각각의 플립플롭에는 클록 동기 신호와 클리어 신호가 인버터를 이용한 제 1 반전 수단과 제 2 반전 수단을 통해 반전되어 각각 입력되도록 구성하여, 링 카운터를 이용한 클록 신호 발생 회로에 피드백 회로가 추가되어 클록 신호의 정수 배의 주기를 갖는 클록 신호를 출력할 수 있는 효과를 제공한다.The present invention relates to a block signal generation circuit, wherein the plurality of flip-flops connected in series are configured such that an output signal of a front flip-flop is connected to an input of a flip-flop of a next stage, and a set terminal and a re The set signal output from the feedback circuit is inverted or non-inverted from the feedback circuit, respectively, and the set signal output from the last flip-flop is input to the feedback circuit. The first and second inverting means are configured to be inverted and input respectively, so that a feedback circuit is added to the clock signal generating circuit using the ring counter to output a clock signal having an integer multiple of the clock signal. To provide.

Description

제어 신호 발생 회로Control signal generating circuit

제1도는 종래의 링 카운터의 회로도.1 is a circuit diagram of a conventional ring counter.

제2도는 종래의 링 카운터의 타이밍 차트.2 is a timing chart of a conventional ring counter.

제3도는 본 고안의 제어 신호 발생 회로의 회로도.3 is a circuit diagram of a control signal generation circuit of the present invention.

제4도는 본 고안의 제어 신호 발생 회로의 타이밍 차트.4 is a timing chart of a control signal generation circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11, 12, 13, 21, 22, 25, 26 : 인버터 23, 24 : OR 게이트11, 12, 13, 21, 22, 25, 26: Inverter 23, 24: OR gate

A~E, a~f : RS 플립플롭A ~ E, a ~ f: RS flip flop

본 고안은 클록 신호 발생 회로에 관한 것으로, 특히 링 카운터를 이용한 클럭 신호 발생 회로에 피드백 회로를 추가하여 클록 신호의 정수 배의 주기를 갖는 클록 신호를 출력할 수 있도록 하는 회로에 관한 것이다.The present invention relates to a clock signal generating circuit, and more particularly, to a circuit for adding a feedback circuit to a clock signal generating circuit using a ring counter to output a clock signal having an integer multiple of a clock signal.

제1도는 종래의 링 카운터를 이용한 클록 신호 발생 회로의 회로도이며, 제2도는 종래의 링 카운터의 출력 파형을 나타낸 타이밍 차트이다.1 is a circuit diagram of a clock signal generation circuit using a conventional ring counter, and FIG. 2 is a timing chart showing an output waveform of a conventional ring counter.

앞단 RS 플립플롭의 세트 신호와 리세트 신호가 다음단 RS 플립플롭의 세트 단자와 리세트 단자에 각각 입력되도록 이루어진 다수 개의 RS 플립플롭이 구비되고, 각 RS 플립플롭마다 클리어 신호(clear)와 클록 신호(clock)가 제 1 인버터(11)와 제 2 인버터(12)에 의해 반전되어 입력되며, 마지막 단의 RS 플립플롭(E)의 세트 신호가 피드백 되어 첫 번째 단의 RS 플립플롭(A)의 세트 단자에 입력되고 또한 마지막 단의 RS 플립플롭(E)의 세트 신호가 제 3 인버터(13)에 의해 반전되어 첫 번째 RS 플립플롭(A)의 리세트 단자에 입력되도록 구성된다.A plurality of RS flip-flops are provided so that the set signal and reset signal of the preceding RS flip-flop are respectively input to the set terminal and the reset terminal of the next RS flip-flop. Each RS flip-flop has a clear signal and a clock. The signal is input inverted by the first inverter 11 and the second inverter 12, and the set signal of the RS flip-flop E of the last stage is fed back so that the RS flip-flop A of the first stage is fed back. And a set signal of the RS flip-flop E of the last stage is inverted by the third inverter 13 and input to the reset terminal of the first RS flip-flop A.

이와 같이 구성된 링 카운터의 동작은, 회로 동작 초기에 각각의 RS 플립플롭에 클리어 신호가 인가되어 리세트 상태가 된 다음, RS 플립플롭의 동작 특성에 따라 각각의 플립플롭에 클록 신호가 인가될 메마다 앞단 플립플롭의 상태가 다음단 플립플롭에 전달되도록 이루어진다.In the operation of the ring counter configured as described above, a clear signal is applied to each RS flip-flop at the initial stage of the circuit operation to be reset, and then a clock signal is applied to each flip-flop according to the operating characteristics of the RS flip-flop. Each time, the state of the previous flip-flop is transmitted to the next flip-flop.

즉, 제 1 RS 플립플롭(A)에 프리세트(preset) 신호가 인가되어 제 1 RS 플립플롭(A)이 세트 상태가 되고 각각의 RS 플립플롭(A∼E)에 첫 번째 클록 신호가 인가되면, 제 1 RS 플립플롭(A)의 세트 신호가 제 2 RS 플립플롭(B)의 세트 단자에 입력되어 제 2 RS 플립플롭(B)을 세트 상태로 만들고, 제 2 RS 플립플롭(B)의 리세트 신호가 제 3 RS 플립플롭(C)의 리세트 단자에 입력되어 제 3 RS 플립플롭(C)을 리세트 상태로 만들며, 제 3 RS 플립플롭(C)의 리세트 신호가 제 4 RS 플립플롭(D)의 리세트 단자에 입력되어 제 4 RS 플립플롭(D)을 리세트 상태로 만들고, 제 4 RS 플립플롭(D)의 리세트 신호가 제 5 RS 플립플롭(E)의 리세트 단자에 입력되어 제 5 RS 플립플롭(E)을 리세트 상태로 만들며, 제 5 RS 플립플롭(E)의 리세트 신호가 제 1 RS 플립플롭(A)의 리세트 단자에 입력되어 제 1 RS 플립플롭을 리세트 상태로 만들게 된다.That is, a preset signal is applied to the first RS flip-flop A so that the first RS flip-flop A is set and a first clock signal is applied to each RS flip-flop A-E. When the set signal of the first RS flip-flop (A) is input to the set terminal of the second RS flip-flop (B) to set the second RS flip-flop (B), the second RS flip-flop (B) The reset signal of is input to the reset terminal of the third RS flip-flop (C) to reset the third RS flip-flop (C), the reset signal of the third RS flip-flop (C) Input to the reset terminal of the RS flip-flop (D) to reset the fourth RS flip-flop (D), the reset signal of the fourth RS flip-flop (D) of the fifth RS flip-flop (E) The fifth RS flip-flop E is reset to be input to the reset terminal, and the reset signal of the fifth RS flip-flop E is input to the reset terminal of the first RS flip-flop A. 1 RS flip-flop Will be reset.

또한 두 번째 클록 신호가 인가되면, 제 1 RS 플립플롭(A)의 리세트 신호가 제 2 RS 플립플롭(B)의 리세트 단자에 입력되어 제 2 RS 플립플롭(B)을 리세트 상태로 만들고, 제 2 RS 플립플롭(B)의 세트 신호가 제 3 RS 플립플롭(C)의 세트 단자에 입력되어 제 3 RS 플립플롭(C)을 세트 상태로 만들며, 제 3 RS 플립플롭(C)의 리세트 신호가 제 4 RS 플립플롭(B)의 리세트 단자에 입력되어 제 4 RS 플립플롭(D)을 리세트 상태로 만들고, 제 4 RS 플립플롭(D)의 리세트 신호가 제 5 RS 플립플롭(E)의 리세트 단자에 입력되어 제 5 RS 플립플롭(E)을 리세트 상태로 만들며, 제 5 RS 플립플롭(E)의 리세트 신호가 제 1 RS 플립플롭(A)의 리세트 단자에 입력되어 제 1 RS 플립플롭을 리세트 상태로 만들게 된다.In addition, when the second clock signal is applied, the reset signal of the first RS flip-flop A is input to the reset terminal of the second RS flip-flop B, and the second RS flip-flop B is reset. The set signal of the second RS flip-flop (B) is input to the set terminal of the third RS flip-flop (C) to make the third RS flip-flop (C) a set state, and the third RS flip-flop (C) The reset signal of is input to the reset terminal of the fourth RS flip-flop (B) to bring the fourth RS flip-flop (D) into the reset state, and the reset signal of the fourth RS flip-flop (D) is the fifth signal. Input to the reset terminal of the RS flip-flop (E) to reset the fifth RS flip-flop (E), the reset signal of the fifth RS flip-flop (E) of the first RS flip-flop (A) Input to the reset terminal to reset the first RS flip-flop.

이와 같이 동작하는 링 카운터의 출력 신호의 타이밍 차트가 제2도에 나타나 있다.The timing chart of the output signal of the ring counter operating in this manner is shown in FIG.

제2도에 나타낸 바와 같이, 종래의 링 카운터를 이용한 클록 신호 발생회로에서 출력되는 신호의 주파수가 한가지뿐이어서, 회로의 이용 효율이 떨어지는 단점이 있었다.As shown in FIG. 2, there is only one frequency of the signal output from the clock signal generation circuit using the conventional ring counter, which has a disadvantage in that the efficiency of the circuit is inferior.

따라서 본 고안은 이와 같은 종래의 링 카운터를 이용한 클록 신호 발생 회로에 피드백 회로를 추가하여 클록 신호의 정수 배의 주기를 갖는 블록 신호를 출력할 수 있도록 함에 그 목적이 있다.Accordingly, an object of the present invention is to add a feedback circuit to a clock signal generation circuit using a conventional ring counter such that a block signal having an integer multiple of a clock signal can be output.

이와 같은 목적을 달성하기 위한 본 고안은, 직렬 연결된 다수 개의 플립플롭과, 첫 번째 플립플롭을 세트 또는 리세트 시키기 위한 피드백 회로를 포함하여 이루어 진다.The present invention for achieving the above object comprises a plurality of flip-flops connected in series, and a feedback circuit for setting or resetting the first flip-flop.

상기 직렬 연결된 다수 개의 플립플롭은, 앞단의 플립플롭의 출력 신호가 다음단의 플립플롭의 입력으로 연결되도록 이루어지고, 첫 번째 플립플롭의 세트 단자와 리세트 단자에는 상기 피드백 회로에서 출력 신호가 반전 또는 비반전되어 각각 입력되고, 마지막 플립플롭에서 출력되는 세트 신호는 상기 피드백 회로에 입력되며, 각각의 플립플롭에는 클록 동기 신호와 클리어 신호가 인버터를 이용한 제 1 반전 수단과 제 2 반전 수단을 통해 반전되어 각각 입력되도록 이루어진다.The plurality of flip-flops connected in series may be configured such that the output signal of the previous flip-flop is connected to the input of the flip-flop of the next stage, and the set terminal and the reset terminal of the first flip-flop are inverted in the feedback circuit. Alternatively, non-inverted inputs are respectively inputted, and a set signal outputted from the last flip-flop is input to the feedback circuit, and a clock synchronizing signal and a clear signal are supplied to each flip-flop through a first inverting means using an inverter and a second inverting means. Inverted to be input respectively.

상기 피드백 회로는, 제 1 논리 소자가 제 1 논리 소자의 출력 신호와 상기 직렬 연결된 다수 개의 플립플롭 중에서 (N)번째 플립플롭의 세트 신호가 입력되고, 그 출력 신호가 상기 직렬 연결된 다수 개의 플럽플롭 중에서 (N+l)번째 플립플롭의 세트 단자에 입력되는 OR 게이트로 구성되어 이루어지며, 플립플롭의 리세트 단자에는 상기 직렬 연결된 다수 개의 플립플롭 중에서 첫 번째 플립플롭의 세트 신호가 입력되고 세트 단자에는 로우 레벨의 파워 온 리세트 신호가 제 3 반전 수단을 통해 반전되어 입력되며, 제 2 논리 소자에는 상기 플립플롭의 세트 신호와 상기 직렬 연결된 다수 개의 플립플롭 중에서 마지막 플립플롭의 세트 신호가 입력되고, 상기 제 2 논리 소자의 출력 신호가 상기 직렬 연결된 다수 개의 플립플롭 중에서 첫 번째 플립플롭의 세트 단자와 상기 제 1 논리 소자에 각각 입력되며, 상기 제 2 논리 소자의 출력 신호가 제 4 반전 수단을 통해 반전되어 상기 직렬 연결된 다수 개의 플립플롭 중에서 첫 번째 플립플롭의 리세트 단자에 입력되며, 상기 제 3 반전 수단과 제 4 반전 수단은 인버터로 구성되어 이루어진다.In the feedback circuit, a set signal of (N) th flip-flops is input from among a plurality of flip-flops in which a first logic element is connected to an output signal of a first logic element, and a plurality of flop-flops in which the output signal is connected in series. The OR gate is input to the set terminal of the (N + l) -th flip-flop, and a set signal of the first flip-flop is input from the plurality of flip-flops connected in series to the reset terminal of the flip-flop. The low level power-on reset signal is inverted through a third inverting means, and the second logic element receives the set signal of the last flip-flop from among a plurality of flip-flops connected in series with the set signal of the flip-flop. And three of the first flip-flop among the plurality of flip-flops in which the output signal of the second logic element is connected in series. Respectively input to a terminal and the first logic element, and an output signal of the second logic element is inverted through a fourth inverting means and input to a reset terminal of a first flip-flop among the plurality of flip-flops connected in series; The third inverting means and the fourth inverting means comprise an inverter.

이와 같은 본 고안의 일실시예를 제3도와 제4도를 참고하여 설명하면 다음과 같다.An embodiment of the present invention will be described with reference to FIGS. 3 and 4 as follows.

앞단 RS 플립플롭의 세트 신호와 리세트 신호가 다음단 RS 플립플롭의 세트 단자와 리세트 단자에 각각 입력되도록 이루어진 다수 개의 RS 플립플롭이 구비되고, 로우 레벨의 파워 온 리셋(Power on Reset) 신호와, 제 1 인버터(21)와 제 2 인버터(22)에 의해 반전된 클리어 신호(clear) 및 클록 신호(clock)가 각각의 RS 플립플롭에 입력되며, 제 1 플립플롭(a)의 세트 신호(Qa)가 피드백 회로를 구성하는 제 6 플립플롭(f)의 리세트 단자에 연결되고, 상기 파워 온 리세트 신호가 제 3 인버터(25)에 의해 반전되어 제 6 플립플롭(f)의 세트 단자에 입력되고, 상기 제 6 플립플롭(f)의 세트 신호(Qf)와 제5 플립플롭(e)의 세트 신호(Qe)는 제 1 OR 게이트(24)에 입력되며, 상기 제 1 OR 게이트(24)의 출력은 제 4 인버터(26)에 의해 반전되어 제 1 플립플롭(a)의 리세트 단자에 입력되며 반전되지 않은 제 1 OR 게이트(24)의 출력이 제 1 플립플롭(a)의 세트 단자에 입력되고, 상기 제 2 OR 게이트(23)에는 제 1 OR 게이트(24)의 출력 신호와 제 3 플립플롭(c)의 세트 신호(Qc)가 입력되며, 제 2 OR 게이트(23)의 출력은 제 4 플립플롭(d)의 세트 단자에 입력되도록 연결된다.A plurality of RS flip-flops are provided so that the set signal and reset signal of the preceding RS flip-flop are respectively input to the set terminal and reset terminal of the next RS flip-flop, and a low level power on reset signal is provided. And a clear signal and a clock signal inverted by the first inverter 21 and the second inverter 22 are input to each RS flip-flop, and the set signal of the first flip-flop a is set. (Q a ) is connected to the reset terminal of the sixth flip-flop f constituting the feedback circuit, and the power-on reset signal is inverted by the third inverter 25 so that the sixth flip-flop f is input to the set terminal, a set signal (Q e) of the set signal (Q f) of the fifth flip-flop (e) of the sixth flip-flop (f) is input to claim 1 OR gate 24, the first The output of the 1 OR gate 24 is inverted by the fourth inverter 26 and input to the reset terminal of the first flip-flop a and is half The output of the first OR gate 24, which is not present, is input to the set terminal of the first flip-flop a, and the output signal of the first OR gate 24 and the third flip-flop are input to the second OR gate 23. The set signal Q c of ( c ) is input, and the output of the second OR gate 23 is connected to be input to the set terminal of the fourth flip-flop d.

이와 같이 구성된 본 고안의 동작은, 로우 레벨의 파워 온 리세트 신호가 입력되어 각각의 플립플롭이 클리어 되고, 또한 제 3 인버터(25)에 의해 반전되어 하이 레벨로 된 파워 온 리세트 신호가 제 6 플립플롭(f)의 세트 단자에 입력되어 제 6 플립플롭(f)이 세트되고, 제 6 플립플롭(f)의 세트 신호(Qf)가 제 1 OR 게이트(24)에 입력되어 제 1 OR 게이트(24)의 출력이 하이레벨이 되어 제 1 플립플롭(a)의 세트 단자에 입력됨으로써 제 1 플립플롭(a)을 세트 상태로 만든다.In the operation of the present invention configured as described above, a power-on reset signal having a low level is inputted, each flip-flop is cleared, and the power-on reset signal that is inverted by the third inverter 25 and brought to a high level is reset. The sixth flip-flop f is set by being input to the set terminal of the sixth flip-flop f, and the set signal Q f of the sixth flip-flop f is input to the first OR gate 24 to be input. The output of the OR gate 24 becomes high level and is input to the set terminal of the first flip-flop a, thereby making the first flip-flop a a set state.

또한 제 1 OsR 게이트(24)의 하이 레벨의 출력 신호는 제 2 OR 게이트(23)에 입력되어 제 2 OR 게이트(23)의 출력 또한 하이 레벨이 되고, 제 2 OR 게이트(23)에서 출력되는 하이 레벨 신호가 제 4 플립플롭(d)의 세트 단자에 입력되어 제 4 플립플롭(d)이 세트 상태가 된다.In addition, the high level output signal of the first OsR gate 24 is input to the second OR gate 23 so that the output of the second OR gate 23 also becomes high level, and is output from the second OR gate 23. The high level signal is input to the set terminal of the fourth flip-flop d so that the fourth flip-flop d is set.

이때 첫 번째 클록 신호가 인가되면 제 1 플립플롭(a)의 세트 상태가 제 2 플립플롭(b)으로 전이되어 제 2 플립플롭(b)이 세트 상태가 되고, 제 2 플립플롭(b)의 리세트 상태는 제 3 플립플롭(c)으로 전이되어 제 3 플립플롭(c)이 리세트 상태가 되며, 제 3 플립플롭(c)이 리세트 상태이므로 제 3 플립플롭(c)에서 출력되는 로우 레벨의 세트 신호(Qc)가 제 2 OR 게이트(23)에 입력된다.At this time, when the first clock signal is applied, the set state of the first flip-flop (a) is transferred to the second flip-flop (b) so that the second flip-flop (b) is set, and the second flip-flop (b) The reset state is transferred to the third flip-flop c so that the third flip-flop c is in the reset state, and since the third flip-flop c is in the reset state, the reset state is output from the third flip-flop c. The low level set signal Q c is input to the second OR gate 23.

또한 제 4 플립플롭(d)의 세트 상태가 제 5 플립플롭(e)으로 전이되어 제 5 플립플롭(e)이 세트 상태가 된다.In addition, the set state of the fourth flip-flop d is transferred to the fifth flip-flop e so that the fifth flip-flop e is set.

이때 제 1 플립플롭(a)의 세트 상태가 제 2 플립플롭(b)으로 전이되면서 동시에 제 6 플립플롭(f)의 리세트 단자에 하이 레벨의 신호를 인가하여 제 6 플립플롭(f)을 리세트 상태로 만든다.At this time, while the set state of the first flip-flop (a) is transferred to the second flip-flop (b), the sixth flip-flop (f) is applied by applying a high level signal to the reset terminal of the sixth flip-flop (f). Make it reset.

따라서 제 1 OR 게이트(24)에는 제 6 플립플롭(f)에서 출력되는 로우 레벨의 세트 신호(Qr)와 제 5 플립플롭(e)에서 출력되는 로우 레벨의 세트 신호(Qe)가 입력되어 그 출력 또한 로우 레벨이 되며, 이와 같은 제 1 OR 게이트(24)의 로우 레벨 출력 신호가 제 4 인버터(26)에 의해 반전되어 제 1 플립플롭(a)의 리세트 단자에 입력됨으로써 제 1 플립플롭(a)이 리세트 상태로 된다.Therefore, the low level set signal Q r output from the sixth flip-flop f and the low level set signal Q e output from the fifth flip-flop e are input to the first OR gate 24. The low level output signal of the first OR gate 24 is inverted by the fourth inverter 26 and inputted to the reset terminal of the first flip-flop a. Flip-flop a is in a reset state.

두 번째 클록 신호가 입력되면, 제 5 플립플롭(e)의 세트 신호(Qe)가 제 1 OR 게이트(24)에 입력되어 제 1 OR 게이트(24)의 출력은 하이 레벨이 되고, 제 1 OR 게이트(24)의 하이 레벨 출력이 제 1 플립플롭(a)의 세트 단자에 입력되어 제 1 플립플롭(a)이 세트 상태가 되며, 또한 제 1 OR 게이트(24)의 하이 레벨 출력 신호가 제 2 OR 게이트(23)에 입력되어 제 2 OR 게이트(23)의 출력 신호가 하이 레벨이 되어 제 4 플립플롭(d)의 세트 단자에 입력됨으로써 제 4 플립플롭(d)이 세트 상태가 된다.When the second clock signal is input, the set signal Q e of the fifth flip-flop e is input to the first OR gate 24 so that the output of the first OR gate 24 becomes a high level, and the first The high level output of the OR gate 24 is input to the set terminal of the first flip-flop a so that the first flip-flop a is set, and the high level output signal of the first OR gate 24 is The fourth flip-flop d is set by being input to the second OR gate 23 and being output to the set terminal of the fourth flip-flop d when the output signal of the second OR gate 23 becomes high. .

제 1 플립플릅(a)의 리세트 상태가 제 2 플립플롭(b)에 전이되어 제 2 플립플롭(b)이 리세트 상태가 되고, 제 2 플립플롭(b)의 세트 상태는 제 3 플립플롭(c)에 전이되어 제 3 플립플롭(c)이 세트 상태가 되며, 제 4 플립플롭(d)의 리세트 상태가 제 5 플립플롭(e)에 전이되어 제 5 플립플롭(e)이 리세트 상태가 된다.The reset state of the first flip flop a is transferred to the second flip flop b so that the second flip flop b is in the reset state, and the set state of the second flip flop b is the third flip. The third flip-flop c is transferred to the flop c, and the reset state of the fourth flip-flop d is transferred to the fifth flip-flop e, so that the fifth flip-flop e is The reset state.

즉, 제 1 플립플롭(a)과 제 4 플립플롭(d)은 동시에 세트되거나 리세트 되어, 제 4 플립플롭(d)의 세트 상태가 짝수 번째의 클록 신호가 입력될 때마다 제 1 플립플롭(a)을 세트 상태로 만들고, 홀수 번째의 클록 신호가 입력될 때 제 1 플립플롭(R)의 세트 신호를 출력하도록 하여 결과적으로는 제4도에 나타낸 바와 같이 클록 신호의 1/2의 주파수를 갖는 새로운 클록 신호를 출력하도록 한다.That is, the first flip-flop a and the fourth flip-flop d are set or reset at the same time so that the first flip-flop is set whenever the set signal of the fourth flip-flop d is input with an even clock signal. Set (a) to the set state, and output the set signal of the first flip-flop R when an odd clock signal is input, resulting in a frequency of 1/2 of the clock signal as shown in FIG. Output a new clock signal with

이와 같은 본 고안의 구성에서 제 2 OR 게이트(23)를 첫 번째 플립플롭과 마지막 플립플롭을 제외한 나머지 플롭플롭 중에서 어느 플립플롭에 연결하는지에 따라 제 출력되는 신호의 주파수를 변화시킬 수 있는 것이며, 다수의 OR 게이트와 스위치를 조합하여 제어함으로써 좀더 큰 범위의 가변 주파수를 갖는 클록 신호를 발생시킬 수 있는 것이다.In the configuration of the present invention, the frequency of the first output signal may be changed depending on which flip flop is connected to the second OR gate 23 except for the first flip flop and the last flip flop. By combining and controlling multiple OR gates and switches, clock signals with a wider range of variable frequencies can be generated.

따라서 본 고안은 링 카운터를 이용한 클록 신호 발생 회로에 피드백 회로를 추가하여 클록 신호의 정수 배의 주기를 갖는 클록 신호를 출력할 수 있도록 하는 효과를 제공한다.Therefore, the present invention provides an effect of adding a feedback circuit to a clock signal generation circuit using a ring counter to output a clock signal having an integer multiple of the clock signal.

Claims (6)

플립플롭을 이용한 제어 신호 발생 회로에 있어서, 직렬 연결된 다수 개의 플립플롭과; 상기 직렬 연결된 다수개의 플립플롭 가운데 첫 번째 플립플롭과 N번째의 플립플롭을 세트 또는 리세트 시키기 위한 피드백 회로를 포함하여 이루어지는 것을 특징으로 하는 제어 신호 발생 회로.A control signal generation circuit using flip-flops, comprising: a plurality of flip-flops connected in series; And a feedback circuit for setting or resetting a first flip-flop and an N-th flip-flop among the plurality of flip-flops connected in series. 제1항에 있어서, 상기 직렬 연결된 다수 개의 플립플롭은, 앞단의 플립플롭의 출력 신호가 다음단의 플립플롭의 입력으로 연결되도록 이루어지고, 첫 번째 플립플롭의 세트 단자와 리세트 단자에는 상기 피드백 회로에서 출력 신호가 반전 또는 비반전되어 각각 입력되고, 마지막 플립플롭에서 출력되는 세트 신호는 상기 피드백 회로에 입력되며, 각각의 플립플롭에는 클록 동기 신호와 클리어 신호가 제 1 반전 수단과 제 2 반전 수단을 통해 각각 반전되어 입력되도록 이루어지는 것을 특징으로 하는 제어 신호 발생 회로.The plurality of flip-flops connected in series are configured such that an output signal of a preceding flip-flop is connected to an input of a flip-flop of a next stage, and the feedback is provided to the set terminal and the reset terminal of the first flip-flop. In the circuit, an output signal is inverted or non-inverted, respectively, and a set signal outputted from the last flip-flop is input to the feedback circuit, and a clock synchronizing signal and a clear signal are supplied to the first inverting means and the second inversion in each flip-flop. A control signal generating circuit, characterized in that each input is inverted through the means. 제2항에 있어서, 상기 제 1 반전 수단과 제 2 반전 수단이 인버터인 것을 특징으로 하는 제어 신호 발생 회로.The control signal generating circuit according to claim 2, wherein the first inverting means and the second inverting means are inverters. 제1항에 있어서, 상기 피드백 회로는, 플립플롭(f)의 리세트 단자에는 상기 직렬 연결된 다수개의 플립플롭중에서 첫 번째 플립플롭의 세트 신호가 입력되고 세트 단자에는 로우 레벨의 파워 온 리세트 신호가 제 3 반전 수단을 통해 반전되어 입력되며, 제 1 논리 소자에는 상기 플립플롭(f)의 세트 신호와 상기 직렬 연결된 다수개의 플립플롭중에서 마지막 플립플롭의 세트 신호가 입력되고, 제 2 논리 소자는 제 1 논리 소자의 출력 신호와 상기 직렬 연결된 다수개의 플립플롭중에서 (N)번째 플립플롭의 세트 신호가 입력되고, 그 출력 신호가 상기 직렬 연결된 다수개의 플립플롭중에서 (N+1)번째 플립플롭의 세트 단자에 입력되며, 상기 제 2 논리 소자의 출력 신호가 상기 직렬 연결된 다수개의 플립플롭중에서 첫 번째 플립플롭의 세트 단자와 상기 제 1 논리 소자에 각각 입력되며, 상기 제 2 논리 소자의 출력 신호가 제 4 반전 수단을 통해 반전되어 상기 직렬 연결된 다수개의 플립플롭중에서 첫 번째 플립플롭의 리세트 단자에 입력되도록 이루어지는 것을 특징으로 하는 제어 신호 발생 회로.2. The feedback circuit of claim 1, wherein a set signal of the first flip-flop is input to the reset terminal of the flip-flop f, and a low-level power-on reset signal is input to the set terminal. Is input inverted through a third inverting means, a set signal of the flip-flop f and a set signal of the last flip-flop among the plurality of flip-flops connected in series are input to the first logic element, and the second logic element An output signal of a first logic element and a set signal of (N) th flip-flops are input from among the plurality of flip-flops connected in series, and the output signal of the (N + 1) th flip-flop is among the plurality of flip-flops connected in series. A set terminal of a first flip-flop and a first terminal of a plurality of flip-flops connected in series, the output signal of the second logic element being input to a set terminal; A control signal, each of which is input to a reset element, wherein an output signal of the second logic element is inverted through a fourth inversion means to be input to a reset terminal of a first flip-flop among the plurality of flip-flops connected in series Generation circuit. 제4항에 있어서, 상기 제 1 논리 소자와 제 2 논리 소자가 OR 게이트인 것을 특징으로 하는 제어 신호 발생 회로.5. The control signal generating circuit according to claim 4, wherein the first logic element and the second logic element are OR gates. 제4항에 있어서, 상기 제 3 반전 수단과 제 4 반전 수단이 인버터인 것을 특징으로 하는 제어 신호 발생 회로.5. The control signal generating circuit according to claim 4, wherein the third inverting means and the fourth inverting means are inverters.
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