KR100278271B1

KR100278271B1 - A clock frequency divider

Info

Publication number: KR100278271B1
Application number: KR1019970077857A
Authority: KR
Inventors: 전하준
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2001-01-15
Also published as: KR19990057778A

Abstract

본 발명은 클럭 신호와 분주된 클럭 신호 사이의 클럭 스큐 및 위상차를 줄인 클럭 주파수 분주 장치를 제공하기 위한 것으로서, 이를 위해 본 발명은 입력 기준 클럭과 각기 다른 분주율로 분주된 클럭 신호 간의 위상을 동기시켜 상기 입력 기준 클럭과 상기 분주된 클럭 신호 사이의 클럭 스큐를 줄이기 위한 위상 동기 수단; 상기 위상 동기 수단으로부터 출력되는 신호에 응답하여 상기 입력 기준 클럭을 2분주, 4분주, 8분주, 16분주와 같이 각기 서로 다른 분주율로 분주하여 상기 위상 동기 수단으로 출력하는 다수의 2분주 수단; 및 상기 입력 기준 클럭에 동기되고, 분주 선택 신호에 응답하여 구동되며 상기 다수의 2분주 수단으로부터 각기 출력되는 분주된 클럭 신호를 스위칭하여 출력 클럭으로 내보내는 스위칭 수단을 포함한다.SUMMARY OF THE INVENTION The present invention provides a clock frequency division apparatus that reduces clock skew and phase difference between a clock signal and a divided clock signal. To this end, the present invention synchronizes a phase between an input reference clock and a clock signal divided at different division ratios. Phase synchronization means for reducing a clock skew between the input reference clock and the divided clock signal; A plurality of dividing means for dividing the input reference clock at different frequency divisions such as two divisions, four divisions, eight divisions, and 16 divisions in response to a signal output from the phase synchronization means and outputting the divided reference ratios to the phase synchronization means; And switching means synchronized with the input reference clock and driven in response to the division selection signal, for switching the divided clock signals respectively output from the plurality of two division means to output to the output clock.

Description

A clock frequency divider

본 발명은 반도체 회로 설계에 관한 것으로서, 특히 저전력 반도체 칩의 설계에 이용되는 전력 저장 모드(power save mode)를 지원하기 위한 클럭 주파수 분주 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit design, and more particularly, to a clock frequency division apparatus for supporting a power save mode used in the design of a low power semiconductor chip.

잘 알려진 바와 같이, 클럭 주파수 분주 장치는 고주파의 클럭 신호(Clock)를 입력받아 구동하고, 분주율에 응답하여 저주파의 분주된 클럭 신호를 출력하는 장치이다.As is well known, a clock frequency divider is a device that receives and drives a high frequency clock signal and outputs a low frequency divided clock signal in response to a division ratio.

주변 장치와 함께 단일 칩으로 구현되는 마이크로컨트롤러(microcontroller)는 입력 클럭을 기준 클럭으로 하여 다수의 분주율로 분주된 클럭 신호를 생성해, 각 블록에서 분주된 클럭 신호를 선택하여 사용한다.A microcontroller implemented as a single chip with a peripheral device generates clock signals divided by multiple division ratios using the input clock as a reference clock, and selects and uses the clock signals divided in each block.

종래의 클럭 주파수 분주 장치는 기준 입력 클럭을 다수의 분주율(즉 2분주 또는 4분주 등과 같은)로 분주한 후 필요한 클럭 신호를 선택하는 방식이었다.Conventional clock frequency division apparatus divides a reference input clock into a plurality of division ratios (ie, two divisions or four divisions) and selects a required clock signal.

도 1은 종래의 일실시예인 주파수 분주 장치를 도시한 것으로서, 외부로부터 클럭 신호(CLKin)를 입력받아 2분주, 4분주, 8분주, 16분주, 32분주 및 64분주하기 위해 직렬로 연결된 다수의 2분주 회로(100) 및 분주율(DivFac[2:0])에 응답하여 다분주된 클럭 신호 중 하나를 선택하여 출력하는 멀티플렉서(120)로 구성된다. 여기서, 각 2분주 회로(100)는 클럭 신호(CLKin)에 응답하여 구동하고, 출력(Q)이 반전되어 피드백되는 입력(D)을 다시 출력(Q)으로 전달하는 D-플립플롭으로, 매 2분주 회로(100)를 통과할 때마다 2분주, 4분주, 8분주, 16분주, 32분주 및 64분주 클럭 신호를 만들어 출력한다. 이렇게 분주된 클럭 신호들을 모두 준비한 후, 멀티플렉서(120)를 통해 그 중 하나를 원하는 주파수의 클럭 신호로 출력한다.1 is a diagram illustrating a conventional frequency dividing apparatus, and receives a clock signal CLKin from an external device, and is connected in series to divide two, four, eight, sixteen, thirty-two, and sixty-four. The multi-division circuit 100 and the multiplexer 120 selects and outputs one of the multi-division clock signals in response to the division ratio DivFac [2: 0]. Here, each two-dividing circuit 100 is a D-flip flop that drives in response to the clock signal CLKin and delivers the input D fed back to the output Q by inverting the output Q. Each time the two-division circuit 100 passes, two-, four-, eight-, 16-, 32-, and 64-division clock signals are generated and output. After all of the divided clock signals are prepared, one of them is output as a clock signal of a desired frequency through the multiplexer 120.

이러한 종래의 클럭 주파수 분주 장치는, 입력 클럭 신호와 분주된 클럭 신호 사이의 딜레이(delay)로 인해 클럭 스큐(skew)가 발생하는 문제점이 있다. 즉, 외부로부터 입력되는 클럭 신호(CLKin)와 2분주 회로(100)를 하나 통과한 2분주된 신호(CLK_2) 사이에 D-플립플롭 딜레이(delay)만큼의 클럭 스큐가 존재하고, 64분주된 클럭 신호(CLK_64)와는 6배의 D-플립플롭 딜레이만큼의 클럭 스큐가 존재한다. 이러한 클럭 스큐가 커져 입력되는 클럭 신호의 주기보다 더 커질 경우 비동기적인 클럭 신호로 바뀌어 시스템의 오동작을 일으킬 수 있다.The conventional clock frequency divider has a problem that a clock skew occurs due to a delay between an input clock signal and a divided clock signal. That is, there is a clock skew as much as D-flip-flop delay between the clock signal CLKin input from the outside and the two-divided signal CLK_2 passing through the two-dividing circuit 100. There is a clock skew as much as six times the D-flip-flop delay from the clock signal CLK_64. If the clock skew is larger than the period of the input clock signal, the clock skew may be changed to an asynchronous clock signal, which may cause the system to malfunction.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 클럭 신호와 분주된 클럭 신호 사이의 클럭 스큐 및 위상차를 줄인 클럭 주파수 분주 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a clock frequency dividing apparatus which reduces a clock skew and a phase difference between a clock signal and a divided clock signal.

도 1은 종래의 클럭 주파수 분주 장치도.1 is a conventional clock frequency division apparatus.

도 2는 본 발명의 일실시예에 따른 클럭 주파수 분주 장치를 도시한 도면.2 is a diagram illustrating a clock frequency division apparatus according to an embodiment of the present invention.

도 3은 본 발명의 일실시예에 따른 상기 도 2의 클럭 주파수 분주 장치 내에 구비된 위상동기부의 내부 회로와 2분주 회로를 함께 도시한 도면.FIG. 3 is a diagram illustrating an internal circuit and a phase dividing circuit of a phase synchronization unit provided in the clock frequency dividing apparatus of FIG. 2 according to an embodiment of the present invention. FIG.

도 4는 본 발명의 일실시예에 따른 상기 도 2의 클럭 주파수 분주 장치 내에 구비된 스위칭부의 내부 회로도.4 is an internal circuit diagram of a switching unit provided in the clock frequency division apparatus of FIG. 2 according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

100 : 위상동기부 120 내지 123 : 2분주 회로100: phase synchronizer 120 to 123: two-division circuit

140 : 스위칭부 143 : 디코더140: switching unit 143: decoder

144 : 출력부144: output unit

상기 목적을 달성하기 위한 본 발명은, 입력 기준 클럭과 각기 다른 분주율로 분주된 클럭 신호 간의 위상을 동기시켜 상기 입력 기준 클럭과 상기 분주된 클럭 신호 사이의 클럭 스큐를 줄이기 위한 위상 동기 수단; 상기 위상 동기 수단으로부터 출력되는 신호에 응답하여 상기 입력 기준 클럭을 2분주, 4분주, 8분주, 16분주와 같이 각기 서로 다른 분주율로 분주하여 상기 위상 동기 수단으로 출력하는 다수의 2분주 수단; 및 상기 입력 기준 클럭에 동기되고, 분주 선택 신호에 응답하여 구동되며 상기 다수의 2분주 수단으로부터 각기 출력되는 분주된 클럭 신호를 스위칭하여 출력 클럭으로 내보내는 스위칭 수단을 포함하여 이루어진다.According to an aspect of the present invention, there is provided a phase synchronization means for synchronizing a phase between an input reference clock and a clock signal divided at different division ratios to reduce clock skew between the input reference clock and the divided clock signal; A plurality of dividing means for dividing the input reference clock at different frequency divisions such as two divisions, four divisions, eight divisions, and 16 divisions in response to a signal output from the phase synchronization means and outputting the divided reference ratios to the phase synchronization means; And switching means synchronized with the input reference clock and driven in response to the division selection signal, for switching the divided clock signals respectively output from the plurality of two division means to output to the output clock.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 살펴본다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 클럭 주파수 분주 장치를 도시한 것으로서, 입력되는 기준 클럭과 분주된 클럭 간의 위상을 동기시키기 위한 위상동기부(200), 상기 위상동기부(200)로부터 출력되는 신호에 응답하여 2분주, 4분주, 8분주 및 16분주하는 다수의 2분주 회로(220, 221, 222, 223), 및 기준 클럭과 선택 신호(SEL[1:0])에 응답하여 상기 2분주 회로(220, 221, 222, 223)로부터 각각 출력되는 분주된 클럭 신호를 스위칭하여 출력 클럭으로 내보내는 스위칭부(240)로 이루어진다.2 illustrates a clock frequency division apparatus according to an embodiment of the present invention, and outputs from a phase synchronizer 200 and a phase synchronizer 200 for synchronizing a phase between an input reference clock and a divided clock; In response to the signal being divided into a plurality of dividing circuits 220, 221, 222, and 223 which divide into 2, 4, 8, and 16 divisions, and in response to the reference clock and the selection signal SEL [1: 0] The switching unit 240 is configured to switch the divided clock signals output from the two-dividing circuits 220, 221, 222, and 223, respectively, and output them to the output clock.

상기 위상 동기부(200)의 상세한 내부 구성도는 도 3에 도시되어 있다.A detailed internal configuration diagram of the phase synchronizer 200 is shown in FIG. 3.

도 3은 본 발명의 일실시예에 따른 상기 도 2의 클럭 주파수 분주 장치 내에 구비된 위상 동기부의 내부 회로와 2분주 회로(220, 221, 222, 223)를 함께 도시한 도면이다.FIG. 3 is a diagram illustrating an internal circuit and a phase divider circuit 220, 221, 222, and 223 of the phase synchronizer included in the clock frequency divider of FIG. 2 according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 위상 동기부(200)는 기준 클럭을 입력받아 지연한 후 제1 2분주 회로(220)의 클럭 입력으로 출력하는 버퍼(201), 기준 클럭 및 제1 2분주 회로(220)를 통해 2분주된 클럭 신호(기준 클럭 주파수 / 2)를 양측 입력으로 하여 논리곱한 후 제2 2분주 회로(221)의 클럭 입력으로 출력하는 제1 논리곱 게이트(202), 기준 클럭, 제1 2분주 회로(220)를 통해 2분주된 클럭 신호(기준 클럭 주파수 / 2) 및 제2 2분주 회로(221)를 통해 4분주된 클럭 신호(기준 클럭 주파수 / 4)를 입력으로 하여 논리곱한 후 제3 2분주 회로(222)의 클럭 입력으로 출력하는 제2 논리곱 게이트(203) 및 기준 클럭, 제1 2분주 회로(220)를 통해 2분주된 클럭 신호(기준 클럭 주파수 / 2), 제2 2분주 회로(221)를 통해 4분주된 클럭 신호(기준 클럭 주파수 / 4) 및 제3 2분주 회로(222)를 통해 8분주된 클럭 신호(기준 클럭 주파수 / 8)를 입력으로 받아 논리곱한 후 제4 2분주 회로(223)의 클럭 입력으로 출력하는 제3 논리곱 게이트(204)로 이루어진다.As shown in FIG. 3, the phase synchronizer 200 receives and delays a reference clock and then outputs a buffer 201, a reference clock and a first divider circuit to the clock input of the first divider circuit 220. The first AND gate 202 and the reference clock are multiplied by a clock signal (reference clock frequency / 2) divided by two through 220 and then output to the clock input of the second dividing circuit 221. The clock signal divided by two through the first divider circuit 220 (reference clock frequency / 2) and the clock signal divided by four through the second divider circuit 221 (reference clock frequency / 4) are inputted. The clock signal (reference clock frequency / 2 divided by the second AND gate 203 and the reference clock and the first divider circuit 220 outputted to the clock input of the third divider circuit 222 after the AND ), A clock signal divided by four through the second dividing circuit 221 (reference clock frequency / 4) and eight divided by the third two dividing circuit 222. Luck signal multiplied by receive logic (based on the clock frequency / 8) to the input 42 comprises a third logical AND gate 204 which outputs a clock input of the frequency divider circuit 223. The

그리고, 2분주 회로(120, 121, 122, 123) 각각은, 상기 위상 동기부(200)로부터 출력되어 입력되는 신호에 응답하여 구동하고, 부출력(Qb)의 피드백된 입력(D)을 다시 출력(Q)으로 전달하여 분주 클럭을 생성하는 D-플립플롭으로 이루어지며, 제1 2분주 회로(220)는 기준 클럭을 2분주한 클럭 신호(기준 클럭 주파수 / 2)를, 제2 2분주 회로(221)는 기준 클럭을 4분주한 클럭 신호(기준 클럭 주파수 / 4)를, 제3 2분주 회로(222)는 기준 클럭을 8분주한 클럭 신호(기준 클럭 주파수 / 8)를, 제4 2분주 회로(223)는 기준 클럭을 16분주한 클럭 신호(기준 클럭 주파수 / 16)를 각각 출력한다.Each of the two-dividing circuits 120, 121, 122, and 123 drives in response to a signal output from the phase synchronizer 200 and drives the feedback input D of the sub-output Qb again. It is composed of a D-flip-flop that is delivered to the output (Q) to generate a divided clock, and the first dividing circuit 220 divides the clock signal (reference clock frequency / 2) into which the reference clock is divided into two, and the second division. The circuit 221 divides a clock signal (reference clock frequency / 4) into four divisions of the reference clock, and the third two-division circuit 222 receives a clock signal (reference clock frequency / 8) divides into eight reference clocks; The dividing circuit 223 outputs clock signals (reference clock frequency / 16) obtained by dividing the reference clock into 16 divisions.

도 4는 본 발명의 일실시예에 따른 상기 도 2의 클럭 주파수 분주 장치 내에 구비된 스위칭부의 내부 회로이다.4 is an internal circuit of a switching unit provided in the clock frequency division apparatus of FIG. 2 according to an embodiment of the present invention.

도 4를 참조하면, 스위칭부(240)는 분주된 클럭 신호 중 하나를 선택하기 위한 선택 신호(SEL[1:0])를 기준 클럭에 동기시켜 출력하는 래치(241, 242), 상기 래치(241, 242)로부터 출력되는 동기화된 선택 신호(SEL[1:0])를 입력받아 디코딩하는 디코더(243), 상기 디코더(243)로부터 출력되는 디코딩된 결과 신호에 응답하여, 상기 2분주 회로(220, 221, 222, 223)로부터 각기 출력되는 분주된 클럭 신호(즉, 기준 클럭 주파수 /2, 기준 클럭 주파수 /4, 기준 클럭 주파수 /8, 기준 클럭 주파수 /16) 중 하나를 스위칭하여 출력 클럭으로 내보내는 출력부(244)로 이루어진다.Referring to FIG. 4, the switching unit 240 includes latches 241 and 242 for outputting in synchronization with a reference clock a selection signal SEL [1: 0] for selecting one of divided clock signals. A decoder 243 that receives and decodes the synchronized selection signals SEL [1: 0] output from 241 and 242, and the two-dividing circuit in response to the decoded result signal output from the decoder 243. Output clock is switched by switching one of the divided clock signals (i.e., reference clock frequency / 2, reference clock frequency / 4, reference clock frequency / 8, and reference clock frequency / 16) respectively outputted from 220, 221, 222, and 223). It consists of an output unit 244 to be exported to.

구체적으로, 상기 디코더(243)는 일반적인 디코딩 회로로서, 래치(241, 242)로부터 출력되는 동기된 선택 신호(SEL[1:0]) 및 그 선택 신호(SEL[1:0])를 반전한 신호를 입력으로 하는 다수의 부정논리합게이트(245, 246, 247, 248)로 구성되며, 상기 출력부(244)는 상기 2분주 회로(220, 221, 222, 223)로부터 각기 출력되는 분주된 클럭 신호를 일측단으로 각각 입력받고, 상기 디코더(243)로부터 출력되는 디코딩된 결과 신호를 타측단으로 각각 입력받아 부정 논리곱하는 다수의 부정 논리곱게이트(249, 250, 251, 252) 및 상기 부정 논리곱게이트들로부터의 출력 신호를 입력받아 다시 부정 논리곱하는 부정 논리곱 게이트(253)로 구성된다.Specifically, the decoder 243 is a general decoding circuit, and inverts the synchronized selection signal SEL [1: 0] and the selection signal SEL [1: 0] output from the latches 241 and 242. A plurality of negative logic gates 245, 246, 247, and 248 for inputting a signal, and the output unit 244 is a divided clock output from the two-dividing circuits 220, 221, 222, and 223, respectively. A plurality of negative AND gates 249, 250, 251, and 252, each of which receives a signal to one end and a negative AND to receive a decoded result signal output from the decoder 243, respectively, to the other end, and the negative logic. Negative AND gate 253 that receives the output signal from the multiplying gates and performs negative AND again.

상기와 같은 구성을 갖는 본 발명의 일실시예에 따른 클럭 주파수 분주 장치의 동작을 도 2 내지 도 4를 참조하여 살펴본다.An operation of the clock frequency dividing apparatus according to an embodiment of the present invention having the above configuration will be described with reference to FIGS. 2 to 4.

먼저, 2분주 회로(220, 221, 222, 223)의 클럭 입력단(CLK)으로 들어가는 각 신호의 스큐를 없애기 위해, 기준 클럭은 위상 동기부(200)에서 버퍼(201)를 통해 지연되며, 이때, 버퍼(201)는 다음단 논리곱 게이트들(202, 203, 204)의 지연 시간과 동일한 지연을 갖도록 구현한다.First, in order to eliminate skew of each signal entering the clock input terminal CLK of the two-dividing circuits 220, 221, 222, and 223, the reference clock is delayed through the buffer 201 in the phase synchronizer 200. The buffer 201 is implemented to have a delay equal to the delay time of the next logical AND gates 202, 203, and 204.

그리고, 상기 버퍼(201)를 통해 지연된 기준 클럭에 응답하여 구동하는 제1 2분주 회로(220)를 통해 기준 클럭 주파수의 2분주된 클럭 신호(기준 클럭 주파수 / 2)가 생성되고, 4분주된 클럭 신호(기준 클럭 주파수 / 4)는 제1 논리곱 게이트(202)를 통해 기준 클럭에 동기된 신호에 응답하여 구동하는 제2 2분주 회로(221)를 통해 생성되고, 8분주된 클럭 신호(기준 클럭 주파수 / 8)는 제2 논리곱 게이트(203)를 통해 기준 클럭에 동기된 신호에 응답하여 구동하는 제3 2분주 회로(222)를 통해 생성되며, 16분주된 클럭 신호(기준 클럭 주파수 / 16)는 제3 논리곱 게이트(204)를 통해 기준 클럭에 동기된 신호에 응답하여 구동하는 제4 2분주 회로(223)를 통해 생성된다.In addition, a clock signal divided by a reference clock frequency (reference clock frequency / 2) is generated through the first two-dividing circuit 220 which is driven in response to the reference clock delayed through the buffer 201, and divided by four. The clock signal (reference clock frequency / 4) is generated through a second dividing circuit 221 which is driven in response to a signal synchronized with the reference clock through the first AND gate 202, and the clock signal divided by 8 The reference clock frequency / 8 is generated through a third dividing circuit 222 which is driven in response to a signal synchronized with the reference clock through the second AND gate 203, and is divided into 16 divided clock signals (reference clock frequency). / 16) is generated through the fourth two-dividing circuit 223 which drives in response to a signal synchronized with the reference clock via the third AND gate 204.

다음으로, 선택 신호(SEL[1:0])는 스위칭부(240)의 래치(241, 242)를 통해 기준 클럭에 동기되어 디코더(243)로 입력되며, 이때 선택 신호(SEL[1:0])로 "0"이 입력되는 경우 디코더(243)의 부정 논리합게이트(245)로 "1"이 출력되고, 나머지 부정 논리합 게이트들(246, 247, 248)은 "0"이 출력되어 출력부(244)를 통해 기준 클럭에 동기되어 2분주된 클럭 신호인 기준 클럭 주파수 / 2가 선택되어 출력 클럭으로 나가게 된다.Next, the select signal SEL [1: 0] is input to the decoder 243 in synchronization with the reference clock through the latches 241 and 242 of the switching unit 240, and at this time, the select signal SEL [1: 0]. ]) Is inputted to the negative logic gate 245 of the decoder 243, and the remaining negative logic gates 246, 247 and 248 are outputted with "0". In operation 244, a reference clock frequency / 2, which is a clock signal divided in two in synchronization with the reference clock, is selected and exits to the output clock.

이와 같은, 본 발명의 클럭 주파수 장치의 동작으로 각기 다른 분주율로 분주된 클럭 신호가 클럭 선택 신호에 의해 기준 클럭에 동기되어 출력됨으로써, 종래 기술의 문제점이었던 클럭 스큐 및 위상차로 인한 시스템 오동작을 막을 수 있다.As described above, clock signals divided at different division ratios are output in synchronization with a reference clock by a clock selection signal, thereby preventing a system malfunction due to clock skew and phase difference, which is a problem of the prior art. Can be.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은, 위상 동기부 및 스위칭부를 통해 기준 클럭에 동기되어 각기 다른 분주율로 분주된 클럭 신호를 생성함으로써, 기준 클럭 신호와 분주된 클럭 신호 사이의 클럭 스큐 및 위상차를 줄임으로써 시스템의 안정적인 동작을 보장할 수 있다. 또한, 본 발명으로부터 분주된 클럭을 적절히 전력 저장 모드 시 사용하여 큰 효과를 얻을 수 있다.The present invention as described above, by generating a divided clock signal at different division ratios in synchronization with the reference clock through the phase synchronizer and the switching unit, thereby reducing the clock skew and phase difference between the reference clock signal and the divided clock signal Stable operation of the system can be guaranteed. In addition, the clock divided by the present invention can be used properly in the power storage mode to obtain a great effect.

Claims

Phase synchronization means for synchronizing a phase between an input reference clock and a clock signal divided at different division ratios to reduce a clock skew between the input reference clock and the divided clock signal;

A plurality of dividing means for dividing the input reference clock at different frequency divisions such as two divisions, four divisions, eight divisions, and 16 divisions in response to a signal output from the phase synchronization means and outputting the divided reference ratios to the phase synchronization means; And

Switching means synchronized with the input reference clock and driven in response to a division selection signal, for switching divided clock signals output from the plurality of two division means to output to an output clock;

Clock frequency division device comprising a.

The method of claim 1, wherein the phase synchronization means,

Buffering means for outputting the input reference clock to a clock input of a first dividing means after a predetermined time delay; And

A plurality of logic means for multiplying each of the clock signals divided at different division ratios through the input reference clock and the plurality of dividing means as both inputs and then outputting them to a clock input of a second dividing means connected thereto;

Clock frequency division device, characterized in that comprises a.

The method of claim 2, wherein the buffering means,

And a delay time equal to the delay time of said logic means.

The method of claim 2, wherein the plurality of logic means, respectively,

Clock frequency division device comprising an AND gate.

The method of claim 1, wherein the plurality of dividing means, respectively,

D-flip-flop, which is synchronized with the signal output from the phase synchronization means, receives the feedback sub-output and outputs the divided clock signal.

Clock frequency division device, characterized in that comprises a.

The method of claim 1, wherein the switching means,

Latch means for outputting the frequency division select signal in synchronization with the input reference clock;

Decoding means for receiving and decoding the synchronized frequency select signal output from the latch means; And

In response to an output signal from the decoding means, an output means for switching one of the divided clock signals respectively output from the plurality of dividing means to output to the output clock;

Clock frequency division device, characterized in that comprises a.

The method of claim 6, wherein the decoding means,

And a plurality of logic means for receiving a positive output signal of the latching means and a negative output signal of the latching means as an input and performing an NOR.

The method of claim 6, wherein the output means,

A plurality of first logic means for receiving the divided clock signals respectively output from the plurality of dividing means at one end, and receiving the signal output from the decoding means at the other end and performing an AND logical multiplication; And

Second logic means for negative ANDing the signals output from the plurality of logic means, respectively

Clock frequency division device, characterized in that comprises a.