KR20010054743A - 이중 언더필 영역을 포함하는 반도체 패키지 - Google Patents

Abstract

본 발명은 반도체 패키지(Semiconductor package)에 관한 것으로, 더욱 구체적으로는 플립 칩(Flip chip) 기술을 이용하여 반도체 칩을 기판에 실장시키는 경우에 반도체 칩과 기판 사이에 충진되어 형성된 언더필(Underfill) 영역이 온도순환시험(T/C test) 등을 거치면서 크랙(Crack)되는 등 손상되는 것을 방지하기 위한 것이며, 이를 위하여 반도체 칩과 기판 사이에 직접 충진되는 1차 언더필 영역과 기판에 실장된 반도체 칩의 주변을 따라 충진되는 2차 언더필 영역의 이중 언더필 영역이 형성되고, 특히 2차 언더필 영역을 구성하는 물질이 1차 언더필 영역을 구성하는 물질에 비하여 낮은 모듈러스(Modulus) 값을 갖는 것을 특징으로 하는 이중 언더필 영역을 포함하는 반도체 패키지의 구조를 개시하며, 이러한 구조를 통하여 2차 언더필 영역의 필렛 부위에서 내부응력들로 인하여 발생되던 크랙과 같은 손상을 방지할 수 있으며 이에 따라 언더필 영역의 필렛 부위가 크랙 되면서 함께 반도체 칩의 일부가 치핑(Chipping)되는 등의 손상을 방지하여 반도체 패키지의 품질저하를 방지할 수 있다.

Description

이중 언더필 영역을 포함하는 반도체 패키지 { Semiconductor package comprising double underfill area }

본 발명은 반도체 패키지(Semiconductor package)에 관한 것이며, 더욱 구체적으로는 플립 칩(Flip chip) 기술을 이용하여 반도체 칩을 기판에 실장시키는 경우에 반도체 칩과 기판 사이에 충진되어 형성된 언더필(Underfill) 영역이 온도순환시험(T/C test ; Temperature Cycle test) 등을 거치면서 크랙(Crack)이 발생되는 등 손상되는 것을 방지하기 위한 이중 언더필 영역을 포함하는 반도체 패키지의 구조 개선에 관한 것이다.

메모리 소자와 같은 반도체 패키지들은 신호전송 속도가 고속화되는 추세에 따라 기존의 와이어 본딩 기술을 응용한 반도체 패키지 구조에서 플립 칩 기술을 응용한 반도체 패키지 구조로 전환되어 가고 있다. 기존의 와이어 본딩 기술에 따른 반도체 패키지에 비하여 플립 칩 기술에 따른 반도체 패키지는 전기적 신호가 전달되는 경로가 짧아 전기적 신호의 전송속도가 빠른 특징을 갖는다.

도 1은 종래의 반도체 패키지(100)를 도시한 단면도이며, 도 1을 참고로 하여 종래의 플립 칩 기술에 따른 반도체 패키지의 구조를 설명하면 다음과 같다.

도 1에 도시된 종래의 반도체 패키지(100)는 본딩패드(12 ; Bonding pad)들이 형성된 반도체 칩(10 ; Semiconductor chip)과 본딩패드들이 범프(20 ; Bump)를 통하여 접속되며 반도체 칩(10)이 실장되는 기판(30 ; Substrate)과 기판의 하면에 형성된 솔더 볼(Solder ball)들과 같은 외부접속단자(40)들 및 반도체 칩과 기판 사이에 충진되어 형성되는 언더필 영역(50 ; Underfill area)을 포함한다.

언더필 영역은 액상의 물질(Material)이 충진되어 형성되며, 액상으로 젖음성(Wettability)을 갖고 있기 때문에 반도체 칩의 외곽을 따라 필렛(52 ; Fillet)이 형성되며, 또한 균일한 형상의 필렛(Fillet) 형성을 위하여 씰패스(Seal pass)를 하여 균일한 형상의 필렛을 형성시킬 수 있다.

위와 같은 구조의 반도체 패키지에서 언더필 영역은 반도체 칩과 기판의 서로 다른 열팽창 계수(CTE ; Coefficient of Thermal Expansion)로 인하여 솔더 접합 신뢰도가 저하되는 것을 방지하기 위하여 형성된다. 즉, 반도체 칩과 기판 사이에 필러(Filler) 등이 포함된 액상의 에폭시(Epoxy) 계열 물질이 충진된 후 경화(Cure)됨으로써 언더필 영역을 형성하며 반도체 칩과 기판 사이의 열팽창 계수의 상이함을 보상하는 것이다.

좀 더 상세히 설명한다면, 언더필 영역은 액상의 에폭시 수지에 약 50∼70%의 필러가 혼합되어 구성됨으로써 솔더와 비슷한 정도의 열팽창 계수 값을 갖게 되고, 이에 따라 솔더 접합 신뢰도를 향상시킬 수 있다.

이때, 위와 같이 구성된 언더필 영역의 모듈러스(Modulus) 값은 약 5∼10㎬로 부서지기 쉬운 성질을 가지며, 특히 도 1에 확대되어 도시된 것처럼 언더필 영역의 필렛(52)에서는 여러 방향(A, B, C)에서 작용하는 내부응력(Stress)이 집중적으로 발생되어 이들 내부응력에 의해 필렛 부위에 크랙이 발생하는 등의 손상을 가져올 수 있다.

또한, 이와 같이 언더필 영역의 필렛 부위가 손상될 때 필렛 부위가 부착된 반도체 칩의 일부가 함께 깨지는 등의 소위 치핑(Chipping) 현상이 발생할 수 있으며, 치핑 현상의 발생범위가 반도체 칩의 내부로 확장될 경우 반도체 칩의 회로를 손상시키는 등 반도체 패키지의 품질불량을 가져올 수 있다.

본 발명의 목적은 언더필 영역의 필렛 부위가 크랙 되는 등의 손상을 방지할 수 있는 것을 특징으로 하는 이중 언더필 영역을 포함하는 반도체 패키지를 제공하는 것이다.

본 발명의 또 다른 목적은 언더필 영역의 손상을 방지함으로써 반도체 패키지의 품질저하를 방지하는 것이다.

도 1은 종래의 반도체 패키지를 도시한 단면도,

도 2는 본 발명의 일 실시예에 따른 이중 언더필 영역을 포함하는 반도체 패키지를 도시한 단면도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 110 : 반도체 칩(Semiconductor chip)

12, 112 : 본딩패드(Bonding pad) 20, 120 : 범프(Bump)

30, 130 : 기판(Substrate) 40, 140 : 외부접속단자

50, 150 : 언더필 영역(Underfill) 52 : 필렛(Fillet)

100, 200 : 반도체 패키지(Semiconductor package)

154 : 1차 언더필 영역

156 : 2차 언더필 영역

A, B, C : 내부응력이 발생하는 방향

이러한 목적을 달성하기 위하여 본 발명은 본딩패드들이 형성된 반도체 칩과; 본딩패드들에 대응되어 형성되는 범프와; 범프를 통하여 반도체 칩이 실장되며, 외부접속단자를 구비한 기판; 및 반도체 칩과 기판 사이에 충진되어 형성된 언더필 영역;을 포함하는 반도체 패키지에 있어서, 언더필 영역은 반도체 칩과 기판 사이에 직접 충진되는 1차 언더필 영역과 반도체 칩의 주변을 따라 충진되는 2차 언더필 영역으로 구분되고, 1차 언더필 영역과 2차 언더필 영역은 서로 다른 물성을 갖는 물질로 구성되는 것을 특징으로 하는 이중 언더필 영역을 포함하는 반도체 패키지를 제공한다.

특히, 본 발명에 따른 반도체 패키지에 있어서, 2차 언더필 영역을 구성하는 물질이 1차 언더필 영역을 구성하는 물질보다 낮은 모듈러스(Modulus)를 갖는 것을 특징으로 한다.

이하, 첨부도면을 참고로 하여 본 발명의 바람직한 실시예를 설명한다.

도 2는 본 발명의 일 실시예에 따른 이중 언더필 영역을 포함하는 반도체 패키지(200)를 도시한 단면도이며, 도 2를 참고로 하여 본 발명에 따른 반도체 패키지의 구조를 설명한다.

본 발명에 따른 반도체 패키지(200)는 본딩패드(112)들이 형성된 반도체 칩(110)과 본딩패드들이 범프(120)를 통하여 접속되며 반도체 칩(110)이 실장되는 기판(130)과 기판의 하면에 형성된 솔더 볼들과 같은 외부접속단자(140)들 및 반도체 칩과 기판 사이에 충진되어 형성되는 이중 언더필 영역(150 ; Double underfill area)을 포함한다.

종래와는 달리 본 발명의 특징에 따른 언더필 영역(150)은 반도체 칩(110)과 기판(130) 사이에 직접 충진되는 1차 언더필 영역(154)과 반도체 칩(110)의 주변을 따라 충진되는 2차 언더필 영역(156)으로 구분될 수 있으며, 이와 같은 구분은 1차 언더필 영역과 2차 언더필 영역을 형성하는 언더필 물질(Underfill material)들이 서로 다른 물성을 갖음에 기인한다.

특히 본 발명에 따른 반도체 패키지에서, 2차 언더필 영역을 구성하는 물질이 1차 언더필 영역을 구성하는 물질과 비교하여 볼 때 더 낮은 크기의 모듈러스 값을 갖는 것을 특징으로 한다.

즉, 이에 따라 2차 언더필 영역은 종래의 에폭시 계열의 물질이 충진되는 1차 언더필 영역에 비하여 낮은 모듈러스 값을 갖게 되며, 결국 2차 언더필 영역 - 특히 2차 언더필 영역의 필렛(도 1의 52) 부위 - 에서 발생하는 내부응력들을 완화시킴으로써 크랙 등과 같은 언더필 영역의 손상을 방지할 수 있다.

2차 언더필 영역은 반도체 칩의 주변을 따라 형성되기 때문에 씰패스(Sealpass) 영역으로 설명되기도 한다.

2차 언더필 영역에 대하여 좀 더 구체적으로 설명한다면, 종래와 같은 재질의 1차 언더필 영역이 5∼10㎬의 모듈러스 값을 갖는 에폭시(Epoxy) 계열임에 반하여 본 발명의 특징에 따른 2차 언더필 영역은 3∼300㎫의 모듈러스 값을 갖는 실리콘(Silicone) 계열인 것이 바람직하다.

위와 같이 본 발명의 특징에 따라 이중 언더필 영역을 형성하는 방법은 동시에 형성하거나 또는 순차적으로 형성할 수 있다.

즉, 기존의 장비를 활용하기 위하여 한 개의 디스펜서를 이용하여 1차 언더필 영역을 액상의 에폭시 계열 물질로 충진시키고 경화시킨 후 2차 언더필 영역을 액상의 실리콘 계열 물질로 충진시켜 다시 경화시키는 방법이 있으며, 또한 두개의 디스펜서를 동시에 이용하여 1차 언더필 영역과 2차 언더필 영역을 각각 충진시킨 후 한번에 경화시키는 방법이 있다.

두개의 디스펜서를 이용하여 동시에 이중 언더필 영역을 형성하는 방법은 1차 언더필 영역을 구성하는 에폭시 계열의 물질과 2차 언더필 영역을 구성하는 실리콘 계열의 물질이 서로 혼합되지 않고 친화력이 없는 특성을 갖고 있기에 이용될 수 있다.

또한 이중 언더필 영역을 순차적으로 형성하는 방법은 기존의 장비를 활용할 수 있기 때문에 제조설비가 추가되어야 하는 부담은 없지만 한 개의 디스펜서를 이용하여 서로 다른 물질을 충진시켜야 하기 때문에 작업 능률이 저하될 수 있는 단점이 있으며, 이와 달리 이중 언더필 영역을 동시에 형성하는 방법은 기존의 장비를 개선하는 등 설비의 부담을 갖긴 하지만 작업 능률이 저하됨 없이 언더필 영역의 크랙을 방지할 수 있는 장점을 갖는다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 패키지는 플립 칩 기술을 응용한 반도체 패키지를 중심으로 설명되었지만, 플립 칩 기술에 한정되지 않고 언더필 영역이 형성된 반도체 패키지에서 언더필 영역의 크랙으로 인한 손상을 방지하기 위하여 자유롭게 적용될 수 있다.

본 발명에 따른 이중 언더필 영역을 포함하는 반도체 패키지는 반도체 칩과 기판 사이에 직접 충진되는 1차 언더필 영역과 기판에 실장된 반도체 칩의 주변을 따라 충진되는 2차 언더필 영역의 이중 언더필 영역이 형성된 것을 특징으로 하며, 특히 2차 언더필 영역을 구성하는 물질이 1차 언더필 영역을 구성하는 물질에 비하여 낮은 모듈러스(Modulus) 값을 갖도록 함으로써 2차 언더필 영역의 필렛 부위에서 내부응력들로 인하여 발생되던 크랙과 같은 손상을 방지할 수 있으며 이를 통하여 언더필 영역의 필렛 부위가 크랙 되면서 함께 반도체 칩의 일부가 치핑되는 등의 손상을 방지하여 반도체 패키지의 품질저하를 방지할 수 있다.

Claims (3)

1. 본딩패드들이 형성된 반도체 칩;

   상기 본딩패드들에 대응되어 형성되는 범프;

   상기 범프를 통하여 반도체 칩이 실장되며, 외부접속단자를 구비한 기판; 및

   상기 반도체 칩과 기판 사이에 충진되어 형성된 언더필 영역;

   을 포함하는 반도체 패키지에 있어서,

   상기 언더필 영역은 반도체 칩과 기판 사이에 직접 충진되는 1차 언더필 영역과 상기 반도체 칩의 주변을 따라 충진되는 2차 언더필 영역으로 구분되고,

   상기 1차 영역과 상기 2차 영역은 서로 다른 물성을 갖는 물질로 구성되는 것을 특징으로 하는 이중 언더필 영역을 포함하는 반도체 패키지.
2. 제 1 항에 있어서, 상기 2차 언더필 영역을 구성하는 물질이 상기 1차 언더필 영역을 구성하는 물질보다 낮은 모듈러스(Modulus)를 갖는 것을 특징으로 하는 이중 언더필 영역을 포함하는 반도체 패키지.
3. 제 2 항에 있어서, 상기 1차 언더필 영역은 에폭시 계열이며, 상기 2차 언더필 영역은 실리콘 계열인 것을 특징으로 하는 이중 언더필 영역을 포함하는 반도체 패키지.