KR19980016570A - Horizontal synchronous separator - Google Patents
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Abstract
본 발명은 노이즈 필터와 미분기를 사용하여 수평 동기신호의 일정 구간까지는 에지를 검출하지 않도록 하여 수평 동기구간내에서 나타나는 노이즈를 에지로 오인하지 않게 하여 수평 동기신호를 정확하게 분리할 수 있게 하며, 또한 디지탈 위상 고정 루프(Digital Phase Locked Loop; 이하는 디지탈 PLL이라 칭함)를 사용하여 수평 동기신호의 위상 에러를 최소화할 수 있도록 한 수평동기 분리기를 제공함으로써, VCR과 같이 수평 동기신호가 빠져 있는 영상신호가 종종 입력되는 경우에 있어 효과적으로 사용할 수 있도록 한 수평동기 분리기에 관한 것이다.According to the present invention, the noise filter and the differentiator are used to prevent edge detection up to a certain section of the horizontal synchronization signal so that the noise appearing in the horizontal synchronization section is not misinterpreted as an edge so that the horizontal synchronization signal can be accurately separated. By using a phase locked loop (hereinafter referred to as a digital PLL) to provide a horizontal synchronizing separator that minimizes the phase error of the horizontal synchronizing signal, a video signal missing a horizontal synchronizing signal such as a VCR It relates to a horizontal synchronous separator that can be used effectively in the case of frequent inputs.
본 발명은 시스템 주파수에 일치되어 수평라인에 대한 다운 카운팅을 실시하여 복합 영상신호로부터 수평라인 카운트 출력신호를 얻고 그 카운트 동작에 대한 캐리아웃 출력과 수평 동기신호의 일정한 분주신호를 발생시키는 수평라인 카운트수단; 상기 수평라인 카운트수단의 출력으로부터 수평동기를 카운트하여 일정 구간 이후에 동기가 발생되게 하면서 복합 동기의 에지를 검출하여 수평동기를 분리하고, 상기 수평라인 카운트수단의 새로운 라인 카운트를 시작하기 위한 카운트 로드신호를 발생시키는 수평동기 분리수단으로 구성하는 것을 특징으로 한다.The present invention obtains a horizontal line count output signal from a composite video signal by performing down counting on a horizontal line in accordance with a system frequency, and generates a horizontal line count for generating a constant divided signal of a carryout output and a horizontal synchronizing signal for the count operation. Way; Counting the horizontal synchronization from the output of the horizontal line counting means to generate a synchronization after a predetermined period, while detecting the edge of the composite synchronization to separate the horizontal synchronization, the count load for starting a new line count of the horizontal line counting means Characterized in that it comprises a horizontal synchronous separation means for generating a signal.
Description
본 발명은 복합 영상신호(Composite Video Signal)로부터 수평 동기(Horizontal sync) 성분을 분리해 내기 위한 수평동기 분리기에 관한 것이다.The present invention relates to a horizontal sync separator for separating horizontal sync components from a composite video signal.
본 발명은 특히 노이즈 필터와 미분기를 사용하여 수평 동기신호의 일정 구간까지는 에지를 검출하지 않도록 하여 수평 동기구간내에서 나타나는 노이즈를 에지로 오인하지 않게 하여 수평 동기신호를 정확하게 분리할 수 있게 하며, 또한 디지탈 위상 고정 루프(Digital Phase Locked Loop; 이하는 디지탈 PLL이라 칭함)를 사용하여 수평 동기신호의 위상 에러를 최소화할 수 있도록 한 수평동기 분리기를 제공함으로써, VCR과 같이 수평 동기신호가 빠져 있는 영상신호가 종종 입력되는 경우에 있어 효과적으로 사용할 수 있도록 한 것이다.In particular, the present invention makes it possible to accurately separate the horizontal sync signal by preventing noise from appearing in the horizontal sync section by not detecting edges up to a certain section of the horizontal sync signal by using a noise filter and a differentiator. Provides a horizontal synchronous separator that minimizes the phase error of the horizontal synchronous signal using a digital phase locked loop (hereinafter referred to as a digital PLL), thereby eliminating the horizontal synchronous signal such as a VCR. Is often used effectively when it is input.
따라서 본 발명은 수평 동기신호의 일정 구간 이후에 수평에지를 검출하지 않도록 함으로써, 수평 동기구간내에 노이즈가 존재하여도 그 노이즈를 에지신호로 오인하지 않게 하여 노이즈에 강한 수평동기 분리기를 제공함에 목적을 두며, 또한 미분기와 디지탈 PLL을 사용함으로써, 수평 동기신호의 위상 에러를 최소화할 수 있도록 한 수평동기 분리기를 제공함에 그 목적을 두고 있다.Accordingly, an object of the present invention is to provide a horizontal synchronous separator that is resistant to noise by preventing a horizontal edge from being detected after a predetermined period of the horizontal synchronization signal, so that the noise is not mistaken as an edge signal even if noise is present in the horizontal synchronization section. It also aims to provide a horizontal synchronous separator that minimizes the phase error of the horizontal synchronizing signal by using a differential and digital PLL.
상기의 목적을 달성하기 위하여 본 발명은 시스템 주파수에 일치되어 수평라인에 대한 다운 카운팅을 실시하여 복합 영상신호로부터 수평라인 카운트 출력신호를 얻고 그 카운트 동작에 대한 캐리아웃 출력과 수평 동기신호의 일정한 분주신호를 발생시키는 수평라인 카운트수단; 상기 수평라인 카운트수단의 출력으로부터 수평동기를 카운트하여 일정 구간 이후에 동기가 발생되게 하면서 복합 동기의 에지를 검출하여 수평동기를 분리하고, 상기 수평라인 카운트수단의 새로운 라인 카운트를 시작하기 위한 카운트 로드신호를 발생시키는 수평동기 분리수단으로 구성하는 것을 특징으로 하는 수평동기 분리기를 제공한다.In order to achieve the above object, the present invention performs horizontal down counting on a horizontal line in accordance with a system frequency to obtain a horizontal line count output signal from a composite video signal, and a constant division of a carryout output and a horizontal sync signal for the count operation. Horizontal line counting means for generating a signal; Counting the horizontal synchronization from the output of the horizontal line counting means to generate a synchronization after a predetermined period, while detecting the edge of the composite synchronization to separate the horizontal synchronization, the count load for starting a new line count of the horizontal line counting means It provides a horizontal synchronous separator comprising a horizontal synchronous separating means for generating a signal.
도 1은 본 발명에 따른 수평동기 분리기에서의 수평라인 카운터 회로의 일 실시예도.Figure 1 is an embodiment of a horizontal line counter circuit in a horizontal synchronous separator according to the present invention.
도 2는 본 발명에 따른 수평동기 분리기에서의 노이즈 필터회로와 미분기 및 디지탈 위상고정루프 회로의 일 실시예도.2 is an embodiment of a noise filter circuit and a differential and digital phase locked loop circuit in a horizontal synchronous separator according to the present invention;
도 3은 본 발명을 설명하기 위한 수평동기 분리기의 각 부 동작 파형도.Figure 3 is a waveform diagram of each part of the horizontal synchronous separator for explaining the present invention.
이하, 본 발명의 일 실시예에 따른 수평동기 분리기를 첨부된 도면에 의거하여 상세히 설명한다.Hereinafter, the horizontal synchronous separator according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 수평동기 분리기에서의 수평라인 카운트 회로의 일 실시예를 나타내고 있다.Figure 1 shows one embodiment of a horizontal line count circuit in a horizontal synchronous separator according to the present invention.
도면에서 수평라인 카운트회로(10)는 TV 전송시 한 라인의 길이를 지정하기 위한 라인 레지스터(11)를 갖고 있으며, 그 길이는 시스템 클럭의 2분주 클럭인 텔리 텍스트 클럭의 갯수로 표현하며, 각 TV 시스템의 라인 길이는 다음과 같다.In the drawing, the horizontal line counting circuit 10 has a line register 11 for designating the length of one line in TV transmission, the length of which is represented by the number of the teletext clocks, which are two-division clocks of the system clock. The line length of the TV system is as follows.
625 라인 NABTS 2DBh625 lines NABTS 2DBh
625 라인 WST 376h625 lines WST 376h
625 라인 DIDON 318h625 lines DIDON 318h
그리고 상기 라인 레지스터의 출력을 카운트하여 카운트 결과에 따른 캐리아웃(scdn)을 발생시키거나 수평 카운트 신호(hc[10:0])를 발생시키는 11비트 다운 카운터(12) 및 5비트 다운 카운터(13)와, 상기 라인 카운트 출력으로 수평동기의 128배되는 신호(hx128)(hx128')를 조합하기 위한 논리 오어 게이트(14)와 플립플롭(15)으로 구성하고 있음을 나타낸다.An 11-bit down counter 12 and a 5-bit down counter 13 which count the output of the line register to generate a carryout scdn according to the count result or generate a horizontal count signal hc [10: 0]. ) And a logic OR gate 14 and a flip-flop 15 for combining the signal hx128 (hx128 ') which is 128 times the horizontal synchronization to the line count output.
도 2는 본 발명에 따른 수평동기 분리기에서의 노이즈 필터회로와 미분기 및 디지탈 PLL회로의 일 실시예를 나타내고 있다.2 illustrates an embodiment of a noise filter circuit and a differential and digital PLL circuit in a horizontal synchronous separator according to the present invention.
도면에서 노이즈 필터회로(20)는 Non-retriggerable monostable로 이루어지는 것으로서, 디지탈 PLL에서 피드백되는 에지신호(edge)로 초기화된 후 상기 수평라인 카운트회로의 논리 오어 게이트(14) 및 플립플롭(15)에서 조합되는 신호(hx128'; hx128에 대한 반전신호)를 카운트하여 4비트의 수평동기 카운트 출력(hx8,hx16,hx32,hx64)을 발생하는 4비트 업 카운터(22)와, 디지탈 PLL회로의 에지신호(edgeinh'; edgeinh에 대한 반전신호)로 초기화되어 상기 4비트 업 카운터(22)의 출력(hx8)을 다시 카운트하여 3비트의 수평동기 카운트 출력을 발생하는 3비트 업 카운터(21)와, 상기 3비트 업 카운터의 3비트 출력과 상기 4비트 업 카운터(22)의 출력중의 하나(hx8)를 논리 곱 연산하는 논리 엔드 게이트(23)와, 상기 논리 엔드 게이트의 출력으로 리세트되고 미분기의 에지신호(edge)로 클러킹되는 플립플롭(24)으로 구성하고 있음을 나타낸다.In the drawing, the noise filter circuit 20 is formed of a non-retriggerable monostable, and is initialized to an edge signal fed back from a digital PLL and then, at the logic or gate 14 and the flip-flop 15 of the horizontal line count circuit. 4-bit up counter 22 that counts the combined signal (hx128 '; inverted signal for hx128) and generates 4-bit horizontal synchronous count output (hx8, hx16, hx32, hx64), and an edge signal of the digital PLL circuit. a 3-bit up counter 21 initialized to (edgeinh '; an inverted signal for edgeinh) to count the output hx8 of the 4-bit up counter 22 again to generate a 3-bit horizontal sync count output; A logic end gate 23 for logically multiplying one of the 3-bit outputs of the 3-bit up counter and the output of the 4-bit up counter 22 (hx8); Clocked by an edge signal The flip flop 24 is shown.
또한 도면에서 미분기(30)는 상기 노이즈 필터회로(20)를 거친 동기신호(hx8)와 복합 영상신호(csync)와 시스템 클럭(clk)을 조합하여 에지신호(edge) (edgeinh) 및 에지 시작신호(edgestr)를 검출해내는 두개의 논리 오어 게이트(31)(33)와 세개의 플립플롭(32)(34)(35)으로 구성하고 있음을 나타내고 있다.In the drawing, the differentiator 30 combines the synchronization signal hx8, the complex image signal csync, and the system clock clk that have passed through the noise filter circuit 20, and an edge signal edgeinh and an edge start signal. Two logic OR gates 31 and 33 and three flip-flops 32 and 34 and 35 for detecting the edgestr are shown.
그리고 마지막으로 디지탈 PLL회로(40)는 상기 11비트 및 5비트 다운 카운터(12)(13)에서 발생하는 캐리아웃단자(scdn)에서 발생하는 신호(horx2)와 상기 미분기의 에지 시작신호(edgestr)와 에지신호(edge)(edgeinh)와 시스템 클럭(clk)을 조합하여 상기 11비트 다운 카운터의 로드신호(loadh)(loadl)를 발생시키면서 수평 동기를 검출해내는 두개의 논리 오어 게이트(42)(43)와 EX-오어 게이트(41)와 두개의 플립플롭(44)(45)으로 구성하고 있음을 나타내고 있다.And finally, the digital PLL circuit 40 includes a signal hox2 generated at the carryout terminal scdn generated by the 11-bit and 5-bit down counters 12 and 13 and an edge start signal of the differentiator. And two logic or gates 42 for detecting horizontal synchronization while generating a load signal loadl of the 11-bit down counter by combining an edge signal edgeinh and a system clock clk. 43, the EX-or gate 41 and the two flip-flops 44 and 45 are shown.
도 3은 본 발명을 설명하기 위한 수평동기 분리기의 각 부 동작 파형도이다.3 is a waveform diagram of each part of a horizontal synchronous separator for explaining the present invention.
이상에서와 같은 구성의 본 발명에 따른 수평동기 분리기의 전체적인 동작은 크게 복합 영상 입력신호로부터 수평 라인을 다운 카운트하는 수평라인 카운터회로(10)와, 수평 동기를 발생하는 미분기(30) 및 디지탈 PLL회로(40)와, 노이즈에 의한 에지 발생을 방지하기 위한 노이즈 필터회로(20)로 나누어 설명할 수 있다.The overall operation of the horizontal synchronizing separator according to the present invention having the above configuration is largely based on the horizontal line counter circuit 10 for down counting the horizontal line from the composite video input signal, the differentiator 30 and the digital PLL generating horizontal synchronization. The circuit 40 and the noise filter circuit 20 for preventing edge generation due to noise can be described.
먼저, 수평라인 카운트회로(10)에서는 11비트의 데이터(dat[10:0])가 입력되면 라인 레지스터(11)는 TV 전송시 한 라인의 길이를 시스템 클럭(clk)의 2분주 클럭인 텔리 텍스트 클럭의 갯수로 각각 표현한다.First, in the horizontal line counting circuit 10, when 11 bits of data dat [10: 0] are inputted, the line register 11 sets the length of one line in TV transmission as a two-division clock of the system clock clk. Each number is represented by the number of text clocks.
그리고 이 각각의 값([10:0])은 디지탈 PLL회로(40)에서 공급되는 로드신호(loadh,loadl)에 의하여 11비트 다운 카운터(12)에 각각 로딩되고, 이 11비트 다운 카운터(12)에서는 시스템 주파수(clk)에 일치되어 다운 카운팅한다. 이중 상위 5비트([10:6])는 수평동기의 128배되는 신호(hx128)를 발생시키기 위하여 5비트 다운 카운터(13)에 로딩된다.Each of these values [10: 0] is loaded into the 11-bit down counter 12 by load signals loadh and loadl supplied from the digital PLL circuit 40, respectively. ) Counts down to match the system frequency (clk). The upper 5 bits ([10: 6]) are loaded into the 5-bit down counter 13 to generate a signal hx128 that is 128 times the horizontal synchronization.
이 5비트 다운 카운터(13)는 실제 수평라인을 128로 나눈 클럭신호(hx128)를 만들기 위하여 수평라인을 다운 카운트하여 카운트 출력(hb[4:0]→hb=1)을 발생시킨다.This 5-bit down counter 13 counts down the horizontal line to generate a count output (hb [4: 0] → hb = 1) to make a clock signal hx128 divided by 128.
다음으로 노이즈 필터회로(20)에서는 수평 위상에 미치는 영향의 최소화를 위해 수직 귀선소거 구간(Vertical Blank Interval)구간에 존재하는 노이즈 펄스와 더블 주파수 등화 펄스(double-frequency equalization pulse)를 제거하게 된다.Next, the noise filter circuit 20 removes the noise pulse and the double-frequency equalization pulse existing in the vertical blank interval to minimize the effect on the horizontal phase.
즉, 노이즈 필터회로(20)에서는 에지신호(edge)의 상승에지에서 에지inh신호(edgeinh)는 논리하이로 변환된다. 이때 에지inh신호(edgeinh)는 복합 동기신호의 입력에서 가상의 에지 검출방지를 위해 사용된다. 에지inh신호(edgeinh)는 이를 위하여 4비트 업 카운터(22)의 한 카운트 출력(hx8)에 의하여 클러킹되는 3비트 업 카운터(21)가 7이 될때까지 업 카운팅한다. 수평구간에 나타나는 노이즈를 에지로 오인하는 경우를 방지하기 위해 전체 라인의 7/8이후의 신호만 유효한것으로 판단한다.That is, in the noise filter circuit 20, the edge inh signal edgeinh is converted to logic high at the rising edge of the edge signal edge. At this time, the edge inh signal (edgeinh) is used to prevent the virtual edge detection at the input of the composite synchronization signal. The edge inh signal edgeinh is up counted for this until the 3 bit up counter 21 clocked by one count output hx8 of the 4 bit up counter 22 becomes 7. It is judged that only signals after 7/8 of the entire line are valid in order to prevent a mistake in the noise of the horizontal section.
따라서 미분기(30)는 여러 에지신호(edge)(edgeinh)를 다수의 플립플롭(32)(34)(35)과 논리 오어 게이트(31)(32)에 의해 조합하여 복합 동기신호(csync)의 하강에지에서 클럭 크기만큼의 에지신호를 논리 하이로 만든다.Therefore, the differentiator 30 combines several edge signals by a plurality of flip-flops 32, 34, 35 and logic or gates 31, 32 to generate a complex sync signal csync. At the falling edge, make the edge signal as high as the clock size.
이어서 디지탈 PLL회로(40)에서의 동작을 보면, 우선 수평라인 카운터회로(10)는 에지신호(edge)가 논리 0으로 있는 한 카운트 다운동작을 실시하며, 이 출력이 0에 이르면 캐리아웃단자(scdn)를 통해 출력되는 신호(horx2)를 논리 하이로 만들어 수평 토탈 레지스터값을 로드하도록 한다. 그리고 상기의 신호(horx2)는 수평동기(hsync)의 2배정도 신호로 수평동기펄스(hsyncp)를 만드는데 이용된다.Subsequently, the operation in the digital PLL circuit 40 is shown. First, the horizontal line counter circuit 10 performs a countdown operation as long as the edge signal is at logic 0. When the output reaches 0, the carry-out terminal ( Load the horizontal total register value by setting the signal (horx2) output through scdn to logic high. The signal hox2 is used to generate a horizontal synch pulse (hsyncp) with a signal about twice as large as the horizontal synch (hsync).
그리고 에지inh4신호(edgeinh)에서 에지신호(edge)를 받을 준비를 하며, 이 신호에 따라 에지 관련 레지스터들은 세트 또는 리세트된다.The edge inh4 signal edgeinh is prepared to receive an edge, and the edge-related registers are set or reset according to the signal.
또한 노이즈 필터회로(20)를 거친 복합 동기(csync)의 하강에지는 에지 신호(edge)로 발생되며, 이때 에지 신호(edge)는 에지 시작신호(edgestr)를 논리 로우로 만들고, 수평라인 카운트회로를 초기화시키며, 에지 inh 신호(edgeinh)를 논리 하이로 만든다. 그리고 이 신호는 다시 11비트 다운 카운터(12) 및 5비트 다운 카운터(13)에 로드값을 읽는 로드신호(loadh,loadl)를 만들며, 새로운 라인의 다운 카운팅을 시작하게 한다.In addition, the falling edge of the composite sync (csync) through the noise filter circuit 20 is generated as an edge signal (edge), the edge signal (edge) to make the edge start signal (edgestr) to a logic low, horizontal line count circuit Initialize the edge inh signal (edgeinh) to logic high. This signal in turn creates a load signal (loadh, loadl) for reading the load value in the 11-bit down counter 12 and the 5-bit down counter 13, and starts the down counting of a new line.
따라서 에지 시작신호(edgestr)가 논리 하이로 가면 논리 로우였던 수평 동기펄스(hsyncp)는 논리 하이로 가고, 수평라인 카운트회로의 11비트 다운 카운터(12)와 5비트 다운 카운터(13)는 로드신호(loadh)(loadl)에 의해 새로운 라인에 대한 카운팅을 시작하게 된다.Therefore, when the edge start signal edgestr goes to logic high, the horizontal sync pulse hsyncp, which is logic low, goes to logic high, and the 11-bit down counter 12 and the 5-bit down counter 13 of the horizontal line count circuit are loaded signals. (loadh) (loadl) starts counting new lines.
이상에서와 같은 본 발명의 수평동기 분리기에 의하면 노이즈 필터와 미분기를 사용하여 수평 동기신호의 일정 구간이내에서는 동기를 발생시키지 않게 함으로써, 수평 동기구간내에 나타나는 노이즈를 제거할 수 있으며, 또한 디지탈 PLL을 사용하여 수평 동기신호의 위상 에러를 최소화함으로써, 수평 동기신호가 빠져 있는 영상신호가 종종 입력되는 VCR등에서 실용적으로 사용할 수 있게 하는 유용함이 있다.According to the horizontal synchronous separator of the present invention as described above, by using a noise filter and a differentiator to prevent the synchronization from occurring within a certain section of the horizontal synchronous signal, noise appearing in the horizontal synchronous period can be eliminated, and a digital PLL can be removed. By minimizing the phase error of the horizontal synchronizing signal, it is useful to make it practical to use in a VCR or the like where an image signal missing the horizontal synchronizing signal is often inputted.
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| KR1019960036172A KR19980016570A (en) | 1996-08-28 | 1996-08-28 | Horizontal synchronous separator |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382413B2 (en) | 2004-06-21 | 2008-06-03 | Samsung Electronics Co., Ltd. | Apparatus and method of extracting sync signal from analog composite video signal |
| WO2008072888A1 (en) * | 2006-12-13 | 2008-06-19 | Chang Ho Lee | Synchronizing signal extraction circuit for tdd system and method of the signal extraction |
| KR20200069599A (en) | 2018-12-07 | 2020-06-17 | 주식회사 삼성로프 | Laver farming net and manufacturing method thereof |
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1996
- 1996-08-28 KR KR1019960036172A patent/KR19980016570A/en not_active IP Right Cessation
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