KR102495910B1 - 스토리지 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 향상된 동작 속도를 갖는 스토리지 장치는, 제1 내지 제N 메타 데이터를 저장하는 메인 메모리, 상기 제1 내지 제N 메타 데이터가 저장된 영역들에 각각 대응되는 제1 내지 제N 전용 영역들을 포함하는 캐시 메모리 및 제1 내지 제N 메타 데이터 중 호스트로부터 제공된 요청에 따라 엑세스 되는 데이터를 상기 제1 내지 제N 전용 영역들에 각각 저장하는 프로세서를 포함하고, 상기 제1 내지 제N 전용 영역들의 크기는, 상기 요청에 의해 상기 제1 내지 제N 메타 데이터가 각각 엑세스 되는 횟수에 따라 결정될 수 있다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 동작 속도를 갖는 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 비휘발성 메모리를 제어하는 메모리 컨트롤러는, 호스트가 제공하는 논리 어드레스와 상기 메모리 장치의 물리 어드레스간의 대응관계인 맵 데이터 및 상기 물리 어드레스에 저장된 데이터가 유효데이터인지 여부를 나타내는 유효 페이지 테이블을 저장하는 메인 메모리, 상기 맵 데이터 및 유효 페이지 테이블에 각각 대응되는 전용영역들을 포함하는 캐시 메모리 및 상기 호스트의 요청에 따라 입력된 논리 어드레스에 대응되는 맵 데이터 및 상기 호스트의 요청에 따라 입력된 논리 어드레스에 대응되는 물리 어드레스의 유효 페이지 테이블을 상기 메인 메모리로부터 엑세스 하는 프로세서를 포함하고, 상기 호스트의 요청에 따라 입력된 논리 어드레스에 대응되는 맵 데이터 및 상기 호스트의 요청에 따라 입력된 논리 어드레스에 대응되는 물리 어드레스의 유효 페이지 테이블은 상기 전용영역들에 각각 저장될 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 제1 메타 데이터 및 제2 메타 데이터를 저장하는 메인 메모리, 상기 제1 메타 데이터 및 제2 메타 데이터에 각각 대응되는 제1 전용영역 및 제2 전용영역을 포함하는 캐시 메모리 및 상기 제1 메타 데이터 및 제2 메타 데이터 중 호스트로부터의 요청에 따라 엑세스 되는 데이터를 상기 제1 전용영역 및 제2 전용영역에 각각 저장하도록 상기 캐시 메모리를 제어하는 프로세서를 포함하고, 상기 호스트의 요청에 따라 상기 제1 메타 데이터와 제2 메타 데이터가 엑세스 되는 횟수가 서로 다를 수 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 제1 내지 제N 메타 데이터를 저장하는 메인 메모리, 상기 제1 내지 제N 메타 데이터가 저장된 영역들에 각각 대응되는 제1 내지 제N 전용 영역들을 포함하는 캐시 메모리 및 제1 내지 제N 메타 데이터 중 호스트로부터 제공된 요청에 따라 엑세스 되는 데이터를 상기 제1 내지 제N 전용 영역들에 각각 저장하는 프로세서를 포함하고, 상기 제1 내지 제N 전용 영역들의 크기는, 상기 요청에 의해 상기 제1 내지 제N 메타 데이터가 각각 엑세스 되는 횟수에 따라 결정될 수 있다.
본 기술에 따르면 향상된 동작 속도를 갖는 스토리지 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 스토리지 장치의 맵 업데이트 동작을 설명하는 순서도이다.
도 3은 도 2의 L2P 맵데이터에 대한 리드-수정-저장 동작을 설명하기 위한 도면이다.
도 4는 도 2의 변경 전(Old) 물리 어드레스의 유효 페이지 테이블(VPT)의 리드-수정-저장(Read-Modify-Write)을 설명하기 위한 도면이다.
도 5는 도 2의 새로운(New) 물리 어드레스의 유효 페이지 테이블(VPT)의 리드-수정-저장(Read-Modify-Write)을 설명하기 위한 도면이다.
도 6은 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 7은 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 8은 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 9는 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 10은 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 11은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 12는 도 11의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 13은 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(400)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(200)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스(PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
메인 메모리(300)는 호스트(400)로부터 제공된 데이터를 임시로 저장하거나, 메모리 장치(100)로부터 리드된 데이터를 임시로 저장할 수 있다. 실시 예에서, 메인 메모리(300)는 휘발성 메모리 장치일 수 있다. 예를 들어, 메인 메모리(300)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory, DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory, SRAM)일 수 있다.
실시 예에서, 메인 메모리(300)는 메모리 장치(100)에 저장된 메타 데이터를 리드하고 리드된 메타 데이터를 저장할 수 있다.
메타 데이터는 스토리지 장치(50)를 제어하는 데 필요한 다양한 설정 정보를 포함하는 데이터일 수 있다. 예를 들어, 메타 데이터는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록에 관한 정보인 배드 블록 데이터, 메모리 컨트롤러(200)의 프로세서(210)가 실행할 펌웨어 데이터를 포함할 수 있다.
실시 예에서, 메타 데이터는 호스트(400)가 제공하는 논리 어드레스와 메모리 장치(100)에 포함된 메모리 셀들의 물리 어드레스간의 대응관계를 나타내는 맵 데이터, 메모리 장치(100)에 포함된 페이지들에 저장된 데이터가 유효데이터인지 여부를 나타내는 유효 페이지 테이블 데이터를 포함할 수 있다. 실시 예에서, 유효 페이지 테이블 데이터는 복수의 유효 페이지 테이블들을 포함할 수 있다. 유효 페이지 테이블은 4KB 단위로 해당 페이지에 저장된 데이터가 유효한지 여부를 나타내는 비트맵 형태의 데이터일 수 있다.
또는 실시 예에서, 메타 데이터는 메모리 장치(100)에 포함된 메모리 블록들에 대해서 수행된 리드 동작의 횟수를 나타내는 리드 카운트 데이터, 메모리 장치(100)에 포함된 메모리 블록들의 소거 횟수를 나타내는 사이클링 데이터, 메모리 장치(100)에 포함된 페이지들에 저장된 데이터가 핫데이터인지 콜드데이터인지를 나타내는 핫/콜드 데이터 및 맵 데이터의 변경 내용을 나타내는 저널 데이터를 포함할 수 있다.
실시 예에서, 메인 메모리(300)에 저장된 메타 데이터는 그 종류별로 서로 다른 종류의 데이터 구조를 갖는 데이터 청크들을 포함할 수 있다. 예를 들어, 메타 데이터는 그 종류에 따라 서로 데이터 크기를 가질 수 있다. 따라서, 메인 메모리(300)에 저장된 메타 데이터의 크기는 그 종류별로 다를 수 있다.
본 발명의 실시 예에서, 메모리 컨트롤러(200)는 프로세서(210) 및 캐시 메모리(220)를 포함할 수 있다.
프로세서(210)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다. 프로세서(210)는 펌웨어(FW)를 실행할 수 있다. 프로세서(210)는 메모리 장치(100)를 엑세스하는데 필요한 동작들을 수행할 수 있다. 예를 들어, 프로세서(210)는 메모리 장치(100)에 커맨드를 제공하고, 커맨드에 대응되는 동작을 수행하도록 메모리 장치(100 및 메인 메모리(300)를 제어할 수 있다.
예를 들어, 호스트(400)로부터 쓰기 요청을 수신하면, 프로세서(210)는 쓰기 요청에 대응되는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 프로세서(210)는 논리 어드레스와 물리 어드레스 간의 대응관계인 맵 데이터를 메인 메모리(300)에 저장할 수 있다.
맵 데이터의 저장을 위해서 프로세서(210)는 호스트(400)가 제공한 논리 어드레스의 맵핑 정보를 포함하는 맵 세그먼트를 메인 메모리(300)로부터 리드할 수 있다. 이후 프로세서(210)는 맵 세그먼트에 논리 어드레스에 대응되는 물리 어드레스를 기록할 수 있다. 프로세서(210)는 물리 어드레스가 기록된 맵 세그먼트를 다시 메인 메모리(300)에 저장할 수 있다.
실시 예에서, 메인 메모리(300)에 저장된 맵 데이터는 갱신될 수 있다. 예를 들어, 이전에 쓰기 요청된 논리 어드레스에 대해서 새로운 데이터의 쓰기 요청이 입력되는 경우, 이전에 저장된 데이터는 무효 데이터가 되고, 해당 논리 어드레스에 대응되는 물리 어드레스가 변경될 수 있다. 또는 가비지 컬렉션, 리드 리클레임 및 웨어 레벨링 등 다양한 백그라운드 동작에 의해 데이터가 저장된 위치가 변경되는 경우, 맵 데이터가 갱신될 수 있다. 맵 데이터의 갱신 즉, 맵 업데이트에 대해서는 후술하는 도 2를 참조하여 보다 상세하게 설명한다.
캐시 메모리(220)는 프로세서(210)가 메인 메모리(300)로부터 엑세스 하는 데이터를 저장할 수 있다. 캐시 메모리(220)의 용량은 메인 메모리(300)의 용량보다 작을 수 있다. 실시 예에서, 캐시 메모리(220)는 휘발성 메모리 장치일 수 있다. 예를 들어, 메인 메모리(300)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory, DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory, SRAM)일 수 있다. 캐시 메모리(220)는 메인 메모리(300)보다 동작 속도가 더 빠른 메모리일 수 있다.
캐시 메모리(220)의 용량이 메인 메모리(300)보다 작으므로 캐시 메모리(220)는 메인 메모리(300)에 저장된 메타 데이터 중 프로세서(210)가 엑세스하는 메타 데이터를 저장할 수 있다. 메인 메모리(300)에 저장된 데이터 중 특정 어드레스에 저장된 데이터를 캐시 메모리(200)에 저장하는 것을 캐싱이라고 한다.
프로세서(210)가 메인 메모리(300)로부터 엑세스할 데이터를 캐시 메모리(220)가 저장하고 있는 경우, 캐시 메모리(220)는 프로세서(210)에 해당 데이터를 제공할 수 있다. 캐시 메모리(220)는 메인 메모리(300)보다 동작 속도가 빠르므로, 프로세서(210)가 엑세스할 데이터가 캐시 메모리(220)에 저장되어 있는 경우, 프로세서(210)는 메인 메모리(300)로부터 데이터를 획득하는 것보다 더 빠르게 데이터를 획득할 수 있다. 프로세서(210)가 엑세스할 데이터가 캐시 메모리(220)에 저장되어 있는 경우를 캐시 히트라고 하고, 프로세서(210)가 엑세스할 데이터가 캐시 메모리(220)에 저장되어 있지 않은 경우를 캐시 미스라고 한다. 캐시 히트가 많이 발생할수록 프로세서(210)가 처리하는 동작의 속도가 더 빨라질 수 있다.
캐시 메모리(220)의 동작 방식은 직접 사상 캐시(Direct Mapped Cache), 셋트 연관 캐시(Set Associative Cache) 또는 완전 연관 캐시(Fully Associative Cache)로 구분될 수 있다.
직접 사상 캐시(Direct Mapped Cache)는 메인 메모리(300)의 복수의 어드레스가 캐시 메모리(220)의 하나의 어드레스에 대응되는 다대일(n:1) 방식으로 동작하는 방식일 수 있다. 즉, 직접 사상 캐시(Direct Mapped Cache)는 메인 메모리(300)의 특정 어드레스에 저장된 데이터가 캐싱될 수 있는 캐시 메모리(220)의 어드레스가 미리 맵핑되어 고정되는 동작 방식일 수 있다.
완전 연관 캐시(Fully Associative Cache)는 캐시 메모리(220)의 어드레스와 메인 메모리(300)의 어드레스가 고정적으로 맵핑되지 않고, 비어있는 캐시 메모리(220)의 어드레스는 메인 메모리(300)의 어떤 어드레스에 저장된 데이터라도 캐싱할 수 있는 동작 방식일 수 있다. 완전 연관 캐시(Fully Associative Cache)는 캐시 히트 여부를 판단할 때, 모든 어드레스를 다 검색해야 한다.
셋트 연관 캐시(Set Associative Cache)는 직접 사상 캐시(Direct Mapped Cache)와 완전 연관 캐시(Fully Associative Cache)의 중간 형태로, 캐시 메모리(220)를 다수의 캐시 셋트(Cache Set)로 나누어 관리하며, 캐시 셋트는 다시 캐시 웨이(Cache Ways) 또는 캐시 라인(Cache Line)으로 나누어서 관리될 수 있다.
본 발명의 실시 예에 따르면, 캐시 메모리(220)는 메인 메모리(300)에 저장된 메타 데이터에 각각 대응되는 전용 영역을 포함할 수 있다. 본 발명의 실시 예에 따르면, 특정 메타 데이터는 대응되는 전용 영역에만 캐싱될 수 있다. 따라서, 메인 메모리(300)에 저장된 메타 데이터가 서로 다른 엑세스 빈도를 갖는 경우, 즉 메타 데이터의 어드레스별로 비선형적인(non-linear) 접근 확률을 갖는 경우에 특정 메타 데이터만 캐싱되는 현상이 방지될 수 있고, 결과적으로 캐시 히트율이 증가할 수 있다.
본 개시에 따른 캐시 메모리(220)의 다양한 실시 예는 후술하는 도 6 내지 도 10 에 대한 설명에서 보다 상세하게 설명한다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 스토리지 장치의 맵 업데이트 동작을 설명하는 순서도이다.
도 1을 참조하여 설명된 메인 메모리(300)에 저장된 맵 데이터는 갱신될 수 있다. 예를 들어, 이전에 쓰기 요청된 논리 어드레스에 대해서 새로운 데이터의 쓰기 요청이 입력되는 경우, 이전에 저장된 데이터는 무효 데이터가 되고, 해당 논리 어드레스에 대응되는 물리 어드레스가 변경될 수 있다. 또는 가비지 컬렉션, 리드 리클레임 및 웨어 레벨링 등 다양한 백그라운드 동작에 의해 데이터가 저장된 위치가 변경되는 경우, 맵 데이터가 갱신될 수 있다. 맵 데이터의 갱신을 맵 업데이트라고 한다.
도 1 및 도 2를 참조하면, 메인 메모리(300)는 호스트(400)가 제공하는 논리 어드레스와 메모리 장치(100)에 포함된 메모리 셀들의 물리 어드레스간의 대응관계를 나타내는 논리-물리 맵 데이터(L2P Map Data) 및 메모리 장치(100)에 포함된 페이지들에 저장된 데이터가 유효데이터인지 여부를 나타내는 유효 페이지 테이블(Valid Page Table, VPT)을 포함할 수 있다. 실시 예에서, 유효 페이지 테이블은 4KB 단위로 해당 페이지에 저장된 데이터가 유효한지 여부를 나타내는 비트맵 형태의 데이터일 수 있다.
L2P 맵 데이터는 복수의 맵 세그먼트들을 포함할 수 있다. 각각의 맵 세그먼트들은 복수의 맵 엔트리들을 포함할 수 있다. 맵 엔트리는 논리 어드레스와 물리 어드레스간의 대응관계에 관한 정보를 포함할 수 있다.
S201단계에서, 프로세서(210)는, 메인 메모리(300)에 저장된 맵 데이터 중 갱신할 논리 어드레스의 맵 엔트리를 포함하는 맵 세그먼트를 리드하고 수정한 뒤, 다시 메인 메모리(300)에 저장할 수 있다(Read-Modify-Write). 이 때, 변경 전(Old) 물리 어드레스에 저장된 데이터는 무효 데이터이고, 새로운(New) 물리 어드레스에 저장된 데이터는 유효 데이터임을 나타내도록 유효 페이지 테이블도 갱신되어야 한다.
S203단계에서, 프로세서(210)는, 메인 메모리(300)에 저장된 변경 전(Old) 물리 어드레스의 유효 페이지 테이블(VPT)을 리드하고, 변경 전(Old) 물리 어드레스에 저장된 데이터가 무효데이터임을 나타내도록 유효 페이지 테이블(VPT)을 수정한 뒤, 수정된 변경 전(Old) 물리 어드레스의 유효 페이지 테이블(VPT)을 메인 메모리(300)에 다시 저장할 수 있다(Read-Modify-Write).
S205단계에서, 프로세서(210)는 메인 메모리(300)로부터 새로운(New) 물리 어드레스에 대응되는 유효 페이지 테이블을 리드하고, 새로운(New) 물리 어드레스에 저장될 데이터가 유효 데이터임을 나타내도록 수정한 뒤, 다시 메인 메모리(300)에 저장할 수 있다(Read-Modify-Write).
도 2에서, S201 내지 S205단계는 순차적으로 수행되는 것으로 도시되어 있으나, 다양한 실시 예에서, S201 내지 S205단계의 수행되는 순서는 변경될 수 있다. 예를 들어, 프로세서(210)는 이전 L2P 맵 세그먼트를 리드한 뒤, 변경 전(Old) 물리 어드레스의 유효 페이지 테이블(VPT)에 대한 리드-수정-저장(Read-Modify-Write)을 수행하고, 새로운(New) 물리 어드레스의 유효 페이지 테이블(VPT)에 대한 리드-수정-저장(Read-Modify-Write)을 수행한 뒤, L2P 맵 세그먼트에 새로운 물리 어드레스를 저장할 수 있다.
도 3은 도 2의 L2P 맵데이터에 대한 리드-수정-저장 동작을 설명하기 위한 도면이다.
도 1 내지 도 3을 참조하여, 제1 논리 블록 어드레스(LBA1)의 맵 데이터를 갱신하는 동작이 설명된다.
L2P 맵 데이터는 복수의 맵 세그먼트들을 포함할 수 있다. 각각의 맵 세그먼트들은 복수의 맵 엔트리들을 포함할 수 있다. 맵 엔트리는 논리 어드레스와 물리 어드레스간의 대응관계에 관한 정보를 포함할 수 있다.
프로세서(210)는 메인 메모리(300)에 저장된 맵 데이터 중 제1 논리 블록 어드레스(LBA1)의 맵 앤트리를 포함하는 맵 세그먼트인 맵 세그먼트0(Map Segment 0)을 리드할 수 있다(1).
이후, 프로세서(210)는 제1 논리 블록 어드레스(LBA1)에 대응되는 물리 어드레스를 변경 전 물리 블록 어드레스(PBA(old))에서 새로운 물리 블록 어드레스(PBA(new))로 수정할 수 있다(2).
프로세서(210)는 수정된 제1 논리 블록 어드레스(LBA1)의 맵 앤트리를 포함하는 맵 세그먼트인 맵 세그먼트0(Map Segment 0)을 메인 메모리에 저장할 수 있다(3).
도 4는 도 2의 변경 전(Old) 물리 어드레스의 유효 페이지 테이블(VPT)의 리드-수정-저장(Read-Modify-Write)을 설명하기 위한 도면이다.
유효 페이지 테이블은 메모리 장치(100)에 포함된 페이지들의 데이터가 유효 데이터인지를 나타내는 비트맵 형태의 데이터일 수 있다. 유효 페이지 테이블은 복수의 페이지들 각각에 대응되는 복수의 비트들을 포함할 수 있고, “셋트”상태의 비트는 해당 페이지에 저장된 데이터가 유효데이터임을 나타내고, “클리어”상태의 비트는 해당 페이지에 저장된 데이터가 무효데이터임을 나타낼 수 있다.
도 1, 2 및 4를 참조하면, 변경 전 물리 블록 어드레스를 포함하는 유효 페이지 테이블이 도시된다. 제 1 비트, 제2 비트, 제7 내지 제 10 비트는 “셋트”상태이므로 해당 페이지들에 저장된 데이터는 유효 데이터일 수 있다. 제3 내지 제6 비트는 “클리어”상태이므로 해당 페이지들에 저장된 데이터는 무효데이터일 수 있다.
변경 전 물리 블록 어드레스에 대응되는 페이지가 제7 비트라고 가정한다. 프로세서(210)는 변경 전 물리 블록 어드레스를 포함하는 유효 페이지 테이블을 리드 하고, 제7 비트의 “셋트” 상태의 비트를 “클리어”상태의 비트로 수정할 수 있다. 실시 예에서, 비트 “1”이 “셋트” 상태를 나타내고 비트 “0”이 “클리어” 상태를 나타낼 수 있다. 또는 비트 “0”이 “셋트” 상태를 나타내고 비트 “1”이 “클리어” 상태를 나타낼 수 있다. 프로세서(210)는 제7 비트의 “셋트” 상태의 비트를 “클리어”상태의 비트로 수정한 유효 페이지 테이블을 메인 메모리(300)에 저장할 수 있다.
도 5는 도 2의 새로운(New) 물리 어드레스의 유효 페이지 테이블(VPT)의 리드-수정-저장(Read-Modify-Write)을 설명하기 위한 도면이다.
도 1, 2 및 5를 참조하면, 새로운 물리 블록 어드레스를 포함하는 유효 페이지 테이블이 도시된다. 일반적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 데이터를 저장하는 경우, 데이터가 비어있는 메모리 블록인 프리 블록을 소거한 뒤, 프리 블록에 포함된 페이지들에 순차적으로 데이터를 저장한다.
따라서, 새로운 물리 블록 어드레스를 포함하는 유효 페이지 테이블의 모든 비트들은 “클리어” 상태일 수 있다.
새로운 물리 블록 어드레스의 페이지에 대응되는 비트가 제1 비트라고 가정하면, 프로세서(210)는 새로운 물리 블록 어드레스를 포함하는 유효 페이지 테이블을 리드 하고, 제1 비트의 “클리어” 상태의 비트를 “셋트” 상태의 비트로 수정할 수 있다. 실시 예에서, 비트 “1”이 “셋트” 상태를 나타내고 비트 “0”이 “클리어” 상태를 나타낼 수 있다. 또는 비트 “0”이 “셋트” 상태를 나타내고 비트 “1”이 “클리어” 상태를 나타낼 수 있다. 프로세서(210)는 제1 비트의 “클리어” 상태의 비트를 “셋트”상태의 비트로 수정한 유효 페이지 테이블을 메인 메모리(300)에 저장할 수 있다.
도 6은 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 6을 참조하면, 메인 메모리(300-1)은 시스템 데이터(SYS), L2P 맵 데이터(L2P), 유효 페이지 테이블 데이터(VPT) 및 그 외 기타 메타데이터(ETC)를 포함할 수 있다. 시스템 데이터(SYS), L2P 맵 데이터(L2P), 유효 페이지 테이블 데이터(VPT) 및 그 외 기타 메타데이터(ETC)는 도 1을 참조하여 설명된 메타 데이터일 수 있다. 예를 들어, 시스템 데이터(SYS)는 펌웨어(FW) 데이터일 수 있다. 기타 메타 데이터(ETC)는 배드 블록 데이터, 리드 카운트 데이터, 사이클링 데이터, 핫/콜드 데이터 및 맵 데이터의 변경 내용을 나타내는 저널 데이터등을 포함할 수 있다.
메인 메모리(300-1)에 저장된 여러가지 데이터 중 L2P 맵 데이터(L2P), 유효 페이지 테이블 데이터(VPT)는 프로세서(210)가 주로 엑세스 하는 데이터일 수 있다. 데이터의 크기 측면에서 L2P 맵 데이터(L2P)는 메인 메모리(300-1)의 대부분의 용량을 차지하고, 유효 페이지 테이블 데이터(VPT)는 비교적 작은 용량을 차지할 수 있다.
캐시 메모리(220-1)는 프로세서(220)가 메인 메모리(300-1)로부터 엑세스한 데이터를 저장할 수 있다. 캐시 메모리(220-1)는 메인 메모리(300)에 비해 속도가 빠르고 크기가 작으므로, 자주 엑세스 되거나, 엑세스 될 확률이 높은 데이터가 캐시 메모리(220-1)에 저장되어 있을수록 캐시 히트율이 증가할 수 있다.
도 2 내지 5에서 설명한 맵 업데이트 동작의 경우, L2P 맵 데이터(L2P)는 1회 엑세스되지만, 유효 페이지 테이블 데이터(VPT)는 2회 엑세스된다(old/new의 VPT를 각각 엑세스함).
도 6의 실시 예에 따른 캐시 메모리(200-1)은 2웨이/ 4세트의 연관 캐시(2Way 4 Set Associative Cache) 방식으로 메인 메모리(300-1)의 데이터를 캐싱한다. 따라서, 보다 많이 엑세스되는 데이터인 유효 페이지 테이블 데이터(VPT)는 더 자주 캐싱되고, 상대적으로 적게 엑세스되는 L2P 맵 데이터(L2P)는 유효 페이지 테이블 데이터(VPT) 보다 덜 캐싱될 것이다. 결과적으로, 캐시 메모리(220-1)에 저장된 대부분의 데이터는 유효 페이지 테이블 데이터(VPT)일 수 있다.
이와 같이, 데이터의 크기에 비례해서 엑세스되지 않는 비선형(non-linear) 자료구조의 경우, 도 6의 실시 예와 같이 메인 메모리(300-1)의 모든 어드레스가 하나의 캐시 메모리(220-1)에 의해 관리되는 경우, 높은 캐시 히트율을 기대하기 어렵다.
도 7은 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 7을 참조하면, 메인 메모리(300-2)은 시스템 데이터(SYS), L2P 맵 데이터(L2P), 유효 페이지 테이블 데이터(VPT) 및 그 외 기타 메타데이터(ETC)를 포함할 수 있다. 시스템 데이터(SYS), L2P 맵 데이터(L2P), 유효 페이지 테이블 데이터(VPT) 및 그 외 기타 메타데이터(ETC)는 도 1을 참조하여 설명된 메타 데이터일 수 있다. 예를 들어, 시스템 데이터(SYS)는 펌웨어(FW) 데이터일 수 있다. 기타 메타 데이터(ETC)는 배드 블록 데이터, 리드 카운트 데이터, 사이클링 데이터, 핫/콜드 데이터 및 맵 데이터의 변경 내용을 나타내는 저널 데이터등을 포함할 수 있다.
캐시 메모리(220-2)는 복수의 전용영역들을 포함할 수 있다. 구체적으로 캐시 메모리(220-2)는 제1 풀 캐시영역(Pool1) 및 제2 풀 캐시영역(Pool2)를 포함할 수 있다. 각각의 풀 캐시영역은 L2P 맵 데이터(L2P) 및 유효 페이지 테이블 데이터(VPT)를 캐싱하는 영역으로 할당 될 수 있다. 즉, L2P 맵 데이터(L2P)는 제1 풀 캐시영역(Pool1)에만 캐싱되고, 유효 페이지 테이블 데이터(VPT)는 제2 풀 캐시영역(Pool2)에만 캐싱될 수 있다. 즉, 제1 풀 캐시영역(Pool1) 및 제2 풀 캐시영역(Pool2)은 각각 L2P 맵 데이터(L2P) 및 유효 페이지 테이블 데이터(VPT)의 캐싱을 위한 전용영역으로 정의될 수 있다.
실시 예에서, 하나의 전용영역은 대응되는 메인 메모리 영역에 완전 연관 캐시(Fully Associative Cache) 방식으로 동작할 수 있다.
도 7의 실시 예에 따르면, 특정한 어드레스 영역에 대한 잦은 엑세스가 다른 어드레스 영역의 캐시 미스를 유발하는 현상이 근원적으로 차단될 수 있다. 즉, L2P 맵 데이터(L2P)의 엑세스를 저장하는 캐시영역과 유효 페이지 테이블 데이터(VPT)의 엑세스를 저장하는 캐시영역을 분리함으로써 각각의 엑세스가 캐시 히트율에 주는 영향이 제거될 수 있고, 각각의 전용영역에서의 최대 캐시 히트율을 기대할 수 있다.
실시 예에서, 제1 풀 캐시영역(Pool1) 및 제2 풀 캐시영역(Pool2)의 크기는 동일할 수 있다.
또는 제1 풀 캐시영역(Pool1) 및 제2 풀 캐시영역(Pool2)의 크기는 상이할 수 있다. 제1 풀 캐시영역(Pool1) 및 제2 풀 캐시영역(Pool2)의 크기가 상이한 경우, 제1 풀 캐시영역(Pool1) 및 제2 풀 캐시영역(Pool2)의 크기는 제1 풀 캐시영역(Pool1) 및 제2 풀 캐시영역(Pool2)에 각각 대응되는 메인 메모리(300-2)의 데이터의 엑세스 횟수에 비례하거나 반비례할 수 있다. 또는 제1 풀 캐시영역(Pool1) 및 제2 풀 캐시영역(Pool2)에 각각 대응되는 메인 메모리(300-2)의 데이터의 크기에 비례하거나 반비례할 수도 있다.
도 8은 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 8을 참조하면, 메인 메모리(300-3)은 복수의 메타 데이터를 저장할 수 있다. 구체적으로 메인 메모리(300-3)는 제1 메타 데이터(META1) 내지 제N 메타 데이터(META N)를 저장할 수 있다.
여기서 각 메타 데이터는 도 1을 참조하여 설명된 배드 블록 데이터, 펌웨어 데이터, 맵 데이터, 유효 페이지 테이블 데이터, 리드 카운트 데이터, 사이클링 데이터, 핫/콜드 데이터 및 맵 저널 데이터일 수 있다.
각 메타 데이터는 데이터의 크기도 다르고, 동작별로 엑세스 되는 횟수도 다를 수 있다. 따라서, 각 메타 데이터를 하나의 캐시 메모리 전체에 캐싱하는 경우, 특정 메타 데이터에 대해서는 캐시 미스만 발생할 수 있다.
캐시 메모리(220-3)는 복수의 전용영역들을 포함할 수 있다. 구체적으로 캐시 메모리(220-3)는 제1 풀 캐시영역(Pool1) 내지 제N 풀 캐시영역(Pool N)를 포함할 수 있다. 제1 풀 캐시영역(Pool1) 내지 제N 풀 캐시영역(Pool N)은 제1 메타 데이터(META1) 내지 제N 메타 데이터(META N)에 대응되는 전용 영역일 수 있다. 즉, 제1 풀 캐시영역(Pool1) 내지 제N 풀 캐시영역(Pool N)은 각각 제1 메타 데이터(META1) 내지 제N 메타 데이터(META N)가 저장된 어드레스에 대응되는 전용 캐시 메모리로써 동작할 수 있다.
실시 예에서, 제1 풀 캐시영역(Pool1) 내지 제N 풀 캐시영역(Pool N)의 크기는 동일할 수 있다. 즉, 제1 풀 캐시영역(Pool1) 내지 제N 풀 캐시영역(Pool N)의 크기는 메인 메모리(300-3)에 저장된 제1 메타 데이터(META1) 내지 제N 메타 데이터(META N)의 크기와 무관하게 균등하게 할당될 수 있다.
도 9는 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 9를 참조하면, 메인 메모리(300-4)는 도 8을 참조하여 설명된 메인 메모리(300-3)와 동일하므로, 여기서는 상세한 설명을 생략한다.
도 9의 실시 예에 따른 캐시 메모리(220-4)는 도 8의 캐시 메모리(220-3)와 달리 서로 다른 크기의 제1 풀 캐시영역(Pool1) 내지 제N 풀 캐시영역(Pool N)을 포함할 수 있다.
실시 예에서, 캐시 메모리(220-4)의 제1 풀 캐시영역(Pool1) 내지 제N 풀 캐시영역(Pool N)의 크기는 제1 메타 데이터(META1) 내지 제N 메타 데이터(META N)의 대응되는 메인 메모리(300-4)의 크기에 비례하도록 할당될 수 있다.
도 10은 도 1의 캐시 메모리의 일 실시 예를 나타낸 도면이다.
도 10을 참조하면, 메인 메모리(300-5)는 도 8을 참조하여 설명된 메인 메모리(300-3)와 동일하므로, 여기서는 상세한 설명을 생략한다.
도 9의 실시 예에 따른 캐시 메모리(220-5)는 도 8의 캐시 메모리(220-3)와 달리 서로 다른 크기의 제1 풀 캐시영역(Pool1) 내지 제N 풀 캐시영역(Pool N)을 포함할 수 있다.
실시 예에서, 캐시 메모리(220-5)의 제1 풀 캐시영역(Pool1) 내지 제N 풀 캐시영역(Pool N)의 크기는 제1 메타 데이터(META1) 내지 제N 메타 데이터(META N)의 대응되는 메인 메모리(300-5)의 크기에 반비례하도록 할당될 수 있다.
도 1을 참조하여 설명된 메모리 컨트롤러(200)의 프로세서(210)는 캐시 메모리(220)를 도 8 내지 도 10의 캐시 메모리(220-3~5)과 같이 할당할 수 있다. 즉, 프로세서(210)는 메인 메모리(300-3)에 저장된 서로 다른 자료구조를 갖는 데이터의 수만큼의 전용영역들로 할당하고, 각 전용영역들은 대응되는 데이터의 전용 캐시 영역으로 동작하도록 제어할 수 있다. 실시 예에서, 전용영역들의 크기는 대응되는 메인 메모리(300)의 데이터의 엑세스 빈도에 비례하거나 반비례할 수 있다. 또는 대응되는 메인 메모리(300)의 데이터의 크기에 비례하거나 반비례할 수도 있다.
도 11은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들을 포함할 수 있다. 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
본 발명의 실시 예에 따르면, 리드 동작 시에, 어드레스 디코더(130)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 레벨의 리드 패스 전압을 인가할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)을 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로들을 제어할 수 있다.
도 12는 도 11의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 11의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 도면이다.
도 11을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 13은 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 1 및 도 13을 참조하면, 메모리 컨트롤러(200)는 프로세서(210), RAM(220), 에러 정정 회로(230), ROM(260), 호스트 인터페이스(270), 및 플래시 인터페이스(280)를 포함할 수 있다.
프로세서(210)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다. RAM(220)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, 도 1을 참조하여 설명된 캐시 메모리(220)는 RAM(220)일 수 있고, 실시 예에서, SRAM일 수 있다.
ROM(260)은 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(270)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(280)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 프로세서
220: 캐시 메모리
300: 메인 메모리
400: 호스트

Claims (21)

  1. 비휘발성 메모리를 제어하는 메모리 컨트롤러에 있어서,
    호스트가 제공하는 논리 어드레스와 상기 비휘발성 메모리의 물리 어드레스간의 대응관계인 맵 데이터 및 상기 물리 어드레스에 저장된 데이터가 유효데이터인지 여부를 나타내는 유효 페이지 테이블을 저장하는 메인 메모리;
    상기 맵 데이터 및 상기 유효 페이지 테이블에 각각 대응되고, 자료 구조의 종류를 기초로 구분되는 제1 내지 제2 전용영역들을 포함하는 캐시 메모리; 및
    상기 호스트의 요청에 따라 입력된 논리 어드레스에 대응되는 맵 데이터 및 상기 호스트의 요청에 따라 입력된 논리 어드레스에 대응되는 물리 어드레스의 유효 페이지 테이블을 상기 메인 메모리로부터 엑세스 하는 프로세서;를 포함하고,
    상기 프로세서는, 이전에 쓰기 요청된 논리 어드레스에 대한 상기 호스트의 후속 쓰기 요청에 응답하여,
    상기 이전에 쓰기 요청된 데이터가 저장된 올드 물리 어드레스에 대응되는 유효 페이지 테이블을 상기 메인 메모리로부터 리드하고, 무효 데이터로 수정한 뒤, 상기 제2 전용영역에 저장하고,
    상기 후속 쓰기 요청에 대응되는 데이터를 저장할 뉴 물리 어드레스에 대응되는 유효 페이지 테이블을 상기 메인 메모리로부터 리드하고, 유효 데이터로 수정한 뒤, 상기 제2 전용영역에 저장하고,
    상기 이전에 쓰기 요청된 논리 어드레스에 대응되는 맵 데이터를 상기 메인 메모리로부터 리드하고, 상기 뉴 물리 어드레스로 수정한 뒤, 상기 제1 전용영역에 저장하되,
    상기 제1 전용영역의 크기와 상기 제2 전용영역의 크기를 다르게 할당하는 메모리 컨트롤러.
  2. 삭제
  3. 제 1항에 있어서, 상기 제1 내지 제2 전용영역들은,
    상기 맵 데이터 및 상기 유효 페이지 테이블의 데이터 크기에 비례하는 저장 용량 크기를 갖는 메모리 컨트롤러.
  4. 제 1항에 있어서, 상기 제1 내지 제2 전용영역들은,
    상기 맵 데이터 및 상기 유효 페이지 테이블의 크기에 비례하는 저장 용량 크기를 갖는 메모리 컨트롤러.
  5. 제 1항에 있어서, 상기 제1 내지 제2 전용영역들은,
    상기 프로세서가 상기 맵 데이터 및 상기 유효 페이지 테이블을 엑세스하는 횟수에 비례하는 저장 용량 크기를 갖는 메모리 컨트롤러.
  6. 제 1항에 있어서, 상기 제1 내지 제2 전용영역들은,
    상기 프로세서가 상기 맵 데이터 및 상기 유효 페이지 테이블을 엑세스하는 횟수에 반비례하는 저장 용량 크기를 갖는 메모리 컨트롤러.
  7. 제1 메타 데이터 및 상기 제1 메타 데이터와 다른 자료 구조를 갖는 제2 메타 데이터를 저장하는 메인 메모리;
    상기 제1 메타 데이터 및 상기 제2 메타 데이터에 각각 대응되고, 상기 자료 구조의 종류를 기초로 구분되는 제1 전용영역 및 제2 전용영역을 포함하는 캐시 메모리; 및
    상기 제1 메타 데이터 및 상기 제2 메타 데이터 중 호스트로부터의 요청에 따라 엑세스 되는 데이터를 상기 제1 전용영역 및 상기 제2 전용영역에 각각 저장하도록 상기 캐시 메모리를 제어하는 프로세서;를 포함하고,
    상기 프로세서는, 이전에 쓰기 요청된 논리 어드레스에 대한 상기 호스트의 후속 쓰기 요청에 응답하여,
    상기 이전에 쓰기 요청된 데이터가 저장된 올드 물리 어드레스에 대응되는 제2 메타 데이터를 상기 메인 메모리로부터 리드하고, 무효 데이터로 수정한 뒤, 상기 제2 전용영역에 저장하고,
    상기 후속 쓰기 요청에 대응되는 데이터를 저장할 뉴 물리 어드레스에 대응되는 제2 메타 데이터를 상기 메인 메모리로부터 리드하고, 유효 데이터로 수정한 뒤, 상기 제2 전용영역에 저장하고,
    상기 이전에 쓰기 요청된 논리 어드레스에 대응되는 제1 메타 데이터를 상기 메인 메모리로부터 리드하고, 상기 뉴 물리 어드레스로 수정한 뒤, 상기 제1 전용영역에 저장하되,
    상기 호스트의 요청에 따라 상기 제1 메타 데이터와 상기 제2 메타 데이터가 엑세스 되는 횟수를 기초로 서로 다른 크기의 상기 제1 전용영역 및 상기 제2 전용영역을 할당하는 메모리 컨트롤러.
  8. 제 7항에 있어서, 상기 제1 전용영역은,
    상기 제1 메타 데이터가 저장되는 메인 메모리의 어드레스들과 완전 연관 관계에 있고,
    상기 제2 전용영역은,
    상기 제2 메타 데이터가 저장되는 메인 메모리의 어드레스들과 완전 연관 관계에 있는 메모리 컨트롤러.
  9. 제 7항에 있어서, 상기 제1 메타 데이터는,
    제1 데이터 구조를 갖는 데이터 청크들을 포함하고,
    상기 제2 메타 데이터는,
    제2 데이터 구조를 갖는 데이터 청크들을 포함하는 메모리 컨트롤러.
  10. 제 7항에 있어서, 상기 제1 메타 데이터는,
    상기 제2 메타 데이터보다 더 큰 데이터 용량을 갖는 메모리 컨트롤러.
  11. 제 7항에 있어서, 상기 제1 메타 데이터 및 상기 제2 메타 데이터의 크기는,
    상기 제1 메타 데이터와 상기 제2 메타 데이터가 엑세스 되는 횟수와 비선형 관계에 있는 메모리 컨트롤러.
  12. 제1 내지 제N 메타 데이터(N>1)를 저장하는 메인 메모리, 상기 제1 내지 제N 메타 데이터 각각은 서로 다른 종류의 자료 구조임;
    상기 제1 내지 제N 메타 데이터가 저장된 영역들에 각각 대응되고, 상기 자료 구조의 종류를 기초로 구분되는 제1 내지 제N 전용 영역들을 포함하는 캐시 메모리; 및
    상기 제1 내지 제N 메타 데이터 중 호스트로부터 제공된 요청에 따라 엑세스 되는 데이터를 상기 제1 내지 제N 전용 영역들에 각각 저장하는 프로세서;를 포함하고,
    상기 프로세서는, 이전에 쓰기 요청된 논리 어드레스에 대한 상기 호스트의 후속 쓰기 요청에 응답하여,
    상기 이전에 쓰기 요청된 데이터가 저장된 올드 물리 어드레스에 대응되는 제2 메타 데이터를 상기 메인 메모리로부터 리드하고, 무효 데이터로 수정한 뒤, 상기 제2 전용 영역에 저장하고,
    상기 후속 쓰기 요청에 대응되는 데이터를 저장할 뉴 물리 어드레스에 대응되는 제2 메타 데이터를 상기 메인 메모리로부터 리드하고, 유효 데이터로 수정한 뒤, 상기 제2 전용 영역에 저장하고,
    상기 이전에 쓰기 요청된 논리 어드레스에 대응되는 제1 메타 데이터를 상기 메인 메모리로부터 리드하고, 상기 뉴 물리 어드레스로 수정한 뒤, 상기 제1 전용 영역에 저장하되,
    상기 제1 내지 제N 메타 데이터 각각의 종류에 따라 서로 다른 크기의 상기 제1 내지 제N 전용 영역들을 할당하는 스토리지 장치.
  13. 제 12항에 있어서, 상기 제1 내지 제N 전용 영역들의 크기는,
    상기 제1 내지 제N 메타 데이터가 엑세스 되는 패턴에 따라 결정되는 스토리지 장치.
  14. 제 12항에 있어서, 상기 제1 내지 제N 전용 영역들의 크기는,
    상기 제1 내지 제N 메타 데이터 각각의 엑세스 확률에 따라 결정되는 스토리지 장치.
  15. 제 12항에 있어서, 상기 제1 내지 제N 전용 영역들의 크기는,
    상기 제1 내지 제N 메타 데이터 각각의 엑세스 횟수에 비례하는 스토리지 장치.
  16. 제 12항에 있어서, 상기 제1 내지 제N 전용 영역들의 크기는,
    상기 제1 내지 제N 메타 데이터 각각의 엑세스 횟수에 반비례하는 스토리지 장치.
  17. 제 12항에 있어서, 상기 제1 내지 제N 전용 영역들의 크기는,
    상기 제1 내지 제N 메타 데이터 각각의 크기에 비례하는 스토리지 장치.
  18. 제 12항에 있어서, 상기 제1 내지 제N 전용 영역들의 크기는,
    상기 제1 내지 제N 메타 데이터 각각의 크기에 반비례하는 스토리지 장치.
  19. 제 12항에 있어서, 상기 메인 메모리는,
    동적 랜덤 엑세스 메모리인 스토리지 장치.
  20. 제 12항에 있어서, 상기 캐시 메모리는,
    정적 랜덤 엑세스 메모리인 스토리지 장치.
  21. 제 12항에 있어서,
    상기 제1 내지 제N 메타 데이터를 저장하는 비휘발성 메모리를 더 포함하고,
    상기 비휘발성 메모리는,
    낸드 플래시 메모리인 스토리지 장치.
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X701 Decision to grant (after re-examination)
GRNT Written decision to grant