KR102456173B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 기입 데이터에 대한 기입 요청(write request)이 발생하는 단계; 상기 기입 요청에 응답하여 버퍼 메모리로부터 제1 청크 데이터를 리드하는 리드 단계; 상기 제1 청크 데이터를 캐시 메모리에 캐싱(caching)하는 캐싱 단계; 제1 리드 데이터에 대한 제1 리드 요청이 발생하는 단계; 및 상기 제1 리드 데이터가 상기 제1 청크 데이터에 포함된 때, 상기 캐시 메모리로부터 상기 리드 데이터를 출력하는 제1 출력 단계를 수행하는 것을 특징으로 하는 메모리 시스템 및 그것의 동작 방법을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 버퍼 메모리 장치에 저장된 데이터를 고속으로 리드할 수 있도록 구성된 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
비휘발성 메모리 장치는 다수의 메모리 블록들을 포함할 수 있다. 또한 각각의 메모리 블록은 다수의 메모리 셀들을 포함하고 있고, 하나의 메모리 블록에 포함된 메모리 셀들은 동시에 소거 동작이 수행될 수 있다.
메모리 시스템은 호스트로부터 기입 커맨드(write command)와 논리 어드레스(logical address)를 입력 받은 경우 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 할당하고, 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치의 저장 영역에 데이터를 기입할 수 있다.
메모리 시스템은 버퍼 메모리 장치에 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 포함하는 물리-논리 어드레스 맵핑 정보(physical-logical address mapping information)를 저장할 수 있다. 또한 메모리 시스템은 호스트로부터 리드 커맨드가 입력된 때 버퍼 메모리 장치에 저장된 물리-논리 어드레스 맵핑 정보(physical-logical address mapping information)에 기초하여 비휘발성 메모리 장치에 저장된 데이터를 리드 하여 호스트로 출력할 수 있다.
본 발명의 실시예는 버퍼 메모리 장치에 저장된 데이터를 고속으로 리드 할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 기입 데이터에 대한 기입 요청(write request)이 발생하는 단계; 상기 기입 요청에 응답하여 버퍼 메모리로부터 제1 청크 데이터를 리드하는 리드 단계; 상기 제1 청크 데이터를 캐시 메모리에 캐싱(caching)하는 캐싱 단계; 제1 리드 데이터에 대한 제1 리드 요청이 발생하는 단계; 및 상기 제1 리드 데이터가 상기 제1 청크 데이터에 포함된 때, 상기 캐시 메모리로부터 상기 리드 데이터를 출력하는 제1 출력 단계를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 기입 데이터에 대한 기입 요청이 발생하는 단계; 상기 기입 요청에 응답하여 버퍼 메모리로부터 제1 청크 데이터를 리드 하여 캐시 메모리에 캐싱(caching)하는 제1 캐싱 단계; 상기 제1 캐싱 단계 후 리드 데이터에 대한 리드 요청이 발생하는 단계; 상기 리드 요청에 응답하여 상기 버퍼 메모리로부터 제2 청크 데이터를 리드 하여 상기 캐시 메모리에 캐싱 하는 제2 캐싱 단계; 상기 캐시 메모리에 캐싱된 상기 제2 청크 데이터에서 상기 리드 데이터를 출력하는 출력 단계; 상기 기입 데이터에 기초하여 상기 캐시 메모리에 캐싱된 상기 제1 청크 데이터를 갱신하는 갱신 단계; 및 상기 출력 단계 후 상기 캐시 메모리에 캐싱된 상기 갱신된 제1 청크 데이터를 상기 버퍼 메모리에 기입하는 기입 단계를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 호스트로부터 데이터 및 논리 어드레스를 수신하도록 구성된 호스트 인터페이스; 상기 데이터를 상기 논리 어드레스에 맵핑 되는 물리 어드레스에 대응하는 저장 영역에 저장하도록 구성된 비휘발성 메모리 장치; 상기 논리 어드레스와 상기 물리 어드레스 간의 맵핑 정보를 저장하도록 구성된 버퍼 메모리 장치; 상기 맵핑 정보를 캐싱(caching) 하도록 구성된 캐시 메모리; 및 상기 버퍼 메모리 장치 및 상기 캐시 메모리를 제어하도록 구성된 프로세서부를 포함한다.
본 기술은 메모리 시스템의 동작에 있어, 캐시 메모리를 이용하여 버퍼 메모리 장치에 저장된 데이터를 리드 하는데 필요한 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5는 디램을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 버퍼 메모리 장치의 데이터 및 패리티 저장 영역을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 버퍼 메모리 장치의 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 다른 실시예에 따른 버퍼 메모리 장치의 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 실시예에 따른 버퍼 메모리 장치의 데이터 리드 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 실시예에 따른 버퍼 메모리 장치의 데이터 리드 및 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 11은 본 발명의 다른 실시예에 따른 버퍼 메모리 장치의 데이터 리드 및 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 다른 실시예에 따른 버퍼 메모리 장치의 데이터 리드 및 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 13은 본 발명의 다른 실시예에 따른 버퍼 메모리 장치의 데이터 리드 및 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 14는 도 2의 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 2의 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 2의 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 2의 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 전원이 꺼져도 저장된 데이터가 소실되지 않는 비휘발성 메모리 장치(Nonvolatile Memory Device; 1100)와 데이터를 일시 저장하기 위한 버퍼 메모리 장치(Buffer Memory Device; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 비휘발성 메모리 장치(1100) 및 버퍼 메모리 장치(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 비휘발성 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 비휘발성 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 비휘발성 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 비휘발성 메모리 장치(1100)는 플래시 메모리(Flash Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)와 버퍼 메모리 장치(1300) 사이의 데이터 교환을 제어하거나 또는 비휘발성 메모리 장치(1100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리 장치(1300)에 저장할 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)에 의해 처리되는 데이터를 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 데이터를 버퍼 메모리 장치(1300)에 일시 저장하고, 이후 버퍼 메모리 장치(1300)에 일시 저장된 데이터를 비휘발성 메모리 장치(1100)로 전송하여 저장할 수 있다.
실시예에 따라, 버퍼 메모리 장치(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
실시예에 따라 메모리 시스템(1000)은 버퍼 메모리 장치(1300)를 포함하지 않을 수 있다. 다른 실시예에 따라 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)와 별도로 구성되지 않고 메모리 컨트롤러(1200) 내에 임베디드(embedded) 될 수 있다. 메모리 컨트롤러(1200)와 별도로 구성되는 경우 및 메모리 컨트롤러(1200) 내에 임베디드(embedded)된 경우를 모두 포함하여 버퍼 메모리 장치(1300)를 버퍼 메모리라고 부를 수 있다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 710), 캐시 메모리(Cache Memory; 720), 제1 에러 정정부(first ECC; 730), 호스트 인터페이스(Host Interface; 740), 제2 에러 정정부(second ECC; 750), 비휘발성 메모리 장치 인터페이스(Nonvotile Memory Device Interface; 760), 데이터 랜더마이저(Data Randomizer; 770), 버퍼 메모리 장치 인터페이스(Buffer Memory Device Interface; 780) 및 버스(Bus; 790)를 포함할 수 있다.
버스(790)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
호스트 인터페이스(740)는 프로세서부(710)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 예시로서 호스트 인터페이스(740)는 호스트(2000)로부터 기입 커맨드(write command), 데이터 및 기입 커맨드에 대응하는 논리 어드레스(logical address)를 수신할 수 있다. 또한 호스트 인터페이스(740)는 호스트(2000)로부터 리드 커맨드(read command) 및 리드 커맨드에 대응하는 논리 어드레스(logical address)를 수신할 수 있다.
호스트 인터페이스(740)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
프로세서부(710)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(710)는 호스트 인터페이스(740)를 통해 외부의 호스트(2000)와 통신하고, 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 메모리 장치 인터페이스(780)를 통해 버퍼 메모리 장치(1300)와 통신할 수 있다. 또한 프로세서부(710)는 캐시 메모리(720)를 제어할 수 있다.
프로세서부(710)는 호스트(2000)로부터 입력된 다수의 커맨드들을 큐잉(queuing)할 수 있다. 이러한 동작을 멀티-큐(multi-queue)라고 부른다. 프로세서부(710)는 큐잉된 다수의 커맨드들을 순차적으로 비휘발성 메모리 장치(1100)에 전달할 수 있다.
메모리 시스템(1000)은 호스트 인터페이스(740)를 통하여 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 기입 커맨드에 대응하는 논리 어드레스(logical address)를 수신할 수 있다. 프로세서부(710)는 기입 커맨드(write command)에 응답하여 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 영역을 할당할 수 있다. 다시 말해 프로세서부(710)는 기입 커맨드(write command)에 응답하여 호스트(2000)로부터 입력된 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 이때 물리 어드레스(physical address)는 호스트(2000)로부터 입력된 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 영역에 대응하는 어드레스 일 수 있다.
프로세서부(710)는 상술한 논리 어드레스(logical address)와 물리 어드레스(physical address) 간의 맵핑(mapping) 정보, 다시 말해 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 비휘발성 메모리 장치(1100)에 저장할 수 있다. 또한 프로세서부(710)는 파워 업(power up)시 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 버퍼 메모리 장치(1300)에 로드(load)할 수 있다.
프로세서부(710)는 상술한 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)에 응답하여 논리 어드레스(logical address)에 물리 어드레스(physical address)를 맵핑하여 버퍼 메모리 장치(1300)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 갱신(modification)할 수 있다. 또한 프로세서부(710)는 버퍼 메모리 장치(1300)에 저장된 갱신된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 다시 비휘발성 메모리 장치(1100)에 저장할 수 있다.
메모리 시스템(1000)은 호스트 인터페이스(740)를 통하여 호스트(2000)로부터 리드 커맨드(read command) 및 리드 커맨드에 대응하는 논리 어드레스(logical address)를 수신할 수 있다. 프로세서부(710)는 리드 커맨드(read command)에 응답하여 버퍼 메모리 장치(1300)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)로부터 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100)의 저장 영역에 저장된 데이터를 리드 하여 호스트(2000)로 출력할 수 있다.
다른 예시로서 메모리 시스템(1000)은 호스트 인터페이스(740)를 통하여 호스트(2000)로부터 리드 커맨드(read command) 및 리드 커맨드에 대응하는 논리 어드레스(logical address)를 수신할 수 있다. 프로세서부(710)는 리드 커맨드(read command)에 응답하여 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information) 중 호스트(2000)로부터 수신된 논리 어드레스(logical address)에 대응하는 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 버퍼 메모리 장치(1300)에 로드(load)할 수 있다. 그리고 나서 메모리 시스템(1000)은 버퍼 메모리 장치(1300)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)로부터 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100)의 저장 영역에 저장된 데이터를 리드 하여 호스트(2000)로 출력할 수 있다.
캐시 메모리(720)는 프로세서부(710)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 캐시 메모리(720)는 프로세서부(710)에 의해 처리되는 데이터를 저장할 수 있다. 캐시 메모리(720)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
제1 에러 정정부(730)는 에러 정정을 수행할 수 있다. 제1 에러 정정부(730)는 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 제1 에러 정정부(730)는 비휘발성 메모리 장치(1100)로부터 비휘발성 메모리 장치 인터페이스(760)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 제1 에러 정정부(730)는 비휘발성 메모리 장치 인터페이스(760)의 구성 요소로서 비휘발성 메모리 장치 인터페이스(760)에 포함될 수 있다.
제1 에러 정정 회로(730)는 보즈-초두리-오켄젬 코드(BCH code)에 기초하여 에러 정정 동작을 수행할 수 있다. 다른 예시로서 제1 에러 정정 회로(730)는 저밀도 패리티 체크 코드(LDPC code)에 기초하여 에러 정정 동작을 수행할 수 있다.
제2 에러 정정부(750)는 에러 정정을 수행할 수 있다. 제2 에러 정정부(750)는 버퍼 메모리 장치 인터페이스(780)를 통해 버퍼 메모리 장치(1300)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 버퍼 메모리 장치 인터페이스(780)를 통해 버퍼 메모리 장치(1300)로 전달될 수 있다. 제2 에러 정정부(750)는 버퍼 메모리 장치(1300)로부터 버퍼 메모리 장치 인터페이스(780)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 제2 에러 정정부(750)는 버퍼 메모리 장치 인터페이스(780)의 구성 요소로서 버퍼 메모리 장치 인터페이스(780)에 포함될 수 있다.
제2 에러 정정 회로(750)는 해밍 코드(Hamming code)에 기초하여 에러 정정 동작을 수행할 수 있다. 다른 예시로서 제2 에러 정정 회로(750)는 보즈-초두리-오켄젬 코드(BCH code)에 기초하여 에러 정정 동작을 수행할 수 있다.
비휘발성 메모리 장치 인터페이스(760)는 프로세서부(710)의 제어에 따라, 비휘발성 메모리 장치(1100)와 통신하도록 구성된다. 비휘발성 메모리 장치 인터페이스(760)는 채널을 통해 커맨드, 어드레스 및 데이터를 비휘발성 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 프로세서부(710)는 코드들을 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(710)는 메모리 컨트롤러(1200)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(710)는 비휘발성 메모리 장치(1100)로부터 비휘발성 메모리 장치 인터페이스(760)를 통해 코드들을 로드(load)할 수 있다.
데이터 랜더마이저(Data Randomizer; 770)는 데이터를 랜덤화(randomizing) 하거나 랜덤화 된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 데이터 랜더마이저(770)는 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 데이터 랜더마이저(770)는 비휘발성 메모리 장치(1100)로부터 비휘발성 메모리 장치 인터페이스(760)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다.
또한 데이터 랜더마이저(770)는 버퍼 메모리 장치 인터페이스(780)를 통해 버퍼 메모리 장치(1300)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 버퍼 메모리 장치 인터페이스(780)를 통해 버퍼 메모리 장치(1300)로 전달될 수 있다. 데이터 랜더마이저(770)는 버퍼 메모리 장치(1300)로부터 버퍼 메모리 장치 인터페이스(780)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(790)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 버스(790)는 프로세서부(710), 캐시 메모리(720), 제1 에러 정정부(730), 호스트 인터페이스(740), 제2 에러 정정부(750), 비휘발성 메모리 장치 인터페이스(760), 데이터 랜더마이저(770) 및 버퍼 메모리 장치 인터페이스(780)에 연결될 수 있다.
버퍼 메모리 장치 인터페이스(780)는 프로세서부(710)의 제어에 따라 버퍼 메모리 장치(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 장치 인터페이스(780)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리 장치(1300)와 통신할 수 있다.
캐시 메모리(720)는 버퍼 메모리 장치(1300)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 캐싱(caching) 할 수 있다. 다시 말해 캐시 메모리(720)는 버퍼 메모리 장치(1300)에 데이터를 기입할 경우, 기입 데이터를 일시적으로 저장할 수 있다. 또한 캐시 메모리(720)는 버퍼 메모리 장치(1300)에 저장된 데이터를 리드할 경우, 리드 데이터를 일시적으로 저장할 수 있다.
프로세서부(710)는 호스트(2000)로부터 입력된 기입 커맨드(write command) 및 논리 어드레스(logical address)에 응답하여 논리 어드레스에 대응하는 물리 어드레스(physical address)를 할당하고 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 갱신할 수 있다. 또한 프로세서부(710)는 갱신된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 버퍼 메모리 장치(1300)에 기입하기 위하여 일시적으로 캐시 메모리(720)에 저장할 수 있다. 다시 말해 캐시 메모리(720)는 프로세서부(710)의 제어에 기초하여 갱신된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 버퍼 메모리 장치(1300)에 기입하기 전에 일시적으로 저장할 수 있다.
또한 프로세서부(710)는 캐시 메모리(720)에 캐싱(caching)된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)에 대해 제2 에러 정정부(750)을 이용하여 에러 정정 인코딩 하거나 또는 데이터 랜더마이저(770)을 이용하여 데이터 랜덤화를 수행할 수 있다. 프로세서부(710)는 에러 정정 인코딩 또는 데이터 랜덤화된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 버퍼 메모리 장치(1300)에 기입할 수 있다.
프로세서부(710)는 호스트(2000)로부터 입력된 리드 커맨드(read command) 및 논리 어드레스(logical address)에 응답하여 버퍼 메모리 장치(1300)에 저장된 전체 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information) 중 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 리드할 수 있다. 프로세서부(710)는 버퍼 메모리 장치(1300)로부터 리드된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)에 대해 제2 에러 정정부(750)를 이용하여 에러 정정 디코딩 하거나 또는 데이터 랜더마이저(770)를 이용하여 데이터 디랜덤화를 수행할 수 있다.
또한 프로세서부(710)는 버퍼 메모리 장치(1300)로부터 리드된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 캐시 메모리(720)에 캐싱(caching) 할 수 있다. 다시 말해 캐시 메모리(720)는 프로세서부(710)의 제어에 기초하여 리드된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 일시적으로 저장할 수 있다.
프로세서부(710)는 에러 정정 디코딩 또는 데이터 디랜덤화된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)에 기초하여 비휘발성 메모리 장치(1100)에 저장된 데이터를 리드할 수 있다.
도 3은 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 비휘발성 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1~BLKm; 110 (m은 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKm; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(BLK1~BLKm; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(BLK1~BLKm; 110)에 공통으로 연결될 수 있다. 메모리 블록들(BLK1~BLKm; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
비휘발성 메모리 장치(1100)의 동작에 있어 각각의 메모리 블록(110)은 소거 동작의 단위 일 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 서로 동시에 소거되며, 선별적으로 소거되지 못할 수 있다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀(MC)은 2 이상의 비트 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
메모리 셀이 2비트의 데이터를 저장할 때 하나의 물리 페이지(PPG)는 2개의 페이지들(PG)을 포함할 수 있다. 이때 하나의 페이지(PG)는 하나의 논리 페이지(LPG) 데이터를 저장할 수 있다. 하나의 메모리 셀은 데이터에 따라 다수의 문턱 전압들(threshold voltage) 중 어느 하나를 가질 수 있고, 하나의 물리 페이지(PPG)에 포함된 다수의 페이지들(PG)은 문턱 전압(threshold voltage)의 차이로 표현될 수 있다.
하나의 물리 페이지(PPG)에 포함된 다수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 메모리 블록(110)의 단위로 소거 동작을 수행할 수 있다. 예시적으로 하나의 메모리 블록(110)에 저장된 데이터의 일부를 업데이트 하기 위해서는 메모리 블록(110)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 갱신한 후 다시 전체 데이터를 다른 메모리 블록(110)에 프로그램 할 수 있다. 왜냐하면 비휘발성 메모리 장치(1100)의 동작에서 메모리 블록(110)이 소거 동작의 단위일 경우, 메모리 블록(110)에 저장된 데이터의 일부만 소거한 뒤 다시 새로운 데이터로 프로그램할 수 없을 수 있기 때문이다.
도 5는 디램을 설명하기 위한 도면이다.
도 5를 참조하면, 버퍼 메모리 장치(1300)는 하나 이상의 디램(1305)을 포함할 수 있다. 디램(1305)는 메모리 셀 어레이(510), 로우 디코더(520), 센스 앰프 회로(530), 컬럼 디코더(540), 제어 로직(550), 커맨드 디코더(560), 모드 레지스터 세팅 회로(Mode Register Set)(570), 어드레스 버퍼(580), 데이터 입출력 회로(590) 및 리프레시 회로(500)를 구비할 수 있다.
메모리 셀 어레이(510)는 다수의 메모리 셀들이 로우(row) 방향과 컬럼(column) 방향으로 배열되어 있는 데이터 저장 장소이다. 메모리 셀 어레이(510)는 다수의 디램 메모리 셀들을 포함할 수 있고, 디램 메모리 셀들에 저장된 데이터는 전원이 꺼지면 소실될 수 있다. 센스 앰프 회로(530)는 선택된 메모리 셀에 저장된 전하의 분배에 의해 비트라인 쌍의 전압차를 감지하여 증폭하여 메모리 셀 어레이(510)에 저장된 데이터를 리드할 수 있다.
데이터 입출력 회로(590)를 통하여 입력된 데이터(DATA)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(510)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(510)로부터 독출된 데이터(DATA)는 데이터 입출력 회로(590)를 통하여 외부로 출력된다. 데이터가 기입되거나 혹은 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(580)로 입력된다. 어드레스 버퍼(580)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
데이터 입출력 회로(590)는 메모리 기준 전압 패드(VREF_M)를 통해 외부 장치로부터 기준 전압을 입력 받을 수 있다. 기준 전압은 데이터 입력시 데이터 신호의 하이(high) 또는 로우(low)를 판단하는 기준이 되는 전압일 수 있다.
로우 디코더(520)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드라인을 지정하기 위하여 어드레스 버퍼(580)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다. 즉, 로우 디코더(520)는 데이터 기입 혹은 독출 모드에서는 어드레스 버퍼(580)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드라인을 인에이블 한다.
컬럼 디코더(540)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 비트라인을 지정하기 위하여, 어드레스 버퍼(580)로부터 출력된 어드레스 신호(ADD) 중 컬럼 어드레스(column address)를 디코딩한다.
커맨드 디코더(560)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 명령 신호(CMD)를 디코딩하여 디코딩된 명령 신호를 내부적으로 발생한다. 모드 레지스터 세팅 회로(570)는 버퍼 메모리 장치(1300)의 동작 모드를 지정하기 위한 모드 레지스터 셋(MRS) 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다. 제어 로직(550)은 커맨드 디코더(560)에서 출력되는 명령에 응답하여 버퍼 메모리 장치(1300)의 동작을 제어할 수 있다.
리프레시 회로(500)는 메모리 셀 어레이(510)에 포함된 각각의 디램 메모리 셀의 커패시터에 축적된 전하가 소실될 경우에 대비하여 저장된 데이터를 리드 한 후 다시 라이트(write) 하는 리프레시 동작을 제어할 수 있다.
또한 도 5에 도시되지는 않았지만, 디램(1305)은는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
도 6은 본 발명의 실시예에 따른 버퍼 메모리 장치의 데이터 및 패리티 저장 영역을 설명하기 위한 도면이다.
도 6을 참조하면, 버퍼 메모리 장치(1300)의 메모리 셀 어레이(510)는 제1 내지 제2 청크 영역들(810,820) 및 제1 내지 제2 패리티 영역들(811,821)을 포함할 수 있다. 또한 제1 내지 제2 청크 영역들(810) 각각은 제1 내지 제n 섹션들(801~80n)을 포함할 수 있다.
제1 청크 영역(810)에는 청크 데이터(chunk data)가 저장될 수 있고, 제1 패리티 영역(811)에는 제1 청크 영역(810)에 저장될 청크 데이터(chunk data)에 대해 제2 에러 정정부(750)를 이용하여 에러 정정 인코딩 한 결과 생성되는 패리티 데이터(parity data)가 저장될 수 있다. 이때 청크 데이터(chunk data)는 비휘발성 메모리 장치(1100)에 대한 물리-논리 어드레스 맵핑 정보(physical-logical address mapping information) 일 수 있다. 또한 제2 청크 영역(820)에는 청크 데이터(chunk data)가 저장될 수 있고, 제2 패리티 영역(821)에는 제2 청크 영역(820)에 저장될 청크 데이터(chunk data)에 대해 제2 에러 정정부(750)을 이용하여 에러 정정 인코딩 한 결과 생성되는 패리티 데이터(parity data)가 저장될 수 있다. 다시 말해 제1 내지 제2 청크 영역들(810,820)에 저장되는 청크 데이터는 에러 정정 인코딩 또는 디코딩의 단위일 수 있다.
예시적으로 제1 내지 제2 청크 영역들(810,820)에 저장되는 청크 데이터는 128byte의 크기를 가질 수 있다. 그리고 128byte의 청크 데이터에 대응하는 패리티 데이터는 2byte의 크기를 가질 수 있다. 다시 말해 제2 에러 정정부(750)는 128byte의 청크 데이터를 에러 정정 인코딩하여 2byte의 패리티 데이터를 생성할 수 있다.
프로세서부(710)는 버퍼 메모리 장치(1300)의 제1 청크 영역(810)에 데이터를 기입하기 위한 기입 요청(write request)이 발생하는 경우 데이터를 일시적으로 캐시 메모리(720)에 캐싱하고, 제2 에러 정정부(750)를 이용하여 데이터를 에러 정정 인코딩 할 수 있다. 다시 말해 프로세서부(710)에서 버퍼 메모리 장치(1300)의 제1 청크 영역(810)에 데이터를 기입하기 위한 기입 요청(write request)이 발생하는 경우, 캐시 메모리(720)는 프로세서부(710)의 제어에 응답하여 데이터를 일시적으로 캐싱하고, 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 캐시 메모리(720)에 캐싱된 데이터에 대해 에러 정정 인코딩을 수행할 수 있다.
이때 에러 정정 인코딩 된 데이터는 청크 데이터(chunk data)와 패리티 데이터(parity data)를 포함할 수 있다. 프로세서부(710)는 캐시 메모리(720)에 캐싱(caching)된 청크 데이터(chunk data)를 버퍼 메모리 장치(1300)의 제1 청크 영역(810)에 기입하고, 패리티 데이터(parity data)를 제1 패리티 영역(811)에 기입할 수 있다.
프로세서부(710)는 버퍼 메모리 장치(1300)의 제1 청크 영역(810)의 제1 섹션(801)에 섹션 데이터를 기입하기 위한 기입 요청(write request)이 발생하는 경우 제1 청크 영역(810)에 저장된 청크 데이터(chunk data) 및 제1 패리티 영역(811)에 저장된 패리티 데이터(parity data)를 리드 하고, 리드된 청크 데이터(chunk data) 및 패리티 데이터(parity data)에 대해 제2 에러 정정부(750)를 제어하여 에러 정정 디코딩을 수행하도록 할 수 있다. 또한 프로세서부(710)는 에러 정정 디코딩 된 청크 데이터(chunk data)를 캐시 메모리(720)에 캐싱(caching)할 수 있다. 그리고 나서 프로세서부(710)는 캐시 메모리(720)에 캐싱된 청크 데이터(chunk data) 중 제1 섹션(801)에 대응하는 데이터를 기입하고자 하는 섹션 데이터로 갱신(modification)할 수 있다. 프로세서부(710)는 제1 섹션(801)에 대응하는 데이터가 갱신된 청크 데이터(chunk data)를 제2 에러 정정부(750)를 제어하여 에러 정정 인코딩하고, 에러 정정 인코딩 된 청크 데이터 및 패리티 데이터를 각각 버퍼 메모리 장치(1300)의 제1 청크 영역(810) 및 제1 패리티 영역(811)에 기입할 수 있다. 예시로서 제1 내지 제n 섹션들(801~80n) 각각에 저장된 데이터는 2byte의 크기를 가질 수 있다. 다시 말해 프로세서부(710)는 버퍼 메모리 장치(1300)에 2byte 크기의 데이터 단위로 기입 또는 리드 동작을 수행할 수 있다. 상술한 바와 같이 프로세서부(710)가 버퍼 메모리 장치(1300)에 에러 정정 인코딩 보다 더 작은 단위의 데이터를 기입하는 경우, 기입 동작은 리드-갱신 기입(read-modify write) 동작을 통해 수행될 수 있다.
프로세서부(710)는 버퍼 메모리 장치(1300)의 제1 청크 영역(810)의 제1 섹션(801)에 저장된 섹션 데이터를 리드 하기 위한 리드 요청(read request)이 발생하는 경우 제1 청크 영역(810)에 저장된 청크 데이터(chunk data) 및 제1 패리티 영역(811)에 저장된 패리티 데이터(parity data)를 리드 하고, 리드된 청크 데이터(chunk data) 및 패리티 데이터(parity data)에 대해 제2 에러 정정부(750)를 이용하여 에러 정정 디코딩을 수행할 수 있다. 다시 말해 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 리드된 청크 데이터(chunk data) 및 패리티 데이터(parity data)에 대해 에러 정정 디코딩을 수행할 수 있다.
또한 프로세서부(710)는 에러 정정 디코딩된 청크 데이터(chunk data)를 캐시 메모리(720)에 캐싱(caching) 할 수 있다. 캐시 메모리(720)는 프로세서부(710)의 제어에 기초하여 에러 정정 디코딩 된 청크 데이터(chunk data) 중 제1 섹션(801)에 대응하는 섹션 데이터를 프로세서부(710)로 출력할 수 있다.
도 7은 본 발명의 실시예에 따른 버퍼 메모리 장치의 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 7을 참조하면, 프로세서부(710)로부터 버퍼 메모리 장치(1300)의 청크 영역(810, 820)에 청크 데이터를 기입하기 위한 기입 요청(write request)이 발생할 수 있다(단계 S701). 이때 청크 데이터는 청크 영역(810, 820)의 저장 용량에 대응하는 데이터 크기를 가질 수 있다.
프로세서부(710)로부터 버퍼 메모리 장치(1300)에 대한 기입 요청은 호스트(2000)로부터 비휘발성 메모리 장치(1100)에 대한 데이터 기입 커맨드가 입력된 때 발생할 수 있다. 메모리 시스템(1000)은 호스트(2000)로부터 비휘발성 메모리 장치(1100)에 대한 기입 커맨드, 데이터 및 논리 어드레스를 수신한 경우, 기입 커맨드에 응답하여 상기 논리 어드레스에 대응하는 비휘발성 메모리 장치(1100)의 물리 어드레스를 할당할 수 있다. 이때 호스트(2000)로부터 입력된 데이터는 물리 어드레스에 대응하는 저장 영역에 기입될 수 있다. 이때 프로세서부(710)로부터 상기 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 포함하는 논리-물리 어드레스 맵핑 정보를 버퍼 메모리 장치(1300)에 기입하기 위한 기입 요청이 발생할 수 있다. 다시 말해 단계 S701은 상술한 과정을 통해 발생 할 수 있다.
단계 S701 후 기입 요청(write request)에 응답하여 청크 데이터가 캐시 메모리(720)에 캐싱(caching) 될 수 있다(단계 S702).
그리고 나서 캐시 메모리(720)에 캐싱된 청크 데이터에 대한 에러 정정 인코딩이 수행될 수 있다(단계 S703). 상기의 에러 정정 인코딩은 제2 에러 정정부(750)에 의해 수행될 수 있다. 또한 에러 정정 인코딩 된 데이터는 청크 데이터와 패리티 데이터를 포함할 수 있다. 단계 S703 후 에러 정정 인코딩 된 청크 데이터 및 패리티 데이터는 각각 버퍼 메모리 장치(1300)의 청크 영역(810, 820)과 패리티 영역(811,821)에 기입될 수 있다(단계 S704).
도 8은 본 발명의 다른 실시예에 따른 버퍼 메모리 장치의 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 8을 참조하면, 프로세서부(710)로부터 버퍼 메모리 장치(1300)의 제1 청크 영역(810)의 제1 섹션(801)에 섹션 데이터를 기입하기 위한 기입 요청(wirte request)이 발생할 수 있다(단계 S801). 프로세서부(710)는 기입 요청에 기초하여 버퍼 메모리 장치(1300)의 제1 청크 영역(810)에 저장된 청크 데이터 및 제1 패리티 영역(811)에 저장된 패리티 데이터를 리드할 수 있다(단계 S802).
단계 S802 후 제2 에러 정정부(750)는 프로세서부(710)의 제어에 기초하여 버퍼 메모리 장치(1300)의 제1 청크 영역(810)으로부터 리드된 청크 데이터 및 제1 패리티 영역(811)으로부터 리드된 패리티 데이터에 기초하여 에러 정정 디코딩을 수행할 수 있다(단계 S803). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 응답하여 에러 정정 디코딩 된 청크 데이터를 캐싱(caching) 할 수 있다(단계 S804).
단계 S804 후 프로세서부(710)는 캐시 메모리(720)에 캐싱된 에러 정정 디코딩 된 청크 데이터에서 제1 섹션(801)에 대응하는 데이터를 섹션 데이터로 갱신할 수 있다(단계 S805). 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 섹션 데이터를 포함한 갱신된 청크 데이터에 대해 에러 정정 인코딩을 수행할 수 있다(단계 S806). 이때 에러 정정 인코딩 된 데이터는 섹션 데이터를 포함하는 청크 데이터와 청크 데이터에 대한 패리티 데이터를 포함할 수 있다.
단계 S806 후 버퍼 메모리 장치(1300)는 프로세서부(710)의 제어에 응답하여 에러 정정 인코딩 된 청크 데이터 및 패리티 데이터를 각각 버퍼 메모리 장치(1300)의 제1 청크 영역(810) 및 제1 패리티 영역(811)에 기입할 수 있다(단계 S807).
상술한 바와 같이 에러 정정 인코딩이 수행되는 단위 보다 더 작은 데이터에 대해 기입 요청(write request)이 발생한 때, 기입 요청은 리드-갱신 기입(read-modify write)의 동작들을 통해 실행될 수 있다.
도 9는 본 발명의 실시예에 따른 버퍼 메모리 장치의 데이터 리드 방법을 설명하기 위한 흐름도이다.
도 9를 참조하면, 프로세서부(710)로부터 제1 청크 영역(810)의 제1 섹션(801)에 저장된 섹션 데이터를 리드 하기 위한 리드 요청(read request)이 발생할 수 있다(단계 S901).
프로세서부(710)로부터 버퍼 메모리 장치(1300)에 대한 리드 요청은 호스트(2000)로부터 비휘발성 메모리 장치(1100)에 대한 리드 커맨드가 입력된 때 발생할 수 있다. 메모리 시스템(1000)은 호스트(2000)로부터 비휘발성 메모리 장치(1100)에 대한 리드 커맨드 및 논리 어드레스를 수신한 경우, 리드 커맨드에 응답하여 상기 논리 어드레스에 대응하는 비휘발성 메모리 장치(1100)의 물리 어드레스를 확인하기 위하여 버퍼 메모리 장치(1300)에 저장된 데이터를 리드할 수 있다. 이때 버퍼 메모리 장치(1300)에 저장된 데이터는 논리 어드레스에 맵핑 되는 물리 어드레스에 대한 정보, 즉 논리-물리 어드레스 맵핑 정보를 포함할 수 있다. 이때 프로세서부(710)로부터 상기 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 포함하는 논리-물리 어드레스 맵핑 정보를 버퍼 메모리 장치(1300)로부터 리드 하기 위한 리드 요청이 발생할 수 있다. 다시 말해 단계 S901은 상술한 과정을 통해 발생 할 수 있다.
리드 요청에 응답하여 프로세서부(710)는 버퍼 메모리 장치(1300)의 제1 청크 영역(810)에 저장된 청크 데이터 및 제1 패리티 영역(811)에 저장된 패리티 데이터를 리드하는 단계를 수행할 수 있다(단계 S902).
단계 S902 후 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 버퍼 메모리 장치(1300)의 제1 청크 영역(810) 및 제1 패리티 영역(811)으로부터 리드된 청크 데이터 및 패리티 데이터에 대해 에러 정정 디코딩을 수행할 수 있다(단계 S903). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 응답하여 에러 정정 디코딩 된 청크 데이터를 캐싱(caching) 할 수 있다(단계 S904).
그리고 나서 프로세서부(710)의 제어에 응답하여 캐시 메모리(720)에 캐싱된 에러 정정 디코딩 된 청크 데이터 중 섹션 데이터가 프로세서부(710)로 출력될 수 있다(단계 S905).
도 10은 본 발명의 실시예에 따른 버퍼 메모리 장치의 데이터 리드 및 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 10을 참조하면, 프로세서부(710)로부터 버퍼 메모리 장치(1300)의 제1 청크 영역(810)의 제1 섹션(801)에 제1 섹션 데이터를 기입 하기 위한 기입 요청(write request)이 발생할 수 있다(단계 S1001). 프로세서부(710)는 기입 요청에 기초하여 버퍼 메모리 장치(1300)의 제1 청크 영역(810)에 저장된 제1 청크 데이터 및 제1 패리티 영역(811)에 저장된 제1 패리티 데이터를 리드할 수 있다(단계 S1002).
단계 S1002 후 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 버퍼 메모리 장치(1300)의 제1 청크 영역(810)으로부터 리드된 제1 청크 데이터 및 제1 패리티 영역(811)으로부터 리드된 제1 패리티 데이터에 기초하여 에러 정정 디코딩을 수행할 수 있다(단계 S1003). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 기초하여 에러 정정 디코딩 된 제1 청크 데이터를 캐싱(caching) 할 수 있다(단계 S1004).
그리고 나서 프로세서부(710)로부터 제2 청크 영역(820)의 제2 섹션(802)에 저장된 제2 섹션 데이터를 리드 하기 위한 리드 요청(read request)이 발생할 수 있다(단계 S1005).
단계 S1005 후 프로세서부(710)는 캐시 메모리(720)에 캐싱된 에러 정정 디코딩 된 제1 청크 데이터에서 제1 섹션(801)에 대응하는 데이터를 제1 섹션 데이터로 갱신할 수 있다(단계 S1006). 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 제1 섹션 데이터를 포함한 갱신된 제1 청크 데이터에 대해 에러 정정 인코딩을 수행할 수 있다(단계 S1007). 이때 에러 정정 인코딩 된 데이터는 제1 섹션 데이터를 포함하는 제1 청크 데이터와 제1 청크 데이터에 대한 제1 패리티 데이터를 포함할 수 있다. 다른 예시로서 단계 S1006은 단계 S1005 전에 수행될 수 있다.
단계 S1007 후 버퍼 메모리 장치(1300)는 프로세서부(710)의 제어에 응답하여 에러 정정 인코딩 된 제1 청크 데이터 및 제1 패리티 데이터를 각각 버퍼 메모리 장치(1300)의 제1 청크 영역(810) 및 제1 패리티 영역(811)에 기입할 수 있다(단계 S1008).
리드 요청에 응답하여 프로세서부(710)는 버퍼 메모리 장치(1300)의 제2 청크 영역(820)에 저장된 제2 청크 데이터 및 제2 패리티 영역(821)에 저장된 제2 패리티 데이터를 리드하는 단계를 수행할 수 있다(단계 S1009).
단계 S1009 후 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 버퍼 메모리 장치(1300)의 제2 청크 영역(820) 및 제2 패리티 영역(821)으로부터 리드된 제2 청크 데이터 및 제2 패리티 데이터에 기초하여 에러 정정 디코딩을 수행할 수 있다(단계 S1010). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 응답하여 에러 정정 디코딩 된 제2 청크 데이터를 캐싱(caching) 할 수 있다(단계 S1011).
그리고 나서 캐시 메모리(720)에 저장된 에러 정정 디코딩 된 제2 청크 데이터 중 제2 섹션 데이터가 프로세서부(710)로 출력될 수 있다(단계 S1012).
도 11은 본 발명의 다른 실시예에 따른 버퍼 메모리 장치의 데이터 리드 및 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 11을 참조하면, 프로세서부(710)로부터 버퍼 메모리 장치(1300)의 제1 청크 영역(810)의 제1 섹션(801)에 제1 섹션 데이터를 기입 하기 위한 기입 요청(write request)이 발생할 수 있다(단계 S1101).
프로세서부(710)로부터 버퍼 메모리 장치(1300)에 대한 기입 요청은 호스트(2000)로부터 비휘발성 메모리 장치(1100)에 대한 데이터 기입 커맨드가 입력된 때 발생할 수 있다. 메모리 시스템(1000)은 호스트(2000)로부터 비휘발성 메모리 장치(1100)에 대한 기입 커맨드, 데이터 및 논리 어드레스를 수신한 경우, 먼저 기입 커맨드를 큐잉할 수 있다. 또한 메모리 시스템(1000)은 기입 커맨드에 응답하여 상기 논리 어드레스에 대응하는 비휘발성 메모리 장치(1100)의 물리 어드레스를 할당할 수 있다. 이때 호스트(2000)로부터 입력된 데이터는 물리 어드레스에 대응하는 저장 영역에 기입될 수 있다. 이때 프로세서부(710)로부터 상기 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 포함하는 논리-물리 어드레스 맵핑 정보를 버퍼 메모리 장치(1300)에 기입하기 위한 기입 요청이 발생할 수 있다. 다시 말해 단계 S1101은 상술한 과정을 통해 발생 할 수 있다.
프로세서부(710)는 기입 요청에 기초하여 버퍼 메모리 장치(1300)의 제1 청크 영역(810)에 저장된 제1 청크 데이터 및 제1 패리티 영역(811)에 저장된 제1 패리티 데이터를 리드할 수 있다(단계 S1102).
단계 S1102 후 제2 에러 정정부(750)는 버퍼 메모리 장치(1300)의 제1 청크 영역(810)으로부터 리드된 제1 청크 데이터 및 제1 패리티 영역(811)으로부터 리드된 제1 패리티 데이터에 기초하여 에러 정정 디코딩을 수행할 수 있다(단계 S1103). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 의해 에러 정정 디코딩 된 제1 청크 데이터를 캐싱(caching) 할 수 있다(단계 S1104).
그리고 나서 프로세서부(710)로부터 제2 청크 영역(820)의 제2 섹션(802)에 저장된 제2 섹션 데이터를 리드 하기 위한 리드 요청(read request)이 발생할 수 있다(단계 S1105).
프로세서부(710)로부터 버퍼 메모리 장치(1300)에 대한 리드 요청은 호스트(2000)로부터 비휘발성 메모리 장치(1100)에 대한 리드 커맨드가 입력된 때 발생할 수 있다. 메모리 시스템(1000)은 호스트(2000)로부터 비휘발성 메모리 장치(1100)에 대한 리드 커맨드 및 논리 어드레스를 수신한 경우, 먼저 리드 커맨드를 큐잉할 수 있다. 또한 메모리 시스템(1000)은 리드 커맨드에 응답하여 상기 논리 어드레스에 대응하는 비휘발성 메모리 장치(1100)의 물리 어드레스를 확인하기 위하여 버퍼 메모리 장치(1300)에 저장된 데이터를 리드할 수 있다. 이때 버퍼 메모리 장치(1300)에 저장된 데이터는 논리 어드레스에 맵핑 되는 물리 어드레스에 대한 정보, 즉 논리-물리 어드레스 맵핑 정보를 포함할 수 있다. 이때 프로세서부(710)로부터 상기 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 포함하는 논리-물리 어드레스 맵핑 정보를 버퍼 메모리 장치(1300)로부터 리드 하기 위한 리드 요청이 발생할 수 있다. 다시 말해 단계 S901은 상술한 과정을 통해 수행될 수 있다.
메모리 시스템(1000)은 큐잉된 기입 커맨드와 리드 커맨드 중 리드 커맨드를 먼저 처리할 수 있다. 다시 말해 메모리 시스템(1000)은 큐잉된 다수의 커맨드들에 대해 우선 순위를 부여 하고 높은 우선 순위를 부여 받은 커맨드를 먼저 처리할 수 있다.
단계 S1105 후 리드 요청에 응답하여 프로세서부(710)는 버퍼 메모리 장치(1300)의 제2 청크 영역(820)에 저장된 제2 청크 데이터 및 제2 패리티 영역(821)에 저장된 제2 패리티 데이터를 리드하는 단계를 수행할 수 있다(단계 S1106).
단계 S1106 후 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 버퍼 메모리 장치(1300)의 제2 청크 영역(820) 및 제2 패리티 영역(821)으로부터 리드된 제2 청크 데이터 및 제2 패리티 데이터에 기초하여 에러 정정 디코딩을 수행할 수 있다(단계 S1107). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 응답하여 에러 정정 디코딩 된 제2 청크 데이터를 캐싱(caching) 할 수 있다(단계 S1108).
그리고 나서 캐시 메모리(720)에 캐싱된 에러 정정 디코딩 된 제2 청크 데이터 중 제2 섹션 데이터가 프로세서부(710)로 출력될 수 있다(단계 S1109).
단계 S1109 후 프로세서부(710)는 캐시 메모리(720)에 저장된 에러 정정 디코딩 된 제1 청크 데이터에서 제1 섹션(801)에 대응하는 데이터를 제1 섹션 데이터로 갱신할 수 있다(단계 S1110). 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 제1 섹션 데이터를 포함한 갱신된 제1 청크 데이터에 대해 에러 정정 인코딩을 수행할 수 있다(단계 S1111). 이때 에러 정정 인코딩 된 데이터는 제1 섹션 데이터를 포함하는 제1 청크 데이터와 제1 청크 데이터에 대한 제1 패리티 데이터를 포함할 수 있다.
다른 예시로서 단계 S1110은 단계 S1104와 단계 S1105 사이에 수행될 수 있다.
단계 S1111 후 버퍼 메모리 장치(1300)는 프로세서부(710)의 제어에 응답하여 에러 정정 인코딩 된 제1 청크 데이터 및 제1 패리티 데이터를 각각 버퍼 메모리 장치(1300)의 제1 청크 영역(810) 및 제1 패리티 영역(811)에 기입할 수 있다(단계 S1112).
메모리 시스템(1000)은 호스트(2000)로부터 리드 커맨드 및 논리 어드레스가 입력된 때 버퍼 메모리 장치(1300)에 저장된 물리-논리 어드레스 맵핑 정보(physical-logical address mapping information)를 리드하고, 리드된 물리-논리 어드레스 맵핑 정보(physical-logical address mapping information)로부터 논리 어드레스에 대응하는 물리 어드레스를 확인할 수 있다. 그리고 나서 메모리 시스템(1000)은 물리 어드레스에 기초하여 비휘발성 메모리 장치(1100)에 저장된 데이터를 리드하고, 리드된 데이터를 호스트(2000)로 출력할 수 있다. 예시로서 메모리 시스템(1000)이 버퍼 메모리 장치(1300)에 저장된 물리-논리 어드레스 맵핑 정보(physical-logical address mapping information)를 리드하는 데 긴 시간이 소요될 경우 메모리 시스템(1000)의 리드 성능이 저하 될 수 있다. 따라서 메모리 시스템(1000)이 버퍼 메모리 장치(1300)에 저장된 물리-논리 어드레스 맵핑 정보(physical-logical address mapping information)를 고속으로 리드할 필요성이 제기된다.
상술한 바와 같이 메모리 시스템(1000)이 기입 요청 대비 리드 요청을 우선적으로 처리하여 리드 요청에 수반되는 래이턴시(latency)를 감소시킬 수 있고, 결과적으로 메모리 시스템(1000)의 리드 성능을 개선할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 버퍼 메모리 장치의 데이터 리드 및 데이터 기입 방법을 설명하기 위한 흐름도이다.
도12를 참조하면, 프로세서부(710)로부터 버퍼 메모리 장치(1300)의 제1 청크 영역(810)의 제1 섹션(801)에 제1 섹션 데이터를 기입 하기 위한 기입 요청(write request)이 발생할 수 있다(단계 S1201). 프로세서부(710)는 기입 요청에 기초하여 버퍼 메모리 장치(1300)의 제1 청크 영역(810)에 저장된 제1 청크 데이터 및 제1 패리티 영역(811)에 저장된 제1 패리티 데이터를 리드할 수 있다(단계 S1202).
단계 S1202 후 제2 에러 정정부(750)는 버퍼 메모리 장치(1300)의 제1 청크 영역(810)으로부터 리드된 제1 청크 데이터 및 제1 패리티 영역(811)으로부터 리드된 제1 패리티 데이터에 기초하여 에러 정정 디코딩을 수행할 수 있다(단계 S1203). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 의해 에러 정정 디코딩 된 제1 청크 데이터를 캐싱(caching) 할 수 있다(단계 S1204).
그리고 나서 프로세서부(710)로부터 제2 섹션(802)에 저장된 제2 섹션 데이터를 리드 하기 위한 리드 요청(read request)이 발생할 수 있다(단계 S1205).
프로세서부(710)는 리드 요청된 제2 섹션 데이터가 캐시 메모리(720)에 캐싱되어 있는지 여부를 확인할 수 있다. 만일 리드 요청된 제2 섹션 데이터가 캐시 메모리(720)에 캐싱된 데이터 인 때, 다시 말해 캐시 히트(Cache Hit)인 때(단계 S1206의 ‘예’에 해당), 캐시 메모리(720)는 저장된 에러 정정 디코딩 된 제1 청크 데이터 중 제2 섹션 데이터를 프로세서부(710)로 바로 출력할 수 있다(단계 S1207). 다시 말해 리드 요청된 제2 섹션 데이터는 제1 청크 영역(810)의 제2 섹션(802)에 저장된 데이터인 경우이다.
단계 S1207 후 프로세서부(710)는 캐시 메모리(720)에 저장된 에러 정정 디코딩 된 제1 청크 데이터에서 제1 섹션(801)에 대응하는 데이터를 제1 섹션 데이터로 갱신할 수 있다(단계 S1208). 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 제1 섹션 데이터를 포함한 갱신된 제1 청크 데이터에 대해 에러 정정 인코딩을 수행할 수 있다(단계 S1209). 이때 에러 정정 인코딩 된 데이터는 제1 섹션 데이터를 포함하는 제1 청크 데이터와 제1 청크 데이터에 대한 제1 패리티 데이터를 포함할 수 있다. 다른 예시로서 단계 S1208은 단계 S1204와 단계 S1205 사이에 수행될 수 있다. 즉 단계 1207 후 바로 단계 1209가 수행될 수 있다.
단계 S1209 후 버퍼 메모리 장치(1300)는 프로세서부(710)의 제어에 응답하여 에러 정정 인코딩 된 제1 청크 데이터 및 제1 패리티 데이터를 각각 버퍼 메모리 장치(1300)의 제1 청크 영역(810) 및 제1 패리티 영역(811)에 기입할 수 있다(단계 S1210).
상술한 단계들을 통해 기입 요청 및 리드 요청이 모두 실행될 수 있다.
만일 리드 요청된 제2 섹션 데이터가 캐시 메모리(720)에 캐싱된 데이터에 없는 경우, 다시 말해 캐시 미스(Cache Miss)인 때(단계 S1206의 ‘아니오’에 해당), 단계 S1207이 수행되지 않고 바로 단계 S1208 내지 단계 S1210이 수행될 수 있다.
그리고 나서 리드 요청된 제2 섹션 데이터에 대응하는 섹션을 포함하는 제2 청크 영역(820)에 저장된 제2 청크 데이터 및 제2 패리티 영역(821)에 저장된 제2 패리티 데이터가 리드 될 수 있다(단계 S1211).
단계 S1211 후 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 버퍼 메모리 장치(1300)의 제2 청크 영역(820) 및 제2 패리티 영역(821)으로부터 리드된 제2 청크 데이터 및 제2 패리티 데이터에 기초하여 에러 정정 디코딩을 수행할 수 있다(단계 S1212). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 응답하여 에러 정정 디코딩 된 제2 청크 데이터를 캐싱(caching) 할 수 있다(단계 S1213).
그리고 나서 캐시 메모리(720)에 저장된 에러 정정 디코딩 된 제2 청크 데이터 중 제2 섹션 데이터가 프로세서부(710)로 출력될 수 있다(단계 S1214).
상술한 단계들을 통해 기입 요청 및 리드 요청이 모두 실행될 수 있다.
상술한 바와 같이 메모리 시스템(1000)이 기입 요청에 응답하여 버퍼 메모리 장치(1300)로부터 리드하여 캐시 메모리(720)에 저장한 데이터 중 리드 요청에 대응하는 데이터가 있는 경우, 즉 캐시 히트인 경우 별도로 버퍼 메모리 장치(1300)로부터 리드 요청에 대응하는 데이터를 리드하지 않고, 캐시 메모리(720)에서 바로 리드 요청에 대응하는 데이터를 호출할 수 있다. 결과적으로 리드 요청에 수반되는 래이턴시(latency)가 감소될 수 있고, 결과적으로 메모리 시스템(1000)의 리드 성능이 개선될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 버퍼 메모리 장치의 데이터 리드 및 데이터 기입 방법을 설명하기 위한 흐름도이다.
도 13을 참고하면, 프로세서부(710)로부터 버퍼 메모리 장치(1300)의 제1 청크 영역(810)의 제1 섹션(801)에 제1 섹션 데이터를 기입 하기 위한 기입 요청(write request)이 발생할 수 있다(단계 S1301). 프로세서부(710)는 기입 요청에 기초하여 버퍼 메모리 장치(1300)의 제1 청크 영역(810)에 저장된 제1 청크 데이터 및 제1 패리티 영역(811)에 저장된 제1 패리티 데이터를 리드할 수 있다(단계 S1302).
단계 S1302 후 제2 에러 정정부(750)는 버퍼 메모리 장치(1300)의 제1 청크 영역(810)으로부터 리드된 제1 청크 데이터 및 제1 패리티 영역(811)으로부터 리드된 제1 패리티 데이터에 기초하여 에러 정정 디코딩을 수행할 수 있다(단계 S1303). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 의해 에러 정정 디코딩 된 제1 청크 데이터를 캐싱(caching) 할 수 있다(단계 S1304).
그리고 나서 프로세서부(710)로부터 제2 섹션(802)에 저장된 제2 섹션 데이터를 리드 하기 위한 리드 요청(read request)가 발생할 수 있다(단계 S1305).
프로세서부(710)는 리드 요청된 제2 섹션 데이터가 캐시 메모리(720)에 캐싱되어 있는지 여부를 확인할 수 있다. 만일 리드 요청된 제2 섹션 데이터가 캐시 메모리(720)에 캐싱된 데이터 인 때, 다시 말해 캐시 히트(Cache Hit)인 때(단계 S1306의 ‘예’에 해당), 캐시 메모리(720)는 저장된 에러 정정 디코딩 된 제1 청크 데이터 중 제2 섹션 데이터를 프로세서부(710)로 출력할 수 있다(단계 S1307). 다시 말해 리드 요청된 제2 섹션 데이터는 제1 청크 영역(810)의 제2 섹션(802)에 저장된 데이터인 경우이다.
단계 S1307 후 프로세서부(710)는 캐시 메모리(720)에 저장된 에러 정정 디코딩 된 제1 청크 데이터에서 제1 섹션(801)에 대응하는 데이터를 제1 섹션 데이터로 갱신할 수 있다(단계 S1312). 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 제1 섹션 데이터를 포함한 갱신된 제1 청크 데이터에 대해 에러 정정 인코딩을 수행할 수 있다(단계 S1313). 이때 에러 정정 인코딩 된 데이터는 제1 섹션 데이터를 포함하는 제1 청크 데이터와 제1 청크 데이터에 대한 제1 패리티 데이터를 포함할 수 있다. 다른 예시로서 단계 S1312는 단계 S1304와 단계 S1305 사이에 수행될 수 있다. 즉 단계 S1311 후 바로 단계 S1313이 수행될 수 있다.
단계 S1313 후 버퍼 메모리 장치(1300)는 프로세서부(710)의 제어에 응답하여 에러 정정 인코딩 된 제1 청크 데이터 및 제1 패리티 데이터를 각각 버퍼 메모리 장치(1300)의 제1 청크 영역(810) 및 제1 패리티 영역(811)에 기입할 수 있다(단계 S1314).
상술한 단계들을 통해 기입 요청 및 리드 요청이 모두 실행될 수 있다.
만일 리드 요청된 제2 섹션 데이터가 캐시 메모리(720)에 캐싱된 데이터에 없는 경우, 다시 말해 캐시 미스(Cache Miss)인 때(단계 S1306의 ‘아니오’에 해당), 리드 요청된 제2 섹션 데이터에 대응하는 섹션을 포함하는 제2 청크 영역(820)에 저장된 제2 청크 데이터 및 제2 패리티 영역(821)에 저장된 제2 패리티 데이터가 리드 될 수 있다(단계 S1308).
단계 S1308 후 제2 에러 정정부(750)는 프로세서부(710)의 제어에 응답하여 버퍼 메모리 장치(1300)의 제2 청크 영역(820) 및 제2 패리티 영역(821)으로부터 리드된 제2 청크 데이터 및 제2 패리티 데이터에 기초하여 에러 정정 디코딩을 수행할 수 있다(단계 S1309). 이때 캐시 메모리(720)는 프로세서부(710)의 제어에 응답하여 에러 정정 디코딩 된 제2 청크 데이터를 캐싱(caching) 할 수 있다(단계 S1310).
그리고 나서 캐시 메모리(720)에 저장된 에러 정정 디코딩 된 제2 청크 데이터 중 제2 섹션 데이터가 프로세서부(710)로 출력될 수 있다(단계 S1311).
단계 S1311 후 단계 S1312 내지 단계 S1314가 수행될 수 있다. 이를 통해 기입 요청 및 리드 요청이 모두 실행될 수 있다.
상술한 바와 같이 메모리 시스템(1000)이 기입 요청에 응답하여 리드하여 캐시 메모리(720)에 저장한 데이터 중 리드 요청에 대응하는 데이터가 있는 경우, 즉 캐시 히트인 경우 별도로 버퍼 메모리 장치(1300)에 리드 요청에 대응하는 데이터를 리드하지 않고, 캐시 메모리(720)에서 바로 리드 요청에 대응하는 데이터를 호출할 수 있다. 결과적으로 리드 요청에 수반되는 래이턴시(latency)가 감소될 수 있고, 결과적으로 메모리 시스템(1000)의 리드 성능이 개선될 수 있다.
또한 캐시 미스인 경우에도 메모리 시스템(1000)은 기입 요청 대비 리드 요청을 우선적으로 처리하여 리드 요청에 수반되는 래이턴시(latency)를 감소시킬 수 있고, 결과적으로 메모리 시스템(1000)의 리드 성능을 개선할 수 있다.
도 14는 도 2의 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 비휘발성 메모리 장치(1100)와 상기 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 비휘발성 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 갱신할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 비휘발성 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 갱신하고 갱신된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 15는 도 2의 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 16은 도 2의 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 비휘발성 메모리 장치(1100)에 저장될 수 있다. 또한, 비휘발성 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 17은 도 2의 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 비휘발성 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 비휘발성 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 갱신이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 비휘발성 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 기입 데이터에 대한 기입 요청(write request)이 발생하는 단계;
    상기 기입 요청에 응답하여 버퍼 메모리로부터 제1 청크 데이터를 리드하는 리드 단계;
    상기 제1 청크 데이터를 캐시 메모리에 캐싱(caching)하는 캐싱 단계;
    제1 리드 데이터에 대한 제1 리드 요청이 발생하는 단계; 및
    상기 제1 리드 데이터가 상기 제1 청크 데이터에 포함된 때, 상기 캐시 메모리로부터 상기 리드 데이터를 출력하는 제1 출력 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서,
    상기 기입 데이터에 기초하여 상기 캐시 메모리에 캐싱된 상기 제1 청크 데이터를 갱신하는 단계; 및
    상기 제1 출력 단계 후 상기 갱신된 제1 청크 데이터를 상기 버퍼 메모리에 기입하는 기입 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  3. 제2항에 있어서,
    상기 리드 단계는,
    상기 제1 청크 데이터에 대한 패리티 데이터를 리드 하는 단계; 및
    상기 제1 청크 데이터와 상기 패리티 데이터에 기초하여 에러 정정 디코딩을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  4. 제3항에 있어서,
    상기 캐싱 단계에서 상기 에러 정정 디코딩 된 상기 제1 청크 데이터를 상기 캐시 메모리에 캐싱하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 청크 데이터는 비휘발성 메모리 장치에 대한 논리-물리 어드레스 맵핑 정보를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  6. 제1항에 있어서,
    호스트로부터 호스트 기입 요청 및 논리 어드레스를 수신하는 단계; 및
    상기 호스트 기입 요청에 응답하여 상기 논리 어드레스에 대응하는 비휘발성 메모리 장치에 대한 물리 어드레스를 할당하는 단계를 포함하고,
    상기 기입 데이터는 상기 논리 어드레스와 상기 물리 어드레스 간의 맵핑 정보를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  7. 제1항에 있어서,
    호스트로부터 호스트 리드 요청 및 논리 어드레스를 수신하는 단계를 포함하고,
    상기 제1 리드 데이터는 상기 논리 어드레스에 맵핑 되는 비휘발성 메모리 장치에 대한 물리 어드레스 정보를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  8. 제2항에 있어서,
    상기 기입 단계는,
    상기 갱신된 제1 청크 데이터에 대해 에러 정정 인코딩을 수행하여 에러 정정 인코딩 된 제1 청크 데이터 및 패리티 데이터를 생성하는 동작을 포함하고,
    상기 에러 정정 인코딩 된 상기 제1 청크 데이터와 상기 패리티 데이터를 상기 버퍼 메모리에 기입하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  9. 제1항에 있어서,
    제2 리드 데이터에 대한 제2 리드 요청이 발생하는 단계; 및
    상기 제2 리드 데이터가 상기 캐시 메모리에 캐싱된 상기 제1 청크 데이터에 포함되지 않은 때, 상기 버퍼 메모리로부터 상기 제2 리드 데이터를 포함한 제2 청크 데이터 및 상기 제2 청크 데이터에 대한 패리티 데이터를 리드 하는 단계:
    상기 제2 청크 데이터 및 상기 패리티 데이터에 기초하여 에러 정정 디코딩을 수행하는 단계;
    상기 에러 정정 디코딩 된 제2 청크 데이터를 상기 캐시 메모리에 캐싱하는 단계; 및
    상기 캐시 메모리에 캐싱된 제2 청크 데이터에서 상기 제2 리드 데이터를 출력하는 제2 출력 단계를 포함하는 것을을 특징으로 하는 메모리 시스템의 동작 방법.
  10. 제9항에 있어서,
    상기 기입 데이터에 기초하여 상기 캐시 메모리에 저장된 상기 제1 청크 데이터를 갱신하는 단계; 및
    상기 제2 출력 단계 후 상기 갱신된 제1 청크 데이터를 상기 버퍼 메모리에 기입하는 기입 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  11. 기입 데이터에 대한 기입 요청이 발생하는 단계;
    상기 기입 요청에 응답하여 버퍼 메모리로부터 제1 청크 데이터를 리드 하여 캐시 메모리에 캐싱(caching)하는 제1 캐싱 단계;
    상기 제1 캐싱 단계 후 리드 데이터에 대한 리드 요청이 발생하는 단계;
    상기 리드 요청에 응답하여 상기 버퍼 메모리로부터 제2 청크 데이터를 리드 하여 상기 캐시 메모리에 캐싱 하는 제2 캐싱 단계;
    상기 캐시 메모리에 캐싱된 상기 제2 청크 데이터에서 상기 리드 데이터를 출력하는 출력 단계;
    상기 기입 데이터에 기초하여 상기 캐시 메모리에 캐싱된 상기 제1 청크 데이터를 갱신하는 갱신 단계; 및
    상기 출력 단계 후 상기 캐시 메모리에 캐싱된 상기 갱신된 제1 청크 데이터를 상기 버퍼 메모리에 기입하는 기입 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 제1 캐싱 단계는,
    상기 제1 청크 데이터에 대응하는 패리티 데이터를 리드 하는 단계; 및
    상기 제1 청크 데이터 및 상기 패리티 데이터에 기초하여 에러 정정 디코딩을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 기입 단계는,
    상기 갱신된 제1 청크 데이터에 대해 에러 정정 인코딩을 수행하여 패리티 데이터를 생성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  14. 제11항에 있어서,
    상기 제1 내지 제2 청크 데이터는 비휘발성 메모리 장치에 대한 논리-물리 어드레스 맵핑 정보를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  15. 제11항에 있어서,
    상기 버퍼 메모리는 디램(DRAM)을 포함하고,
    상기 캐시 메모리는 에스램(SRAM)을 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  16. 호스트로부터 데이터 및 논리 어드레스를 수신하도록 구성된 호스트 인터페이스;
    상기 데이터를 상기 논리 어드레스에 맵핑 되는 물리 어드레스에 대응하는 저장 영역에 저장하도록 구성된 비휘발성 메모리 장치;
    상기 논리 어드레스와 상기 물리 어드레스 간의 맵핑 정보를 저장하도록 구성된 버퍼 메모리 장치;
    상기 맵핑 정보를 캐싱(caching) 하도록 구성된 캐시 메모리; 및
    상기 호스트의 기입 요청에 응답하여 상기 버퍼 메모리에 저장된 상기 맵핑 정보 중 제1 데이터를 상기 캐시 메모리로 캐싱하고, 상기 호스트의 리드 요청에 응답하여 리드할 제2 데이터가 상기 제1 데이터에 포함되면 상기 캐시 메모리에 캐싱된 상기 제2 데이터를 출력하도록 상기 버퍼 메모리 장치 및 상기 캐시 메모리를 제어하는 프로세서부를 포함하는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 프로세서부는, 상기 리드 요청에 응답하여, 상기 캐시 메모리에 상기 제2 데이터가 캐싱되어 있는지를 확인하도록 구성된 것을 특징으로 하는 메모리 시스템.
  18. 제16항에 있어서,
    상기 프로세서부는, 상기 기입 요청을 수행하는 중 상기 리드 요청을 수신하면, 상기 기입 요청에 대응하는 기입 동작을 중단하고 상기 리드 요청에 대한 리드 동작을 먼저 수행하도록 상기 버퍼 메모리 장치와 상기 캐시 메모리를 제어하는 것을 특징으로 하는 메모리 시스템.
  19. 제16항에 있어서,
    상기 프로세서부는, 기입 데이터에 대한 상기 기입 요청을 수신하면, 상기 버퍼 메모리 장치로부터 상기 제1 데이터를 리드하고, 상기 기입 데이터에 기초하여 상기 제1 데이터를 갱신하여 상기 버퍼 메모리 장치에 기입하는 것을 특징으로 하는 메모리 시스템.
  20. 제19항에 있어서,
    에러 정정부를 더 포함하고,
    상기 프로세서부는, 상기 제1 데이터에 대해 에러 정정 디코딩을 수행하고, 상기 갱신된 제1 데이터에 대해 에러 정정 인코딩을 수행하도록 상기 에러 정정부를 제어하는 것을 특징으로 하는 메모리 시스템.
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