KR101493872B1 - 백그라인딩-언더필 필름, 그 형성방법, 이를 이용한 반도체패키지 및 그 형성방법 - Google Patents

백그라인딩-언더필 필름, 그 형성방법, 이를 이용한 반도체패키지 및 그 형성방법 Download PDF

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Abstract

백그라인딩 필름과 언더필 필름이 라미네이팅된 필름을 사용하여 공정을 단순화할 수 있는 반도체 패키지 형성방법을 제공한다. 본 발명의 반도체 패키지의 형성 방법은 백그라인딩 필름과 언더필 필름이 라미네이트된 백그라인딩-언더필 필름을 상기 언더필 필름 부분이 반도체 웨이퍼의 전면에 점착되도록 상기 반도체 웨이퍼 위에 마운트하는 단계; 상기 백그라인딩-언더필 필름이 마운트된 상기 반도체 웨이퍼의 후면을 백그라인딩하는 단계; 상기 반도체 웨이퍼로부터 상기 백그라인딩-언더필 필름 중 상기 백그라인딩 필름 부분을 제거하는 단계; 및 상기 반도체 웨이퍼로부터 반도체 칩을 분리하도록 상기 백그라인딩 필름 부분이 제거된 상기 반도체 웨이퍼를 다이싱하는 단계; 를 포함한다.
백그라인딩, 언더필, 라미네이팅 필름

Description

백그라인딩-언더필 필름, 그 형성방법, 이를 이용한 반도체 패키지 및 그 형성방법{Backgrinding-underfill film, method of the same, semiconductor package and method for formation of the same using the backgrinding-underfill film}
본 발명은 반도체 패키지, 그 형성방법, 반도체 패키지 부품 및 그 형성방법에 관한 것이다.
반도체 제품들이 다용량화, 다기능화하고 크기가 작아짐에 따라 반도체 칩들이 적층된 구조를 갖는 3-D 반도체 패키지가 널리 이용되고 있다. 그런데 반도체 패키지의 크기를 작게 하기 위하여 반도체 칩의 두께를 얇게 함에 따라 백그라인딩과 반도체 칩의 본딩을 포함하는 반도체 패키지의 형성과정이 복잡해지고 있다.
본 발명의 목적은 공정을 단순화하여 불량을 감소시킬 수 있는 상기 반도체 패키지의 형성방법 및 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 상기 반도체 패키지의 형성방법 및 상기 반도체 패키지에 사용될 수 있는 백그라인딩 필름 및 그 형성방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 의한 반도체 패키지의 형성 방법은 백그라인딩 필름과 언더필 필름이 라미네이트된 백그라인딩-언더필 필름을 상기 언더필 필름 부분이 반도체 웨이퍼의 전면에 점착되도록 상기 반도체 웨이퍼 위에 마운트하는 단계; 상기 백그라인딩-언더필 필름이 마운트된 상기 반도체 웨이퍼의 후면을 백그라인딩하는 단계; 상기 반도체 웨이퍼로부터 상기 백그라인딩-언더필 필름 중 상기 백그라인딩 필름 부분을 제거하는 단계; 및 상기 반도체 웨이퍼로부터 반도체 칩을 분리하도록 상기 백그라인딩 필름 부분이 제거된 상기 반도체 웨이퍼를 다이싱하는 단계; 를 포함한다.
상기 백그라인딩-언더필 필름은 라미네이팅 방법에 의하여 상기 반도체 웨이퍼 위에 마운트될 수 있다.
상기 언더필 필름은 비전도성 물질을 포함할 수 있다. 상기 언더필 필름은 에폭시(epoxy) 계열 또는 실리콘(silicone) 계열의 물질을 포함할 수 있다. 상기 언더필 필름은 아크릴 폴리머(acrylic polymer) 물질을 포함할 수 있다. 상기 언더 필 필름은 페놀 타입(phenol type), 산무수물 타입(acid anhydride type) 또는 아민 타입(amine type)의 경화제를 포함할 수 있다. 상기 언더필 필름은 감열성(heat sensitive) 물질, 열가소성 물질 또는 UV 경화성(UV curable) 물질을 포함할 수 있다.
상기 백그라인딩 필름의 소재는 폴리올레핀 또는 폴리에틸렌 프탈레이트(Polyethylene terephthalate; PET)를 포함할 수 있다.
상기 백그라인딩-언더필 필름은 상기 백그라인딩 필름과 상기 언더필 필름 사이에 분리용 필름을 더 포함할 수 있고, 상기 분리용 필름에 자외선 조사, 가열 또는 가압에 의하여 상기 언더필 필름으로부터 상기 백그라인딩 필름을 분리할 수 있다.
상기 백그라인딩하는 단계 전에 상기 반도체 웨이퍼에 다이싱을 위한 레이저를 조사하는 단계; 를 더 포함할 수 있고, 상기 레이저 조사는 상기 반도체 웨이퍼의 후면으로 행해질 수 있다. 상기 백그라인딩 필름 부분을 제거하는 단계 전 상기 백그라인딩된 상기 반도체 웨이퍼의 후면에 다이싱 테이프를 부착하는 단계; 를 더 포함할 수 있고, 상기 다이싱 테이프를 확장함에 의하여 상기 반도체 웨이퍼를 다이싱할 수 있다.
상기 백그라인딩 단계는 기계적 그라인딩, 레이저 그라인딩 또는 식각을 이용할 수 있다.
상기 반도체 웨이퍼는 반도체 패키지의 수직적 전기적 연결(vertical electrical connection)을 위한 관통 비아를 포함할 수 있고, 상기 백그라인딩 하 는 단계는 상기 관통 비아가 상기 반도체 웨이퍼의 후면(back side)으로 돌출되도록 하는 것을 포함할 수 있다.
상기 반도체 칩의 외부와의 전기적 연결을 위하여 상기 반도체 웨이퍼의 전면에 접속 범프를 포함할 수 있다.
분리된 상기 반도체 칩들을 다른 반도체 칩 또는 패키지 기판 위에 플립칩 본딩하는 단계를 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명에 의한 반도체 패키지는 상기 반도체 패키지의 형성방법에 의하여 형성된 플립칩 패키지를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명에 의한 백그라인딩-언더필 필름 형성 방법은 백그라인딩 필름과 언더필 필름을 각각 제공하는 단계; 및 상기 백그라인딩 필름과 상기 언더필 필름을 라미네이팅하여 백그라인딩-언더필 필름을 형성하는 단계; 를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명에 의한 백그라인딩-언더필 필름은 상기백그라인딩-언더필 필름 형성 방법에 의하여 형성된 백그라인딩-언더필 필름을 포함한다.
본 발명에 의하면, 언더필이 필름 타입으로 제공됨에 따라 언더필이 액상으로 제공되는 경우에 비하여 언더필 공정이 단순해질 수 있고, 박형 반도체 웨이퍼에 용이하게 적용될 수 있다. 또한, 언더필 필름의 두께를 조절함으로써 반도체 칩 사이 또는 반도체 칩과 반도체 기판 사이의 언더필의 두께를 용이하게 조절할 수 있다. 한편, 언더필 필름이 백그라인딩 필름과 함께 부착되어 백그라인딩 필름의 점착제 역할을 함으로써 백그라인딩 필름의 제거시 점착필름이 기판 위에 남는 문제를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 7a는 본 발명의 일 실시예에 의한 반도체 패키지의 형성 방법을 순서대로 설명하기 위한 개략적인 공정 사시도들이고, 도 1b 내지 도 7b는 도 1a 내지 도 7a의 웨이퍼의 A-A를 따라 자른 단면을 도시한 개략적인 공정 단면도들이다. (단면이 만들어지는 A-A 는 도 1a 에만 표시하였다.)
먼저, 도 1a 및 도 1b를 참조하면, 반도체 칩(101)들이 형성되어 있고 웨이퍼 내부에 관통 비아(110)가 형성된 반도체 웨이퍼(100)를 제공한다.
관통 비아(110)은 반도체 칩을 수직으로 관통하여 반도체 칩들간 또는 반도체 칩과 패키지 기판 사이의 물리적 및 전기적 연결이 이루어지도록 한 구조이며 관통 비아(110)은 다음과 같은 공정을 통하여 형성될 수 있다. 반도체 웨이퍼(100) 내에 수직 홀(through hole)을 형성하고, 상기 수직 홀의 표면에 절연막을 형성한 후 수직 홀을 금속으로 매립하여 관통 비아(110)을 형성할 수 있다. 관통홀의 금속은 예를 들면 전해 도금 방식을 사용하여 매립될 수 있다.
관통 비아(110)는 소자를 형성되기 위한 구조들이 형성되어 있는 구조층(structure layer)(102)과 반도체 웨이퍼(100)의 상부에 형성되어 있다. 관통 비아(110)은 웨이퍼(100)의 뒷면의 그라인딩 후에 반도체 웨이퍼(100)의 상하를 관통하게 된다. 구조층(102)에는 예를 들면 게이트 전극, 비트 라인, 커패시터, 배선 등이 형성되어 있을 수 있으며, 반도체 소자의 종류에 따라 다양한 요소들이 형성되어 있을 수 있다. 또한, 구조층(102)에는 재배선층(미도시)과 외부 회로와의 접속을 위한 금속층 또는 접속 범프(미도시), 패시베이션 층(미도시)를 비롯한 패키지 또는 반도체소자의보호를 위한 요소들이 형성되어 있을 수 있다.
도 2a 및 도 2b를 참조하면, 관통 비아(110)가 형성된 반도체 웨이퍼(100)의 전면(front side)에 백그라인딩-언더필 필름(200)을 마운트한다. 백그라인딩-언더필 필름(200)은 라미네이팅 방법에 의하여 반도체 웨이퍼(100) 위에 마운트될 수 있다. 백그라인딩-언더필 필름(200)이 반도체 웨이퍼(100)에 마운트될 때 언더필 필름(210)이 반도체 웨이퍼(100)에 점착되고 백그라인딩 필름(220)이 반도체 웨이퍼(100) 위로 노출된다.
도 8은 백그라인딩-언더필 필름(200)의 형성을 도시한 도면이다. 도 8에 보이는 바와 같이 백그라인딩-언더필 필름(200)은 언더필 필름(210)과 백그라인딩 필름(220)을 라미네이트하여 만들어질 수 있다. 이때 언더필 필름(210)과 백그라인딩 필름(220)은 각각 일반적인 필름 제조 공정에 의하여 제조될 수 있다.
도 8의 참조번호 230은 이형 필름(release film)으로서 언더필 필름(210)이 접착성을 갖고 있기 때문에 백그라인딩-언더필 필름(200)의 핸들링을 용이하게 하기 위한 필름이다. 백그라인딩-언더필 필름(200)이 반도체 웨이퍼(100)에 마운트될 때에 이형 필름(230)은 제거된다.
언더필 필름(210)은 백그라인딩 필름(220)이 반도체 웨이퍼(100) 위에 점착될 수 있도록 점착 필름(adhesie film)의 역할을 하는 한편, 나중에 적층되는 반도체 칩들 사이 또는 반도체 칩과 패키지 기판 사이에서 반도체 칩을 보호하는 언더필(underfill)의 역할을 할 수 있다. 언더필 필름(210)은 비도전성 필름(NCF: nonconducting film)으로 형성할 수 있다. 언더필 필름(210)은 예를 들면 에폭시(epoxy) 계열 또는 실리콘(silicone) 계열의 물질로 형성될 수 있다. 또한 언더필 필름(210)은 페놀 타입(phenol type), 산무수물 타입(acid anhydride type) 또는 아민 타입(amine type)의 경화제를 포함할 수 있다. 언더필 필름(210)은 아크릴 폴리머(acrylic polymer)를 포함하는 감열성(heat sensitive) 물질, 열가소성 물질 또는 UV 경화성(UV curable) 물질을 포함할 수 있다.
반도체 패키지에서 요구되는 언더필의 두께에 맞추어 언더필 필름(210)의 두께를 조절할 수 있다. 예를 들면, 언더필 필름(210)의 두께를 조절하여 반도체 칩의 접속 범프(미도시)의 상면이 노출되도록 언더필하거나 또는 반도체 칩의 접속 범프(미도시)를 커버하도록 언더필할 수 있다.
본 발명의 실시예들에서 언더필이 라미네이트 필름(laminated film)으로 제 공되므로 액상(liquid type) 언더필을 사용할 경우 요구되는 코팅, 프린팅, B-스테이지(경화) 등의 과정을 생략할 수 있어서 언더필 공정이 단순해질 수 있고, 또한 얇은 웨이퍼에 적용하는 것이 용이하다.
한편, 언더필 필름(210)과 백그라인딩 필름(220)의 계면에는 분리용 필름(미도시)이 형성될 수 있다. 분리용 필름은 이후 백그라인딩 필름(220)의 탈착을 용이하게 하기 위한 것으로서 UV 경화성 필름 또는 감압성 층(pressure sensitive layer) 또는 감열성 층(heat sensitive layer)으로 형성할 수 있다. UV 경화성 필름은 UV가 조사되면 점착성이 떨어지는 필름이고, 감압성 층은 압력이 인가되면 점착성이 떨어지는 층이고, 감열성 층은 열이 가해지면 점착성이 떨어지는 층이다. 따라서 이들 필름 또는 층들은 UV 조사, 압력 또는 열의 인가에 의하여 이들 필름 또는 층 위에 형성되어 있는 백그라인딩 필름(220)이 쉽게 제거되도록 할 수 있다.
도 3a 및 도 3b를 참조하면, 백그라인딩-언더필 필름(200)이 마운트된 반도체 웨이퍼(100)에 레이저광을 조사하여 반도체 웨이퍼(100) 내부에 레이저 다이싱(laser dicing)을 위한 변형 영역(modified region)(104)을 형성한다. 레이저광은 웨이퍼(100)의 후면에서 조사될 수 있다. 변형영역(104)은 레이저광에 의하여 웨이퍼(100)의 물질이 용융(metling)되어 형성되는 것으로 나중에 반도체 칩 분할 시 분할 기점(splitting start point)이 될 수 있다.
도 4a 및 도 4b를 참조하면, 백그라인딩-언더필 필름(200)이 마운트된 반도체 웨이퍼(100)의 후면(back side)을 백그라인딩한다. 백그라인딩 필름(220)은 백그라인딩 시 반도체 소자가 형성되어 있는 반도체 웨이퍼(100)의 전면을 보호한다. 백그라인딩은 레이저, 식각 또는 기계적 그라인딩을 사용할 수 있다. 백그라인딩은 웨이퍼(100)의 후면으로 관통 비아(110)가 노출되지 않는 정도까지 수행된 후, 후속의 습식 식각 또는 건식 식각에 의하여 관통 비아(110)가 반도체 웨이퍼(100)의 후면으로 노출되도록 단계를 나누어 수행될 수 있다. 이때 관통 비아(110)가 반도체 웨이퍼(100)의 후면으로 돌출될 수 있다. 후면으로 돌출된 관통 비아(110)는 접속 범프를 형성할 수 있다. 선택적으로는 반도체 웨이퍼(100)의 후면으로 노출된 관통 비아(110) 위에 재배선층을 형성하고 상기 재배선층 상에 본딩 패드를 형성하고 본딩 패드 위에 별도의 접속 범프를 형성할 수도 있다. 백그라인딩된 반도체 웨이퍼(100)는 박형 웨이퍼(thin wafer)가 된다.
도 5a 및 도 5b를 참조하면, 백그라인딩된 반도체 웨이퍼(100)의 후면에 다이싱 테이프(300)를 부착한다. 다이싱 테이프(300)는 유연성을 갖는 플라스틱 재료로 이루어질 수 있고, UV 조사에 의하여 점착력이 약해지는 점착층(미도시)에 의하여 웨이퍼(100)에 점착될 수 있다.
도 6a 및 도 6b를 참조하면, 반도체 웨이퍼(100)로부터 백그라인딩 필름(220)을 제거한다. 앞에서 설명한 바와 같이 백그라인딩 필름(220)과 언더필 필름(210) 사이에 UV 경화성 필름(미도시)이 형성되어 있는 경우에는 UV를 조사하여 UV 경화성 필름(미도시)의 점착성을 낮춤으로써 백그라인딩 필름(220)을 제거할 수 있다. 백그라인딩 필름(220)과 언더필 필름(210) 사이에 감압성 층 또는 감열성 층이 형성되어 있는 경우에는 압력을 가하거나 열을 가하여 이들 층들의 점착성을 낮춤으로써 백그라인딩 필름(220)을 제거할 수 있다. 백그라인딩 필름(220)이 제거된 반도체 웨이퍼(100)의 전면에는 언더필 필름(210)이 남아 있다.
도 7a 및 도 7b를 참조하면, 다이싱 테이프(300)이 부착된 반도체 웨이퍼(100)를 지그(jig)(302) 위에 놓고, 지그(302)를 위쪽으로 밀어 올려 다이싱 테이프(300)을 확장시킨다. 확장되는 다이싱 테이프(300)은 다이싱 테이프(300)가 부착된 반도체 웨이퍼(100)에 힘을 가하여 레이저광의 조사에 의하여 반도체 웨이퍼(100) 내에 형성된 변형 영역(도 3b 내지 도 6b의 104)을 분할 기점으로 반도체 웨이퍼(100)를 개개의 반도체 칩들(101)로 분리시킨다. 이때 반도체 웨이퍼(100) 위의 언더필 필름(210)도 반도체 칩들(101)과 함께 분할된다.
관통 비아를 이용하여 반도체 칩들을 수직으로 연결, 적층하는 3-D 반도체 패키지는 크기를 줄일 수 있을 뿐 아니라 연결 경로를 줄임으로써 속도를 높일 수 있다. 관통 비아를 형성하기 위하여 얇은 두께의 웨이퍼(thin wafer), 즉, 박형 웨이퍼가 유리하다. 박형 웨이퍼는 웨이퍼 백그라인딩 공정에서 웨이퍼를 상당히 얇은 두께, 예를 들면, 100㎛ 이하, 더 얇게는 50㎛ 이하로 연마하여 형성할 수 있다.
박형 웨이퍼로부터 관통 비아를 갖는 반도체 칩의 3-D 패키지를 형성하는 과정에 종래의 언더필 공정을 적용하는 경우에는 글래스 웨이퍼 지지 시스템(GWSS: glass wafer support system)을 사용하여 웨이퍼 백그라인딩 공정을 수행하고, 글래스 웨이퍼를 제거한 후 다이싱한다. 그리고 반도체 칩의 적층 시 반도체 칩 사이 또는 반도체 칩과 패키지 기판 사이에 에폭시와 같은 액상의 언더필을 주입하고 경화하는 언더필 공정을 거친다. 이러한 종래의 패키지 과정은 글래스 웨이퍼 지지 시스템을 사용함으로써 다이싱과 백그라인딩을 다른 설비에서 수행하여 설비의 제조가 어려워지는 문제가 있다. 또한, 별도의 언더필 공정을 사용하여 액상의 언더필을 코팅, 프린팅, 경화 등의 단계를 거치게 되어 공정이 복잡해지고 박형 웨이퍼에 적용이 어려워 진다. 또한, 글래스 웨이퍼의 점착에 사용한 점착제가 접속 범프 사이에 잔존하여 접속이 불량해지는 문제가 발생할 수 있다.
본 발명의 상기 실시예에서는 백그라인딩-언더필 필름을 사용함으로써 글래스 웨이퍼 지지 시스템을 적용할 필요가 없다. 따라서 레이저 다이싱으로부터 다이싱 테이프의 마운트까지 하나의 설비에서 진행할 수 있어서 공정이 간소화될 수 있고 라인의 제조 설비가 단순해질 수 있다. 그리고 백그라인딩 필름이 제거된 후 반도체 웨이퍼 위에 언더필 필름이 계속 잔존하므로, 글래스 웨이퍼를 제거할 때 반도체 칩의 접속 범프 사이에 점착제가 남는 문제가 발생하지 않는다. 또한 언더필이 필름 형태로 적용됨으로써 코팅, 프린팅, 경화 등의 여러 단계를 거치지 않으므로 언더필 형성 공정이 간소화되고, 박형 웨이퍼의 적용이 용이해질 수 있다. 한편, 언더필이 필름 형태로 제공되므로 언더필 필름의 두께를 조절함으로써 최종 언더필의 두께를 원하는 두께로 형성할 수 있다.
도 9a 내지 도 9e는 본 발명의 다른 일 실시예에 의한 반도체 패키지의 형성 방법을 순서대로 설명하기 위한 개략적인 공정 단면도들이다. 본 실시예에서 도 1a 내지 도 7a 및 도 1b 내지 도 7b에 관련된 실시예의 설명과 중복되는 부분은 간략하게 설명하였다.
도 9a를 참조하면, 반도체 소자가 형성되어 있는 구조층(402) 위로 BGA(ball grid array)(406)가 형성되어 있는 반도체 웨이퍼(400)를 제공한다. 구조층(402)은 소자를 형성하기 위한 구조들이 형성되어 있는 층이며, 앞에서 설명한 바와 같이 재배선층(미도시)과 외부 회로와의 접속을 위한 금속층 또는 접속 범프(미도시), 패시베이션 층(미도시)를 비롯한 패키지 또는 반도체소자의보호를 위한 요소들이 형성되어 있을 수 있다.
도 9b를 참조하면, BGA(406)가 형성되어 있는 반도체 웨이퍼(400)의 전면에 백그라인딩-언더필 필름(200)을 마운트한다. 백그라인딩-언더필 필름(200)은 언더필 필름(210)과 백그라인딩 필름(220)이 라미네이트된 필름으로서 도 2a, 2b 및 도 8에서 설명한 바와 같다.
도 9c를 참조하면, 백그라인딩-언더필 필름(200)이 마운트된 반도체 웨이퍼(400)에 레이저광을 조사하여 반도체 웨이퍼(400) 내부에 레이저 다이싱을 위한 변형 영역(404)을 형성한다.
도 9d를 참조하면, 백그라인딩-언더필 필름(200)이 마운트된 반도체 웨이퍼(400)의 후면을 백그라인딩한다. 백그라인딩은 기계적 그라인딩, 레이저 또는 식각을 사용하여 수행할 수 있고, 이들의 조합에 의하여 둘 이상의 단계를 거쳐 수행될 수도 있다.
도 9e를 참조하면, 백그라인딩된 반도체 웨이퍼(400)의 후면에 다이싱 테이프(300)를 부착하고, 반도체 웨이퍼(400)로부터 백그라인딩 필름(220)을 제거한다. 다이싱 테이프(300)는 앞에서 설명한 바와 같이 유연성을 갖는 플라스틱 재료로 이루어질 수 있고, UV 조사에 의하여 점착력이 약해지는 점착층(미도시)에 의하여 반 도체 웨이퍼(400)에 점착될 수 있다. 백그라인딩 필름(220)의 제거는 도 6a 및 도 6b에 관련하여 설명한 바와 같다. 백그라인딩 필름(220)이 제거된 반도체 웨이퍼(400)의 전면에는 언더필 필름(210)이 남아 있다.
도 9f를 참조하면, 다이싱 테이프(300)이 부착된 반도체 웨이퍼(400)가 놓인 지그(302)를 위쪽으로 밀어 올려 다이싱 테이프(300)을 확장시킴으로써 반도체 웨이퍼(400)를 개개의 반도체 칩들(401)로 분할할 수 있다. 이때 반도체 웨이퍼(400) 위의 언더필 필름(210)도 반도체 칩들(401)과 함께 분할된다.
상기 실시예는 앞의 실시예와 마찬가지로 백그라인딩 필름과 언더필 필름이 결합된 필름을 사용함으로써 공정을 단순화할 수 있고, 설비를 간소화할 수 있다. 그리고 언더필 필름이 백그라인딩 필름의 접착제로서 작용하고 이후에는 경화를 거쳐 언더필로 작용하여 제거될 필요가 없으므로 BGA 범프 사이에 접착제가 남아 접속을 불량하게 하는 문제를 발생시키지 않으며, 언더필의 두께를 원하는 대로 조절할 수 있다.
위의 실시예에서는 레이저 다이싱을 하는 경우에 대하여 설명하였으나, 레이저 다이싱 이외의 다이싱을 하는 경우에도 본 발명이 적용될 수 있다. 또한, 위에서 관통 비아를 갖는 패키지 및 BGA 패키지에 적용된 실시예들에 대하여 설명하였으나, 본 발명은 다양한 종류의 플립칩 패키지, 웨이퍼 레벨 패키지, 칩 스케일 패키지, 반도체 칩의 스택, 웨이퍼 스택 등에 대하여 적용될 수 있다.
도 10a는 도 1a 내지 도 7a 및 도 1b 내지 도 7b의 실시예에 의해 형성된 반도체 칩이 패키지 기판 위에 장착된 단일 패키지를 보여주는 개략적인 단면도이다. 도 10a를 참조하면, 반도체 칩(101)의 전면이 패키지 기판(500)에 마주보도록 반도체 칩(101)을 패키지 기판(500)에 플립칩 결합한다. 반도체 칩(101)의 본딩 금속층(106)이 패키지 기판(500)의 접속 패드(502)에 접속하여 반도체 칩(101)이 패키지 기판(500)에 전기적으로 연결된다. 반도체 칩(101)의 본딩 금속층(106)은 관통 비아(110)에 연결되어 있을 수 있다. 언더필 필름(210)은 반도체 칩(101)과 패키지 기판(500) 사이에 언더필 필름(210)이 경화를 거쳐서 반도체 칩(101)과 패키지 기판(500)의 결합을 단단하게 하고 전기적, 기계적 신뢰성을 향상시킬 수 있다.
도 10b는 도 1a 내지 도 7a 및 도 1b 내지 도 7b의 실시예들에 의해 형성된 반도체 칩들이 패키지 기판 위에 적층된 3-D 패키지를 보여주는 개략적인 단면도이다. 도 10b에서 하부의 반도체 칩(101b)과 패키지 기판(500) 사이의 관계는 도 10a에서 살펴본 바와 같다. 상부 반도체 칩(101a)의 전면의 본딩 금속층(106a)이 하부 반도체 칩(101b)의 뒷면의 접속 범프(110b)에 접속하도록 결합한다. 상부의 반도체 칩(101a)과 하부의 반도체 칩(101b) 사이의 언더필 필름(210a)이 경화를 거쳐서 상부의 반도체 칩(101a)과 하부의 반도체 칩(101b)의 결합을 단단하게 하고 전기적, 기계적 신뢰성을 향상시킬 수 있다. 반도체 칩(101a, 101b)의 본딩 금속층(106a, 106b)는 관통 비아(110a, 110b)에 연결되어 반도체 칩(101a, 101b)과 패키지 기판(500)이 관통 비아(110a, 110b)를 통하여 수직으로 연결되도록 한다. 한편, 하부의 반도체 칩(101b)의 관통 비아(110b)는 반도체 칩(101b)의 뒷면으로 돌출되어 접속 범프(110b)를 형성한다. 도 10b에서 설명한 바와 같은 방법으로 도 10b의 상부 반도체 칩(101a) 위에 하나 또는 그 이상의 반도체 칩을 더 적층할 수 있다.
도 11a 및 도 11b는 백그라인딩-언더필 필름 중 언더필 필름의 두께를 조절하여 백그라인딩 필름의 제거 후 접속 범프(108)가 언더필 필름 밖으로 노출되는 정도를 조절할 수 있음을 보여주는 도면들이다.
도 11a는 접속 범프(108)의 상면을 노출하도록 언더필 필름을 얇게 형성한 경우이고, 도 11b는 접속 범프(108)의 상면까지 커버하도록 언더필 필름을 두껍게 형성한 경우이다. 도 1a 내지 도 7a, 도 1b 내지 도 7b, 도 9a 내지 도 9f, 도 10a 및 도 10b의 실시예들에서 언더필 필름이 반도체 칩과 패키지 기판의 공간 또는 반도체 칩 사이의 공간을 완전히 채우고 있는 것으로 도시하였으나, 다른 실시예들에서 도 11a에 나타낸 바와 같이 언더필 필름의 두께를 조절하여 접속 범프(108)의 노출 정도를 조절할 수 있다. 한편, 도 11a 및 도 11b의 접속 범프(108)는 본딩 금속층을 비롯하여 다른 반도체 칩 또는 패키지 기판과의 접속을 위한 구성 요소로 대체되어 언더필 필름의 두께 조절이 설명될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 7a는 본 발명의 일 실시예에 의한 반도체 패키지의 형성 방법을 순서대로 설명하기 위한 공정 사시도들이다.
도 1b 내지 도 7b는 도 1a 내지 도 7a의 웨이퍼의 A-A를 따라 자른 단면을 도시한 단면도들이다.
도 8은 본 발명에 사용되는 백그라인딩-언더필 필름의 형성방법을 설명하기 위한 도면이다.
도 9a 내지 도 9e는 본 발명의 다른 일 실시예에 의한 반도체 패키지의 형성 방법을 순서대로 설명하기 위한 개략적인 공정 단면도들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 의한 반도체 패키지를 보여주는 개략적인 단면도이다.
도 11a 및 도 11b는 언더필 필름의 두께를 조절하여 접속 범프가 언더필 필름 밖으로 노출되는 정도를 조절할 수 있음을 보여주는 도면들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 100a, 100b, 400: 반도체 기판 101, 101a, 101b: 반도체 칩 102, 102a, 102b, 402: 구조층 104, 404: 변형 영역 108, 406: 접속 범프 106, 106a, 106b: 본딩 금속층 110, 110a, 110b: 관통 비아 200: 백그라인딩-언더필 필름 210, 210a, 210b: 언더필 필름 220: 백그라인딩 필름 230: 이형 필름 300: 다이싱 필름 302: 지그 406: BGA 502: 접속 패드

Claims (22)

  1. 백그라인딩 필름과 언더필 필름이 라미네이트된 백그라인딩-언더필 필름을 상기 언더필 필름 부분이 반도체 웨이퍼의 전면에 점착되도록 상기 반도체 웨이퍼 위에 마운트하는 단계;
    상기 백그라인딩-언더필 필름이 마운트된 상기 반도체 웨이퍼의 후면을 백그라인딩하는 단계;
    상기 반도체 웨이퍼로부터 상기 백그라인딩-언더필 필름 중 상기 백그라인딩 필름 부분을 제거하는 단계; 및
    상기 반도체 웨이퍼로부터 반도체 칩을 분리하도록 상기 백그라인딩 필름 부분이 제거된 상기 반도체 웨이퍼를 다이싱하는 단계; 를 포함하는 반도체 패키지의 형성 방법.
  2. 제1 항에 있어서, 상기 백그라인딩-언더필 필름은 라미네이팅 방법에 의하여 상기 반도체 웨이퍼 위에 마운트되는 반도체 패키지의 형성 방법.
  3. 삭제
  4. 제1 항에 있어서, 상기 언더필 필름은 에폭시(epoxy) 계열 또는 실리 콘(silicone) 계열의 물질을 포함하는 반도체 패키지의 형성 방법.
  5. 제1 항에 있어서, 상기 언더필 필름은 아크릴 폴리머(acrylic polymer) 물질을 포함하는 반도체 패키지의 형성 방법.
  6. 제1 항에 있어서, 상기 언더필 필름은 페놀 타입(phenol type), 산무수물 타입(acid anhydride type) 또는 아민 타입(amine type)의 경화제를 포함하는 반도체 패키지의 형성 방법.
  7. 제1 항에 있어서, 상기 언더필 필름은 감열성(heat sensitive) 물질, 열가소성 물질 또는 UV 경화성(UV curable) 물질을 포함하는 반도체 패키지의 형성 방법.
  8. 제1 항에 있어서, 상기 백그라인딩 필름의 소재는 폴리올레핀(polyolefin) 또는 폴리에틸렌 프탈레이트(Polyethylene terephthalate; PET)를 포함하는 반도체 패키지의 형성 방법.
  9. 제1 항에 있어서, 상기 백그라인딩-언더필 필름은 상기 백그라인딩 필름과 상기 언더필 필름 사이에 분리용 필름을 더 포함하는 반도체 패키지의 형성 방법.
  10. 삭제
  11. 제1 항에 있어서, 상기 백그라인딩하는 단계 전에 상기 반도체 웨이퍼에 다이싱을 위한 레이저를 조사하는 단계; 를 더 포함하는 반도체 패키지의 형성 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제1 항에 있어서, 상기 반도체 웨이퍼는 반도체 패키지의 수직적 전기적 연결(vertical electrical connection)을 위한 관통 비아를 포함하는 반도체 패키지 의 형성 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
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