KR101332376B1 - logic circuit for prevention DPA using of Hamming Weight Model, and smart card included it - Google Patents
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Abstract
본 발명은 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로 및 이를 포함한 스마트 카드에 관한 것으로, 논리 게이트를 포함하는 논리 회로와, 상기 논리 게이트의 출력단에 상기 논리 게이트와 동일한 특성의 FET 소자가 설치되어, 상기 논리 회로의 전체 전류를 일정하게 유지시키는 것을 특징으로 한다.
이와 같은 본 발명은, 논리회로에 간단한 소자의 설치와 구성으로, 암호화 프로세스를 수행하는 논리회로의 출력단에서 전력신호 또는 전류신호를 측정하더라도 일정한 값을 도출시켜 전력 분석공격을 원천적으로 차단할 수 있는 전력 분석공격 방지 논리회로를 제공할 수 있게 된다.The present invention relates to a logic circuit capable of preventing a power analysis attack using a Hamming weight model and a smart card including the same. The present invention relates to a logic circuit including a logic gate and an FET having the same characteristics as that of the logic gate at an output terminal of the logic gate. An element is provided to keep the entire current of the logic circuit constant.
As described above, the present invention provides a simple installation and configuration of a device in a logic circuit. Even when a power signal or a current signal is measured at an output terminal of a logic circuit that performs an encryption process, a power value capable of blocking a power analysis attack by deriving a constant value at the source. The analysis attack prevention logic circuit can be provided.
Description
본 발명은 전력 분석공격을 방지할 수 있는 논리회로에 관한 것으로, 보다 상세하게는 간단한 구성으로 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로 및 이를 포함하는 스마트 카드에 관한 것이다.The present invention relates to a logic circuit capable of preventing a power analysis attack, and more particularly, to a logic circuit capable of preventing a power analysis attack using a hamming weight model and a smart card including the same.
스마트 카드는 마이크로 프로세서와 메모리를 통한 데이터 연산 처리 기능과 데이터 저장 기능을 바탕으로 1990년 이후 본격적으로 전자상거래, 이동 통신, 금융 결재, 교통, 의료 등 다양한 응용 분야에 사용되고 있다. 이와 같은 스마트 카드의 이용 분야가 급격히 확대되어 감에 따라 고도의 보안성과 안전성이 필요하게 되었다.Smart cards have been used in various applications such as e-commerce, mobile communication, financial settlement, transportation, and medical care since 1990 based on data processing and data storage functions through microprocessors and memory. As the field of use of smart cards has been expanded rapidly, a high degree of security and safety is required.
암호학자들은 기존의 수학이론들을 배경으로 가능한 수학적 공격방법들에 대해 안전할 수 있는 알고리듬들을 개발해 왔다. 하지만 암호시스템의 구현 시 암호알고리듬의 설계에 고려되지 못한 비밀정보의 누출을 발생시킬 수 있다. 특히 스마트 카드의 구현 시 비밀키에 대한 연산이 번번히 일어남으로 이 비밀정보의 누출이 시스템의 안전도에 큰 영향을 끼칠 수 있다.Cryptologists have developed algorithms that are safe against possible mathematical attacks against the background of existing mathematical theories. However, the implementation of a cryptosystem can cause the leakage of secret information that is not considered in the design of cryptographic algorithms. In particular, the implementation of the smart card causes frequent operations on the secret key, so leakage of the secret information can greatly affect the safety of the system.
전력분석 공격은 Crypto' 99에서 Paul Kocher에 의해 DES에 적용시킴으로서 제안된 방법으로, 만약 공격자가 스마트 카드 비밀키의 일부 Hammming weight를 알고 있다면 전탐색(brute force search)의 가능한 키 영역을 줄일 수 있고 충분한 hamming weight가 주어진다면 전체 비밀키에 대한 정보를 알 수 있다. The power analysis attack is proposed by Cr Koto's 99 by Paul Kocher for DES, which can reduce the possible key area of brute force search if the attacker knows some Hammming weight of the smart card secret key. Given enough hamming weights, information about the entire secret key can be obtained.
이와 같은 전력분석 공격은 크게 스마트 카드 내부의 비밀키의 연산시 직접 소비전력신호의 특성을 파악하여 비밀키에 대한 정보를 알아내는 SPA(Simple Power Analysis)와 SPA에 통계적인 분석방법과 에러 정정 기술을 첨가한 DPA(Differential power analysis), 그리고 IPA(Inferential power analysis)로 나누어 질 수 있다.Such power analysis attacks are largely based on SPA (Simple Power Analysis) and SPA, which analyze the characteristics of power consumption signal directly when computing the secret key inside the smart card to find out the information on the secret key. It can be divided into DPA (Differential power analysis) and IPA (Inferential power analysis).
일반적으로 전력분석 공격은 알반 게이트 소자에 출력신호가 "0"일때와 "1"일 때 결과 값의 변환순간에 외부에서 전력변환 상태를 검출가능하기 때문에 상술한 하드웨어적인 해킹(DPA)가 가능하였다. 따라서 보안대책에서는 이들 변화를 외부에서 파형 검출할 수 없도록 해야 하는 문제점이 있다.
In general, the power analysis attack enables the hardware hacking (DPA) described above because the power conversion state can be detected externally at the instant of conversion of the result value when the output signal is "0" and "1" to the Alban gate element. . Therefore, the security measures have a problem in that these changes can not be detected from the outside waveform.
상술한 문제를 해결하고자 하는 본 발명의 과제는 논리회로에 간단한 소자의 설치와 구성으로, 암호화 프로세스를 수행하는 논리회로의 출력단에서 전력신호 또는 전류신호를 측정하더라도 일정한 값을 도출시켜 전력 분석공격을 원천적으로 차단할 수 있는 전력 분석공격 방지 논리회로 및 보안 기능이 강화된 스마트 카드를 제공하고자 함이다.An object of the present invention to solve the above problems is to install and configure a simple element in the logic circuit, even if the power signal or current signal is measured at the output of the logic circuit performing the encryption process to derive a constant value to analyze the power analysis attack It aims to provide a smart card with power analysis attack prevention logic and security features that can be blocked at source.
상술한 문제를 해결하는 본 발명의 제1 특징은 논리 게이트를 포함하는 논리 회로와, 상기 논리 게이트의 출력단에 상기 논리 게이트와 동일한 특성의 FET 소자가 설치되어, 상기 논리 회로의 전체 전류를 일정하게 유지시키는 것이다. A first feature of the present invention which solves the above-mentioned problem is that a logic circuit including a logic gate and an FET element having the same characteristics as that of the logic gate are provided at an output terminal of the logic gate, so that the entire current of the logic circuit is kept constant. To keep.
또한, MOS형의 논리 게이트 회로와, 상기 게이트 회로의 출력단에 설치되는 FET 소자와, 상기 논리 게이트 입력단에 설치되는 가변저항을 포함하되, 상기 가변저항의 조정을 통해 논리 회로 전체 전류를 일정하게 유지시키는 것을 특징으로 한다.A logic gate circuit of MOS type, an FET element provided at an output terminal of the gate circuit, and a variable resistor provided at the logic gate input terminal, and the logic current is kept constant by adjusting the variable resistor. It is characterized by.
그리고, 본 발명의 제2 특징은 상술한 전력 분석공격 방지 논리회로를 포함하는 스마트 카드를 제안하는 것이다.A second feature of the present invention is to propose a smart card including the above-described power analysis attack prevention logic circuit.
이와 같은 본 발명은, 논리회로에 간단한 소자의 설치와 구성으로, 암호화 프로세스를 수행하는 논리회로의 출력단에서 전력신호 또는 전류신호를 측정하더라도 일정한 값을 도출시켜 전력 분석공격을 원천적으로 차단할 수 있는 전력 분석공격 방지 논리회로를 제공할 수 있게 된다.As described above, the present invention provides a simple installation and configuration of a device in a logic circuit. Even when a power signal or a current signal is measured at an output terminal of a logic circuit that performs an encryption process, a power value capable of blocking a power analysis attack by deriving a constant value at the source. The analysis attack prevention logic circuit can be provided.
또한, 상술한 해밍 웨이트 모델을 이용한 전력 분석공격 방지 논리회로를 포함하는 스마트 카드를 제공함으로써 간단한 구성으로 보안 기능을 강화시킬 수 있게 된다. In addition, by providing a smart card including the power analysis attack prevention logic circuit using the above-described Hamming weight model it is possible to enhance the security function with a simple configuration.
도 1은 본 발명에 따른 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로의 구성을 나타낸 회로도,
도 2는 본 발명에 따른 전력 분석공격을 방지할 수 있는 논리회로의 효과를 비교하기 위한 인버트 게이트 회로의 구성(도 2의 (a))과 그 전체 전류의 변화 그래프(도 2의 (b))를 나타낸 도면,
도 3은 본 발명에 따른 또 다른 실시예로서, 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로의 구성을 나타낸 회로도와(도 3의 (a)), 출력단 전압 또는 전류의 그래프,
도 4는 본 발명에 따른 또 다른 실시예로서, 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로의 구성을 나타낸 회로도이다.1 is a circuit diagram showing the configuration of a logic circuit capable of preventing a power analysis attack using a hamming weight model according to the present invention;
2 is a configuration graph of an inverted gate circuit for comparing the effects of a logic circuit capable of preventing a power analysis attack according to the present invention (FIG. 2 (a)) and a change graph of the total current thereof (FIG. 2 (b)). ),
3 is a circuit diagram showing the configuration of a logic circuit capable of preventing a power analysis attack using a Hamming weight model according to another embodiment of the present invention ((a) of FIG. 3), a graph of an output terminal voltage or current,
FIG. 4 is a circuit diagram illustrating a logic circuit capable of preventing a power analysis attack using a hamming weight model according to another embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and how to accomplish it, will be described with reference to the embodiments described in detail below with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. The embodiments are provided so that those skilled in the art can easily carry out the technical idea of the present invention to those skilled in the art.
도면들에 있어서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.In the drawings, embodiments of the present invention are not limited to the specific forms shown and are exaggerated for clarity. In addition, parts denoted by the same reference numerals throughout the specification represent the same components.
본 명세서에서 "및/또는"이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 "포함한다" 또는 "포함하는"으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
The expression "and / or" is used herein to mean including at least one of the components listed before and after. Also, singular forms include plural forms unless the context clearly dictates otherwise. Also, components, steps, operations and elements referred to in the specification as " comprises "or" comprising " refer to the presence or addition of one or more other components, steps, operations, elements, and / or devices.
이하에서 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the drawings.
도 1은 본 발명에 따른 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로의 구성을 나타낸 회로도이다. 도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 전력 분석공격 방지 논리회로는 논리 게이트(110)를 포함하는 논리 회로(100)와, 상기 논리 게이트(110)의 출력단(130)에 상기 논리 게이트(110)와 동일한 특성의 FET 소자(210)가 설치되어, 상기 논리 회로의 전체 전류를 일정하게 유지시키는 것을 특징으로 한다.
1 is a circuit diagram showing a configuration of a logic circuit capable of preventing a power analysis attack using a hamming weight model according to the present invention. As shown in FIG. 1, a power analysis attack prevention logic circuit according to an embodiment of the present invention includes a
일반적으로 스마트 카드 등의 해킹을 위한 전력 분석공격은 SPA(simple power analysis) 및 DPA(differential power analysis)로 분류된다. SPA 공격은 스마트 카드에서 연산되는 암호 프로세서의 전력소비를 직접 관찰하여 카드내부에 저장되어 있는 비밀키를 알 수 있는 공격방법이다. 실제로, 스마트 카드 내에서 소비되는 전력을 측정하기 위해서는 스마트 카드의 접지 부분과 전력 공급기의 접지사이에 10 ~ 50 Ω 정도의 작은 값을 갖는 저항을 직렬로 연결하여 소비되는 전력을 측정할 수 있다.In general, power analysis attacks for hacking smart cards, etc. are classified into simple power analysis (SPA) and differential power analysis (DPA). SPA attack is a method of attacking the secret key stored in the card by directly observing the power consumption of the cryptographic processor computed on the smart card. In practice, in order to measure the power consumed in the smart card, a power consumption can be measured by connecting a resistor having a small value of about 10 to 50 Ω in series between the ground portion of the smart card and the ground of the power supply.
스마트 카드내의 암호 프로세서는 수행되어 지는 명령(instruction)에 따라 저마다 서로 다른 소비 전력 신호 특성을 가지므로, 공격자는 상기 소비 전력 신호 특성을 나타내는 정보를 이용하여 스마트 카드 내부의 비밀키에 따라 수행되는 명령의 특성을 파악하여 그 명령의 순서를 역추적 함으로써 내부 비밀키를 알아낸다.Since the cryptographic processor in the smart card has different power consumption signal characteristics according to the instructions to be executed, an attacker performs an instruction performed according to the secret key inside the smart card using the information representing the power consumption signal characteristics. It finds the internal secret key by tracing the sequence of commands and trace back the order of the commands.
DPA 공격은 SPA 공격보다 방어하기 더 어려운 강력한 공격방법으로 기존의 SPA의 소비 전력 관찰하는 것에 더하여 비밀키와 정확히 상관 관계(correlation)를 가지는 정보를 추출하기 위해 통계적인 분석(statistical analysis)과 에러 정정(error correction) 기술을 사용한다.
DPA attacks are a more powerful attack method that is more difficult to defend than SPA attacks. In addition to observing the power consumption of existing SPAs, DPA attacks can be used for statistical analysis and error correction to extract information that correlates with the secret key exactly. Use an error correction technique.
이와 같은 전력 분석공격 방법에 대하여 공격을 방지하기 위해서 본 발명에서는 도 1에 나타낸 바와 같이, 논리 게이트(110)의 출력단(130)에 FET 소자(210)를 설치하여, 암호화 프로세스를 위한 논리 회로의 동작에 의한 전력 신호를(전체 전류) 일정하게 유지시키도록 하여 원천적으로 전력분석 공격을 방지하기 위한 논리회로 구성을 제안한다.In order to prevent an attack on such a power analysis attack method, as shown in FIG. 1, the
도 1을 참조하면, 하나의 FET 소자(210)의 저항(R1)으로 이루어진 논리 게이트에서, Vout 즉 논리 게이트 출력은 H/L이라고 할때, 출력단의 전압은 Vout = H 로서, FET 소자에서 Q1에 인가되는 전압이 0인 경우, 즉, Q1 = OFF 경우, i1 = 0, Q2 = ON이므로 i2 = IR2가 된다. 그러므로 전체 전류는 i = i2 = IR2 가 된다.Referring to FIG. 1, when the logic gate including the resistor R1 of one
Vout = L 로서, 논리 게이트 회로의 FET 소자의 Q1 = ON 인 경우, i1 = IR1 이고, Q2 = OFF 인 경우 i2 = 0 이된다. 그러므로 논리 히로의 전체 전류는 i = i1 = IR1 이 된다.As Vout = L, i 1 = IR1 when Q1 = ON of the FET element of the logic gate circuit, and i 2 = 0 when Q2 = OFF. Therefore, the total current of the logic hero is i = i 1 = IR1.
이와 같이 Q1 과 Q2에 교대로 전원이 인가되는 경우에, 서로 다른 전체 전류가 나타나지만, R1 과 R2를 동일한 저항값으로 사용하는 경우 상술한 바와 같이, i = IR1 = IR2 로 같아져서, 외부의 장치를 통해 변화되는 전력 또는 전류신호를 파악할 수 없게 되기 때문에, 전력 분석공격을 수행할 수 없게 된다.Thus, when power is alternately applied to Q 1 and Q 2 , different total currents appear, but when R 1 and R 2 are used with the same resistance value, as described above, i = IR 1 = IR 2, so that the external Since the power or current signal which is changed through the device cannot be identified, the power analysis attack cannot be performed.
즉, 본 발명에 따른 실시예로서, 해밍 웨이트 모델을 이용한 전력 분석공격 방지 논리회로는 논리 게이트 회로의 출력단에 동일한 특성을 갖는 FET 소자를 설치하고, 저항값을 조정하게 되면, 암호화 프로세스를 수행하는 논리회로의 출력단에서 전력신호 또는 전류신호를 측정하더라도 일정한 값을 도출시키기 때문에 전력 분석공격을 원천적으로 차단할 수 있는 효과를 얻을 수 있다.
That is, according to the embodiment of the present invention, in the power analysis attack prevention logic circuit using the Hamming weight model, when the FET device having the same characteristics is installed at the output terminal of the logic gate circuit and the resistance value is adjusted, the encryption process is performed. Even if the power signal or current signal is measured at the output of the logic circuit, a constant value is derived, so that the effect of blocking the power analysis attack can be obtained at source.
도 2는 본 발명에 따른 전력 분석공격을 방지할 수 있는 논리회로의 효과를 비교하기 위한 인버트 게이트 회로의 구성(도 2의 (a))과 그 전체 전류의 변화 그래프(도 2의 (b))를 나타낸 도면이다. 2 is a configuration graph of an inverted gate circuit for comparing the effects of a logic circuit capable of preventing a power analysis attack according to the present invention (FIG. 2 (a)) and a change graph of the total current thereof (FIG. 2 (b)). ).
도 2에 나타낸 바와 같이, 인버트 게이트 회로의 입력단 전압 Vin 0V 인 경우, Q1은 ON, Q2는 OFF가 되며, 출력 전압 Vout은 Vcc가 되고, 전체 전류 I는 0이 된다. 그리고, 입력단 전압 Vin이 5V 인 경우, Q1은 OFF, Q2는 ON이 되며, 출력 전압 Vout은 0이 되고, 전체 전류 I는 I가 된다.As shown in Fig. 2, when the input terminal voltage Vin 0V of the inverted gate circuit, Q 1 is ON, Q 2 is OFF, the output voltage Vout is Vcc, and the total current I is zero. When the input terminal voltage V in is 5 V, Q 1 is turned OFF, Q 2 is turned ON, the output voltage Vout is 0, and the total current I is I.
상술한 논리 회로의 신호에 대한 출력된 전류 또는 전압의 결과는 도 2의 (b)에 나타낸 바와 같이, 입력단 신호의 변화가 있을 때마다, 출력단의 전류 또는 전압의 결과도 같이 변화기 때문에, 전력분석 공격으로 용이하게 해킹할 수 있는 문제점이 있었다.As a result of the output current or voltage with respect to the signal of the logic circuit described above, as shown in (b) of FIG. 2, each time there is a change in the input terminal signal, the result of the current or voltage of the output stage also changes, so that the power analysis There was a problem that can be easily hacked into an attack.
이와 같은 이유로, 본 발명에서는 논리 게이트의 출력단에 논리 게이트와 특성이 동일한 FET 회로를 추가하여, 논리 게이트의 출력 전류 또는 전압의 변화에 무관하게 논리 게이트의 전체 전류량을 일정하게 유지하므로, 해밍 웨이트 모델(Hamming Weight Model)을 이용한 DPA에 의한 방어 기능을 제공하는 회로를 제안한다.For this reason, in the present invention, by adding an FET circuit having the same characteristics as the logic gate to the output terminal of the logic gate, the total amount of current in the logic gate is kept constant regardless of the change in the output current or voltage of the logic gate. We propose a circuit that provides a defense function by DPA using a Hamming Weight Model.
여기서, 해밍 웨이트 모델(Hamming Weight Model)을 이용한 DPA 공격은 스마트 카드내의 프로세서는 데이터가 처리되어 지는 과정에서 데이터의 해밍 웨이트(hamming weight)의 값을 갖는 데이터는 낮은 해밍 웨이트의 값을 갖는 데이터보다 데이터 처리과정에서 더 많은 전력을 소비하기 때문에, 비밀키와 메시지가 연산될 때 소비되는 전력을 이용하여 비밀키를 알아내는 방법을 말한다.Here, in the DPA attack using the Hamming Weight Model, the processor in the smart card has a hamming weight of the data in the process of processing the data, and the data has a lower Hamming weight. Since it consumes more power during data processing, it refers to a method of determining the secret key using the secret key and the power consumed when the message is computed.
그러므로, 본 발명에서는 프로세서 즉, 논리 게이트 회로의 출력단에 동일한 특성의 FET 소자를 설치하여 출력단의 전류의 값을 일정하게 함으로써, 해밍 웨이트(hamming weight) 값을 거의 같게 하여 비밀키와 메시지가 연산될 때 소비되는 전력을 이용한 비밀키를 알아내는 것을 원천적으로 봉쇄하는 것을 제안한다.
Therefore, in the present invention, the FET device having the same characteristic is provided at the output of the processor, that is, the logic gate circuit, so that the value of the current at the output is constant, so that the Hamming weight value is almost the same so that the secret key and the message can be calculated. It is proposed to block the source to find the secret key using the power consumed at the time.
도 3은 본 발명에 따른 또 다른 실시예로서, 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로의 구성을 나타낸 회로도와(도 3의 (a)), 출력단 전압 또는 전류의 그래프이다.(도 3의 (b))FIG. 3 is a circuit diagram showing a configuration of a logic circuit capable of preventing a power analysis attack using a Hamming weight model according to another embodiment of the present invention (FIG. 3A) and a graph of an output terminal voltage or current. ((B) of FIG. 3)
도 3에 나타낸 바와 같이, 본 발명의 실시예에 따른 전력 분석공격을 방지할 수 있는 논리회로는 2개의 FET 소자로 이루어진 논리 게이트 회로(111)와, 상기 논리 게이트의 출력단에 상기 논리 게이트와 동일한 특성의 FET 소자(210)가 설치되어, 상기 논리 회로의 전체 전류를 일정하게 유지시키는 것을 특징으로 한다. 즉 도 2에서 예시한 반전 게이트 회로와 동일한 논리 회로이다.As shown in FIG. 3, a logic circuit capable of preventing a power analysis attack according to an exemplary embodiment of the present invention includes a
도 3의 (b)에 나타낸 바와 같이, 논리 신호에 의한 입력 전압의 변화에 따라 출력단 전압이 변화고 있음에도, 전체 전류는 I1 및 I2가 같다면, 일정하게 나타난다. 즉, 출력단(230)에 설치한 FET 소자가 논리 게이트와 동일한 특성을 갖는 소자이면 전체전류는 동일하게 되어 해밍 웨이트 값을 일정하게 유지시킨다. 즉, 해밍 웨이트 값에 의한 DPA 공격을 원천적으로 봉쇄하게 된다.
As shown in Fig. 3B, even though the output terminal voltage changes with the change of the input voltage by the logic signal, the total current appears constant if I 1 and I 2 are the same. In other words, if the FET device provided in the
도 4는 본 발명에 따른 또 다른 실시예로서, 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로의 구성을 나타낸 회로도이다. 도 4에 나타낸 바와 같이, 본 발명에 따른 전력 분석공격 방지 논리회로는 MOS형의 논리 게이트 회로와, 상기 논리 게이트 회로의 출력단에 설치되는 FET 소자와, 상기 논리 게이트 입력단에 설치되는 가변저항을 포함하되, 상기 가변저항의 조정을 통해 논리 회로 전체 전류를 일정하게 유지시키는 것을 특징으로 한다.FIG. 4 is a circuit diagram illustrating a logic circuit capable of preventing a power analysis attack using a hamming weight model according to another embodiment of the present invention. As shown in Fig. 4, the power analysis attack prevention logic circuit according to the present invention includes a MOS type logic gate circuit, an FET element provided at an output terminal of the logic gate circuit, and a variable resistor provided at the logic gate input terminal. However, it is characterized in that to maintain a constant current of the entire logic circuit by adjusting the variable resistor.
본 발명의 실시예는 도 4에 나타낸 바와 같이, MOS형의 게이트(113) 회로 출력단에 FET 소자(210)를 설치하고, FET 소자의 소스와 Vcc 단자 연결 부위에 가변저항(215)을 연결하게 되면, 입력단 전압 Vin에서 로직에 따라 O 또는 1을 번갈아 입력하게 되면, 전체 전류는 I1 또는 I2로 나타나게 되는데, 상기 가변저항(215)을 조정하게 되면 I1과 I2를 동일하게 설정할 수 있게 되어, 결과적으로 전체 전류(I)를 일정하게 유지시킬 수 있게 된다.In the embodiment of the present invention, as shown in FIG. 4, the
그러므로, 본 발명의 실시예는 출력단에 FET 소자(210)와 가변저항(215)을 통해 논리 신호에 따른 전체 전류를 일정하게 유지시킴으로써, 해밍 웨이트 값에 의한 DPA 공격을 원천적으로 봉쇄할 수 있게 된다. Therefore, according to the embodiment of the present invention, the
그리고, 본 발명에 따른 또 다른 실시예로서, 상술한 해밍 웨이트 모델을 이용한 전력 분석공격 방지 논리회로를 포함하는 스마트 카드를 제공함으로써 간단한 구성으로 보안 기능을 강화시킬 수 있게 된다.
In addition, as another embodiment according to the present invention, by providing a smart card including the power analysis attack prevention logic circuit using the above-described Hamming weight model it is possible to enhance the security function with a simple configuration.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능 하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
While the invention has been shown and described with respect to the specific embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention as defined by the appended claims. Anyone with it will know easily.
Claims (3)
상기 논리 게이트의 출력단에 게이트를 연결하고 공급전원(Vcc)에 소스가 연결되는 상기 논리게이트의 FET 소자와 동일한 특성을 갖는 하나의 FET 소자가 설치되어,
상기 논리 게이트의 전체 전류(I)를 일정하게 유지시키는 것을 특징으로 하는 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로.
A logic gate consisting of one or two FET devices,
One FET device having the same characteristics as that of the FET device of the logic gate connected to a gate at an output terminal of the logic gate and a source connected to a supply power supply Vcc is provided.
A logic circuit capable of preventing a power analysis attack using a Hamming weight model, characterized in that the overall current (I) of the logic gate is kept constant.
상기 논리 게이트 회로의 출력단에 게이트를 연결하고 공급전원(Vcc)에 소스가 연결되는 하나의 FET 소자와,
상기 FET 소자의 소스와 공급전원(Vcc) 사이에 연결하는 가변저항을 포함하되,
상기 가변저항의 조정을 통해 논리 회로 전체 전류를 일정하게 유지시키는 것을 특징으로 하는 해밍 웨이트 모델을 이용한 전력 분석공격을 방지할 수 있는 논리회로.
One MOS type logic gate circuit,
A FET device having a gate connected to an output terminal of the logic gate circuit and a source connected to a power supply Vcc;
It includes a variable resistor connected between the source and the supply power (Vcc) of the FET device,
A logic circuit capable of preventing a power analysis attack using a Hamming weight model, characterized in that to maintain a constant current of the entire logic circuit by adjusting the variable resistor.
Smart card comprising a logic circuit that can prevent the power analysis attack of claim 1 or claim 2.
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