KR101256695B1 - 일반화된 레이크 수신을 통한 적응형 타이밍 회복 - Google Patents

Abstract

수신기에서 동작 모드를 결정하는 방법 및 장치가 본원에 설명되어 있다. 수신기 내의 딜레이 탐색기는 수신된 신호에서 신호 이미지를 검출한다. 수신기가 RAKE 수신기일 때, 다수의 RAKE 핑거는 상이한 딜레이에서 수신된 신호의 시간-시프트된 버전을 코히어런트하게 결합한다. 대안적으로, 수신기가 칩 등화 수신기일 때, FIR 필터는 수신된 신호에서 신호 이미지를 코히어런트하게 사전-결합한다. 프로세서는 딜레이를 결정한다. 특히, 프로세서는 단일-딜레이 수신기 모드에 대한 제1 신호 품질 메트릭을 발생시키고, 다중-딜레이 수신기 모드에 대한 제2 신호 품질 메트릭을 발생시킨다. 제1 및 제2 신호 품질 메트릭의 비교에 기초하여, 프로세서는 신호 이미지를 프로세싱하기 위하여 단일-딜레이 또는 다중-딜레이 수신기 모드를 선택한다.

수신기, 딜레이 탐색기, 신호 이미지, 수신기 모드, 품질 메트릭.

Description

일반화된 레이크 수신을 통한 적응형 타이밍 회복{ADAPTIVE TIMING RECOVERY VIA GENERALIZED RAKE RECEPTION}

본 발명은 일반적으로 코드 분할 다중 접속(CDMA) 시스템용 RAKE 수신기에 관한 것이며, 특히 RAKE 수신기에서 RAKE 핑거의 핑거 위치를 결정하는 방법 및 장치에 관한 것이다.

무선 통신 시스템에서, 송신된 신호는 다중 전파 경로를 통하여 이동하여, 수신된 신호가 신호의 다수의 시간-시프트된 버전의 합성이도록 할 수 있다. 본원에서 신호 이미지라 칭해지는 수신된 신호의 여러 시간-시프트된 버전은 여러 위상 및 감쇠 영향을 받게 된다. 다수의 시간-시프트된 신호 이미지는 수신기에서 예측 불가능한 방식으로 결합되어, 신호 페이딩을 초래한다.

CDMA 수신기는 전형적으로 다중-경로 전파로 인한 신호 페이딩을 제거하기 위하여 RAKE 수신기를 사용한다. RAKE 수신기의 목적은 개별적인 신호 이미지를 검출하고 이들을 코히어런트하게 결합하는 것이다. RAKE 수신기는 전형적으로 여러 시간-시프트된 신호 이미지를 개별적으로 디스프레딩하기 위하여 핑거라고 종종 칭해지는 다수의 상관기, 및 상관기 출력을 결합하는 결합기를 포함한다. 예를 들어, RAKE 수신기는 M개의 가장 강한 신호 이미지를 검출하여 결합할 수 있다. 딜레이 탐색기는 수신된 신호를 프로세싱하여 가장 강한 신호 이미지에 대응하는 딜레이를 식별하고, 핑거 배치 프로세서는 이러한 딜레이(지연)에 기초하여 핑거 배치를 결정한다. 핑거 배치의 프로세스는 신호 이미지와 RAKE 핑거를 시간적으로 정렬하기 위하여 각각의 RAKE 핑거에 딜레이를 할당하는 것을 포함한다. 단순한 핑거 배치 방법은 딜레이 탐색기에 의해 발견된 J개의 가장 강한 신호 이미지의 딜레이를 각각의 RAKE 핑거에 할당하는 것이다.

전형적으로, 핑거 배치는 딜레이의 함수로서 신호 전력을 제공하는 규정된 탐색 윈도우를 통하여 추정된 전력 딜레이 프로파일(PDP)을 발생시킴으로써 시작된다. 예시적인 PDP가 도1에 도시되어 있다. 딜레이 탐색기는 수신된 신호 샘플의 신호 전력을 측정한다. 샘플들 간의 간격은 탐색 그리드(search grid)를 규정하고, 신호 전력 측정치는 PDP를 규정한다. 본원에서 "피크" 방법이라 칭해지는 핑거 배치에 대한 하나의 방법은 PDP에서의 피크 또는 국부적인 최대값에 또는 이들 부근에 핑거를 배치하는 것이다. 이상적으로는, RAKE 핑거는 PDP 내의 피크에 대응하는 정확한 딜레이에 배치될 것이다. 도1에 도시된 바와 같이, PDP의 피크에 RAKE 핑거를 정확하게 배치하는 것은 탐색 그리드가 항상 PDP에서의 피크와 정렬되지는 않기 때문에, 항상 가능하지는 않다. PDP에서의 실제 피크는 탐색 그리드의 그리드 지점들 사이에 있을 수 있다.

탐색 그리드의 실제 채널 딜레이(들)와의 정렬은 성능에 영향을 준다. 이 점을 설명하기 위하여, 간단한 평탄(1-탭) 채널을 고려하자. 이와 같은 신호를 수신할 시에, CDMA 수신기는 확산 코드의 시간-시프트된 버전을 수신된 신호와 상관시 키도록 시도한다. 탐색기에 의해 제공된 시간-시프트(딜레이)는 탐색 그리드 레졸루션(search grid resolution)의 함수이다. 그리드가 채널 딜레이와 정렬되는 경우, 모든 다른 코드의 컨트리뷰션(contributioin)은 직교이어서, 간섭이 존재하지 않는다. 그리드가 채널 딜레이와 정렬되지 않는 경우, 직교 특성은 손실되고, 다른 코드의 컨트리뷰션은 간섭으로서 나타난다. 성능에 대한 오정렬의 영향은 16-QAM과 같은 더 고차의 변조가 사용되는 매우 높은 데이터 레이트에서 상당히 클 수 있는데, 그 이유는 이 변조가 자기-간섭에 매우 민감하기 때문이다. 그러므로, 경로 딜레이가 2개의 샘플링 간격들 사이에 있을 때, 성능이 매우 저하될 수 있다. 결과적으로, 데이터 처리량은 RAKE 핑거에 할당된 핑거 딜레이가 신호 이미지의 경로 딜레이에 대응하는 높은 데이터 레이트 및 RAKE 핑거에 할당된 핑거 딜레이가 경로 딜레이와 정렬되지 않는 훨씬 더 낮은 데이터 레이트 사이에서 변동할 수 있다.

본 발명은 수신기에서 동작 모드를 결정하는 방법에 관한 것이다. 일반적으로, 상기 방법은 딜레이 탐색기를 사용하는 수신기에 의해 수신된 신호에서 신호 이미지를 식별하는 단계를 포함한다. 그 후, 수신기 내의 프로세서는 단일-딜레이 수신기 모드 및 다중-딜레이 수신기 모드에 대해 예상되는 제1 및 제2 품질 메트릭(quality metric)을 각각 결정한다. 그 후, 상기 프로세서는 제1 및 제2 품질 메트릭의 비교에 기초하여 단일-딜레이 또는 다중-딜레이 수신기 모드 중 하나를 선택한다. 단일-딜레이 수신기 모드가 선택될 때, 수신기는 단일 딜레이를 사용하여 신호 이미지를 프로세싱한다. 다중-딜레이 수신기 모드가 선택될 때, 수신기는 다중 딜레이를 사용하여 신호 이미지를 프로세싱한다.

하나의 실시예에서, 수신기는 RAKE 수신기를 포함하고, 여기서 본 발명은 RAKE 수신기에서 핑거 배치 가중 계수를 결정하는 방법에 관한 것이다. 이 예시적인 실시예에 따르면, 딜레이 탐색기는 수신된 신호에서 신호 이미지를 식별하도록 구성되며, 핑거 배치 프로세서는 단일-핑거 수신기 모드 또는 다중-핑거 수신기 모드 중 하나를 선택하도록 구성된다. 핑거 배치 프로세서는 단일-핑거 수신기 모드 및 다중-핑거 수신기 모드에 대한 제1 및 제2 신호 품질 메트릭을 각각 발생시키고, 가장 양호한 메트릭을 생성하는 수신 모드를 선택하도록 구성된다. 수신기 모드의 선택은 수신된 신호의 모든 검출된 신호 이미지에 대해서, 또는 단지 선택된 신호 이미지에 대해서만 수행될 수 있다. 예를 들어, 수신기 모드의 선택은 가장 강한 신호 이미지에 대해서만, 또는 신호 강도 기준과 같은 소정의 기준을 충족시키는 모든 신호 이미지에 대해서 수행될 수 있다. 모드 선택은 선택적으로 인에이블되고 디스에이블될 수 있다. 예를 들어, 모드 선택은 단일 신호 이미지를 포함하는 비-분산형 채널에 대해서만 인에이블되고, 하나 이상의 신호 이미지를 포함하는 분산형 채널에 대해서 디스에이블될 수 있다. 다른 실시예에서, 다른 기준이 고려될 수 있다. 예를 들어, 모드 선택은 선택된 변조 방식 및 데이터 레이트에 대해서만 인에이블될 수 있다.

또 다른 실시예에서, 수신기는 칩 등화 수신기를 포함한다. 칩 등화 수신기의 경우에, J개의 탭을 갖는 필터가 수신된 신호를 필터링하도록 구성된다. 다수의 필터 탭 및 각 필터 탭에 할당된 딜레이가 신호 품질 메트릭의 평가에 기초하여 적응형으로 결정된다.

도1은 수신된 복합 신호에서 신호 이미지를 식별하기 위하여 RAKE 수신기의 경로 탐색기에 의해 사용되는 예시적인 전력 딜레이 프로파일을 도시한 도면.

도2는 본 발명의 하나의 예시적인 실시예에 따른 RAKE 수신기를 포함하는 무선 수신기를 도시한 도면.

도3은 RAKE 수신기용 RAKE 핑거를 도시한 도면.

도4는 RAKE 프로세서를 도시한 도면.

도5는 본 발명에 따른 예시적인 모드 선택 절차를 도시한 흐름도.

도6은 단일 품질 메트릭을 계산하는 예시적인 방법을 도시한 흐름도.

도7은 전파 채널의 경로 딜레이로부터 핑거 오프셋을 결정하는 방법을 도시한 도면.

도8은 경로 딜레이로부터 핑거 오프셋을 결정하는 제1 예시적인 절차를 도시한 흐름도.

도9는 경로 딜레이로부터 핑거 오프셋을 결정하는 제2 예시적인 절차를 도시한 흐름도.

도10은 경로 딜레이로부터 핑거 오프셋을 결정하는 제3 예시적인 절차를 도시한 흐름도.

도11은 본 발명에 따른 예시적인 칩 등화 수신기를 도시한 도면.

본 발명은 RAKE 수신기 또는 칩 등화 수신기에서 핑거 배치를 결정하는 방법 및 장치에 관한 것이다. 본원에 사용되는 바와 같이, 용어 RAKE 수신기는 본원에 참조되어 있는 미국 특허 번호 6,363,104에 설명된 바와 같은 일반화된 RAKE(G-RAKE) 수신기를 포함한다. 본 발명은 단일-입력 단일-출력(SISO) 수신기, 다중-입력 단일-출력(MISO) 수신기, 및 다중-입력 다중-출력(MIMO) 수신기에 적용된다.

도2는 본 발명의 하나의 예시적인 실시예에 따른 RAKE 수신기(10)를 포함하는 무선 수신기(5)를 도시한다. 무선 수신기(5)는 수신 안테나(12), 수신 프론트-엔드(14), RAKE 수신기(10), 및 디코더(28)를 포함한다. RAKE 수신기(10)는 RAKE 프로세서(30), 다중-경로 신호에서 각각의 신호 이미지를 검출하는 다수의 RAKE 핑거(16) 및 RAKE 핑거(16)의 출력을 결합하여 결합된 RAKE 출력 신호를 발생시키는 가중 네트워크(22)를 포함한다. 디코더(28)는 결합된 RAKE 출력 신호를 디코딩한다. 수신기 프론트-엔드는 안테나(12)로부터 수신된 신호를 필터링하고, 하향-변환하고, 샘플링하여 프로세싱을 위한 기저대역 신호를 발생시킨다. 샘플링 간격은 예를 들어, 칩 주기(T_c)의 1/2일 수 있다. 수신기 프론드-엔드(14)로부터의 신호 샘플은 하나 이상의 RAKE 핑거(16)에 입력되고, 상기 RAKE 핑거의 기능은 선택된 신호 이미지, 전형적으로 L개의 가장 강한 신호 이미지를 디스프레딩하는 것이다. 도3에 도시된 바와 같이, 각각의 RAKE 핑거(16)는 딜레이 요소(18) 및 상관기(20)를 포함한다. 딜레이 요소(18)는 RAKE 프로세서(30)에 의해 결정된 구성 가능한 딜레이만큼 수신된 신호를 딜레이시킴으로써 핑거(16)를 선택된 신호 이미지와 정렬시킨다. 상관기(20)는 수신된 신호를 디스프레딩하기 위하여 딜레이된 신호를 원하는 신호와 관련되는 공지된 확산 시퀀스와 상관시킨다. 상관 프로세스의 결과로서, 수신된 신호에 포함되는 원하지 않는 신호가 수신기에 잡음으로서 나타난다. 가중 네트워크(22)는 개별적인 RAKE 핑거(16)로부터 출력되는 디스프레딩된 신호를 가중시키고 결합한다. 가중 요소(24)는 각각의 RAKE 핑거 출력에 가중 계수를 인가하고, RAKE 결합기(26)는 가중된 RAKE 출력 신호를 결합하여 본원에서 RAKE 출력 신호라 칭해지는 결합된 판정 통계치를 발생시킨다. RAKE 출력 신호는 디코더(28)에 인가되는데, 상기 디코더는 RAKE 출력 신호를 디코딩하여 원래 송신된 신호의 추정치를 발생시킨다.

RAKE 프로세서(30)는 RAKE 핑거의 수와 배치, 및 개별적인 RAKE 핑거 출력에 인가된 결합 가중치를 결정한다. 도4는 본 발명의 하나의 예시적인 실시예에 따른 RAKE 프로세서를 도시한다. RAKE 프로세서(30)는 딜레이 탐색기(32) 및 핑거 배치 프로세서(34)를 포함한다. 딜레이 탐색기(32)는 수신된 신호에서 개별적인 신호 이미지를 식별하고, 각각의 신호 이미지와 관련된 딜레이를 결정한다. 특히, 딜레이 탐색기(32)는 소정의 탐색 윈도우를 통하여 수신된 신호 샘플의 신호 전력을 측정함으로써 도1에 도시된 바와 같은 전력 딜레이 프로파일을 발생시킨다. 샘플링 간격은 하나의 칩 주기 또는 그 이하일 수 있다. 도1은 신호 샘플들 사이에 1/2 칩 간격을 가정한 전력 딜레이 프로파일을 도시한다. 신호 이미지를 검출하는 하나의 방법은 PDP에서 국부적인 최대값을 검출하고, 상기 국부적인 최대값을 규정된 임계값과 비교하는 것이다. 이러한 국부적인 최대값의 딜레이는 수신된 다중-경로 신호 에서의 신호 이미지의 경로 딜레이로서 취해진다. 검출된 신호 이미지의 경로 딜레이는 핑거 배치 프로세서(34)에 입력된다. 핑거 배치 프로세서(34)는 딜레이 탐색기(32)에 의해 제공된 경로 딜레이 추정치에 기초하여 RAKE 핑거(16)의 수 및 배치를 결정한다. 부가적으로, 핑거 배치 프로세서(34)는 개별적인 RAKE 핑거 출력들에 인가될 가중 계수를 계산한다.

핑거 배치 프로세서(34)는 핑거 로케이터(35), 채널 추정기(36), 결합 가중치 발생기(38), 및 메트릭 계산기(40)를 포함한다. 핑거 로케이터(35)는 경로 탐색기(32)에 의해 보고되는 추정된 경로 딜레이에 기초하여 RAKE 핑거(16)의 위치를 결정한다. 종래의 RAKE 수신기에서, RAKE 핑거(16)는 전형적으로 L개의 가장 강한 딜레이를 할당받는다. G-RAKE 수신기에서, 부가적인 RAKE 핑거(16)는 임의의 경로 딜레이에 대응하지 않는 수신된 신호를 검출하는데 사용된다. 채널 추정기(36)는 각각의 할당된 RAKE 핑거(16)에 대하여 송신기로부터 수신기로의 전파 채널의 추정치를 발생시킨다. 채널 추정치는 결합 가중치 발생기(38)에 제공된다. 결합 가중치 발생기(38)는 RAKE 핑거 출력에 인가되는 결합 가중치를 계산한다. 결합 가중치 발생기(38)는 예를 들어, 최대 비 결합(MRC) 기준에 기초하여 결합 가중치를 계산할 수 있다. MRC 결합의 경우에, 결합 가중치는 각각의 RAKE 핑거용 상관기(20)의 출력에서 신호 전력 또는 신호 전력 대 간섭 전력 비(SIR)에 기초한다. 특정 RAKE 핑거(16)에 대한 신호(SIR)가 낮은 경우, 상기 신호는 낮은 가중 팩터를 할당받을 것이다. 반대로, 특정 RAKE 핑거(16)에 대한 신호(SIR)가 높은 경우, 상기 신호는 큰 가중 팩터를 할당받을 것이다. 전체 G-RAKE 결합에 의하면, 결합 가중치 발생 기(38)는 RAKE 핑거(16)에 걸친 임페어먼트 상관(impairment correlation)을 계산하고, 임페어먼트 공분산 메트릭스(R)를 발생시킨다. 결합 가중치 발생기(38)는 그 요소가 RAKE 핑거(16)의 출력에 대한 가중 팩터인 가중 벡터(w)를 발생시키기 위하여 임페어먼트 공분산 매트릭스(R)의 역과 채널 추정기(36)으로부터의 채널 추정치 벡터()를 승산한다.

일부 상황에서, 딜레이 탐색기(32)는 수신된 신호에서 지배적인 신호 이미지를 검출할 수 있다. 이 상황은 예를 들어, 송신기 및 수신기 사이에 직가시 경로(direct line-of-sight)가 존재할 때 발생할 수 있다. 지배적인 신호 이미지는 비-분산형 채널을 나타내는 단지 하나의 검출된 신호 이미지가 존재하는 경우에 존재할 것이다. 채널이 분산형이고 하나 이상의 신호 이미지가 검출되는 경우, 지배적인 신호 이미지의 존재는 검출된 신호 이미지의 SIR 또는 상대적인 신호 전력에 기초하여 결정될 수 있다. 가장 강한 신호 이미지의 SIR 또는 신호 전력이 소정의 량만큼 모든 다른 신호 이미지의 SIR 또는 신호 전력을 초과하는 경우, 지배적인 신호 이미지는 존재한다고 간주될 수 있다.

지배적인 신호 이미지가 존재할 때, 수신은 신호 품질 메트릭에 기초하여 수신기 모드를 선택하는 적응형 핑거 배치 알고리즘을 사용함으로써 개선될 수 있다. 탐색 그리드 또는 딜레이 추정 그리드가 지배적인 신호 이미지의 경로 딜레이와 정렬되지 않을 때, 수신은 다수의 RAKE 핑거를 PDP에서의 피크에 인접하게 배치함으로써 개선될 수 있다. 이 경우에, 다수의 RAKE 핑거의 출력을 결합하는 것은 보간 형태로서 수행된다. 최종 결과는 경로 딜레이에 배치된 단일 RAKE 핑거에 가까워진다. 탐색 그리드가 경로 딜레이와 정렬되어 PDP에서의 피크가 경로 딜레이에 있거나 경로 딜레이에 매우 가까울 때, 부가적인 RAKE 핑거(16)의 사용은 필요하지 않다.

본 발명의 하나의 양상에 따르면, 핑거 배치 프로세서(34)는 16-QAM에서와 같이 송신된 심벌의 추정치 또는 관련된 통계치를 생성하기 위하여 결합되는 RAKE 핑거의 수를 적응형으로 결정한다. 이 프로세스는 본원에서 모드 선택이라 칭해진다. 핑거 배치 프로세서(34)는 단일 품질 메트릭을 평가하여 다양한 핑거 배치 방법 또는 수신기 모드를 가정한다. 추정된 PDP에서의 피크에 배치된 단일 RAKE 핑거(16)를 사용하는 단일-핑거 수신기 모드에 대해 본원에서 단일-핑거 메트릭이라 칭해지는 제1 신호 품질 메트릭이 결정된다. 추정된 PDP에서의 피크에 인접하게 배치된 다수의 RAKE 핑거(16)를 사용하는 다중-핑거 수신기 모드에 대해 본원에서 다중-핑거 메트릭이라 칭해지는 제2 신호 품질 메트릭이 결정된다. 하나의 실시예에서, 다중-핑거 메트릭은 3개의 동일하게 이격된 RAKE 핑거(16)에 기초하여 계산되고, 추정된 PDP에서의 피크 상에서 센터링된다. 핑거 간격은 전형적으로 다수의 샘플 간격이다. 이 경우에, 샘플 그리드는 핑거 배치 그리드로서 사용된다. 그러나, 당업자는 핑거 배치 그리드가 샘플 그리드와 상이할 수 있다는 것을 인식할 것이다. 어느 경우든, RAKE 핑거들(16) 간의 간격은 나이퀴스트 기준보다 더 적어야 한다. 메트릭 추정에 기초하여, 핑거 배치 프로세서(34)는 단일-핑거 수신기 모드 또는 다중-핑거 수신기 모드 중 하나를 선택한다.

본 발명은 또한 단일-핑거 수신기 모드 및 2개 이상의 다중-핑거 수신기 모 드 사이를 선택하는데 사용될 수 있다. 예를 들어, 3개의-핑거 메트릭 및 5개의-핑거 매트릭이 단일 핑거-메트릭 이외에 결정될 수 있다. 부가적으로, 상이한 경로 딜레이를 가정함으로써 각각의 다중-핑거 수신기 모드에 대해 다수의 채널 조건이 고려될 수 있다.

도5는 RAKE 수신기에서 핑거 배치를 결정하는 예시적인 절차를 도시한다. 딜레이 탐색기(32)는 수신된 신호에서 신호 이미지를 검출하고(블록 52), 지배적인 신호 이미지가 존재하는지를 결정한다(블록 54). 다수의 신호 이미지가 존재하고 지배적인 신호 이미지가 존재하지 않는 경우, 핑거 배치는 종래의 방식으로 수행될 수 있다(블록 56). 단지 하나의 신호 이미지가 존재하는 경우인 지배적인 신호 이미지가 존재하는 경우, 핑거 배치 프로세서(34)는 수신기 모드, 예를 들어, 단일-핑거 또는 다중-핑거를 선택한다. 수신기 모드를 결정하기 위하여, 핑거 배치 프로세서(34)는 단일-핑거 수신기 모드 및 다중-핑거 수신기 모드 둘 모두에 대하여 추정된 신호-대-간섭비(SIR) 또는 다른 신호 품질 메트릭을 계산한다(블록 58). 그 후, 핑거 배치 프로세서(34)는 단일 핑거 및 다중-핑거 모드에 대해 계산된 SIR을 비교하고 SIR을 최대화시키는 모드를 선택함으로써 수신기 모드를 선택한다(블록 60). 선택된 수신기 모드는 수신된 신호를 복조하는데 사용된다(블록 62).

RAKE 수신기에서 SIR을 추정하기 위한 임의의 공지된 기술이 사용될 수 있다. 예를 들어, 결합 수신기에서, SIR은:

(1.1)에 의해 추정될 수 있고,

여기서, w는 결합 가중치 벡터(스칼라)이고,

는 추정된 순 응답 벡터(스칼라)이며, R은 추정된 임페어먼트 공분산 매트릭스(스칼라)이다. SIR을 계산하는데 사용되는 결합 가중치(w)는 시험적인 결합 가중치일 수 있다. RAKE 핑거 출력을 결합하는데 사용되는 결합 가중치(w)는 더 정확한 정보에 기초하고, SIR을 계산하는데 사용되는 것과 상이할 수 있다.

SIR을 결정하는데 있어서 제1 단계는 핑거 배치를 결정하는 것이다. 단일-핑거 수신기 모드에 대하여, RAKE 핑거(16)에 대한 핑거 딜레이는 딜레이 탐색기(32)에 의해 보고되는 딜레이에 위치된다. 다중-핑거 수신 모드에서, 원하는 수(J)(전형적으로 홀수)의 RAKE 핑거(16)가 경로 탐색기(32)에 의해 보고되는 PDP에서의 피크에 대응하는 딜레이에 센터링될 수 있다. 핑거 간격(Δ)은 나이퀴스트 기준을 충족시켜야 한다(WCDMA의 경우에 < 0.8 칩). 일례로서 3개의 RAKE 핑거(16)를 가정하면, 핑거 배치 프로세서(34)는 PDP에서의 피크에 대응하는 딜레이(d₁)에 핑거들 중 하나를 배치할 수 있다. 나머지 2개의 핑거는 d₁ 앞뒤에서 소정의 오프셋(Δ)에 각각 배치될 수 있다. 오프셋(Δ)은 예를 들어, 3/4 칩 또는 1/2 칩일 수 있다. 일반적인 규칙으로서, 홀수(J)의 RAKE 핑거가 존재하는 경우, (J-1)/2 핑거(16)가 중심 핑거로부터 +Δ의 증분에 배치되고, (J-1)/2 핑거(16)가 중심 핑거로부터 -Δ의 증분에 배치된다. 핑거 배치가 결정된 후에, 핑거 배치 프로세서(34)는 결합 가중치 벡터(w), 순 응답 벡터(

), 및 임페어먼트 공분산 매트릭스(R)를 계산한다.

결합 가중치 벡터(w), 순 응답 벡터(

), 및 임페어먼트 공분산 매트릭스(R) 를 계산하는 방법은 당업계에 널리 공지되어 있으므로, 본원에서 단지 간략하게 요약된다. RAKE 핑거(16)에 대한 순 응답 벡터(

) 및 임페어먼트 공분산 매트릭스(R)가 제공되면, 결합 가중치 벡터(w)는:

(1.2)에 따라 계산될 수 있다.

순 응답 벡터(

)는 디스프레딩된 파일럿 심벌로부터 채널 추정기(36)에 의해 추정될 수 있다. 순 응답 벡터(

)는 길이(J)의 벡터를 포함하며, 상기 길이(J)의 벡터의 요소는 J개의 RAKE 핑거(16) 모두에 대한 채널 계수를 포함한다. 슬롯 인덱스(j)에서의 순 응답 벡터(

)는:

(1.3)에 의해 제공되며,

여기서 x(m,j)는 j번째 슬롯에서의 m번째 심벌에 대한 디스프레딩된 파일럿 심벌의 벡터이고, s(m)은 시간 인덱스(m)에서 송신되는 공지된 파일럿 심벌이며, N_p는 채널이 추정되는 파일럿 샘플의 수이다.

식 (1.3)은 각각의 RAKE 핑거(16)에서 순 채널 응답의 잡음 있는 추정치를 제공한다. 순 응답 벡터(

)의 더 정확한 추정치는 펄스 형상을 고려함으로써 계산될 수 있다. 먼저, 식 (1.3)에 따라 J개의 핑거 딜레이에 대해 순 응답 벡터(

)가 계산된다. 그 후, L개의 경로 딜레이가 고려되고, 여기서 L은 J보다 작거나 J와 동일하다. L개의 경로 딜레이는 이후에 설명되는 바와 같이 추정될 수 있다. 각각의 추정된 경로 딜레이에 대한 중간 응답 벡터(

)는:

(1.4)에 의해 계산되어 제공되며,

여기서 A는 추정된 경로 딜레이에서 펄스 형상의 자기상관(autocorrelation)을 제공하는 펄스 형상 자기상관 매트릭스이다. JxL 매트릭스인 A에서의 {i,j}번째 요소는 자기상관 함수(r_ff(d_i-τ_i))에 의해 제공되고, 여기서 d_i는 핑거 딜레이이며 τ_i는 추정된 경로 딜레이이다. 중간 응답 벡터(

)로부터, J개의 G-RAKE 핑거(16)에 대한 유효 순 응답 벡터(

)는:

(1.5)에 따라 발생될 수 있고,

여기서 B는 펄스 형상의 자기상관을 사용한 펄스 형상 자기상관 매트릭스이다. RAKE 핑거(16)의 수가 추정된 경로 딜레이의 수(L)와 상이할 수 있다는 점에 주의하라. JxL 매트릭스인 B에서의 {j,l)번째 요소는 자기상관 함수(r_ff(d_i-τ_i))에 의해 제공되고, 여기서 d_i는 핑거 딜레이이며 τ_i는 추정된 경로 딜레이이다. 유효 순 응답 벡터(

)가 G-RAKE 수신기 계산을 위하여

대신 사용된다.

임페어먼트 공분산 매트릭스(R)의 추정치(

)는 순 응답 벡터(

)로부터 계산될 수 있다. 임페어먼트 공분산 매트릭스(R)는 유효 순 응답 벡터(

)로부터 계산될 수 있다. 추정된 임페어먼트 공분산 매트릭스(

)는:

(1.6)에 따라 순 응답 벡터(

)로부터 계산될 수 있다. 식 (1.6)에 따라 계산되는 추정된 임페어먼트 공분산 매트릭스(

)는 식 (1.2) 및 (1.1) 각각에 따라 결합 가중치(w) 및 SIR을 계산하는데 사용될 수 있다. 대안적으로,

(여기서

)에 따라 계산되는 추정된 공분산 매트릭스의 필터링된 버전은 식 (1.2) 및 (1.1) 각각에 따라 결합 가중치 및 SIR을 계산하는데 사용될 수 있다.

2004년 3월 12일자로 출원된 미국 출원 번호 10/800167 및/또는 2005년 5월 31일자로 출원된 미국 출원 번호 60/685,825에 설명된 바와 같은 파라메트릭 방법이 또한 임페어먼트 상관을 계산하는데 사용될 수 있다. 이러한 출원은 본원에서 참조되어 있다. 파라메트릭 방법을 사용하면, 임페어먼트 공분산 메트릭스(R)는:

(1.7)에 따라 계산되며,

여기서 R _l은 다중-사용자 간섭으로 인한 간섭 상관을 나타내는 간섭 상관 매트릭스이고, R _N은 RAKE 핑거(16)에 걸친 잡음 상관을 나타내는 잡음 상관 매트릭스이며, 파라미터(α 및 β)는 피팅 파라미터(fitting parameter)이다. 파라미터(α)는 총 기지국 전력 대 파일럿 채널 전력의 비를 나타내는 반면, β는 배경 잡음을 모델링하는 백색 잡음의 전력 더하기 모델링되지 않은 간섭(셀간 및 아마도 시스템간 GSM/DEGE)을 나타낸다. 피팅 파라미터(α 및 β)는 공지되는 것이 아니라,

(1.8)에 대한 최소 자승 솔루션(least square solution)을 찾아냄으로써 추정될 수 있다.

피팅 파라미터(α 및 β)는 순시 값 또는 필터링된 값일 수 있고, 심벌 기 반, 슬롯 기판, 또는 프레임 기반으로 하여 계산될 수 있다. 일단 피팅 파라미터(α 및 β)가 공지되어 있다면, 임페어먼트 상관 매트릭스(R)는 식 (1.7)에 따라 계산된다. 간섭 상관 매트릭스의 {i,j}번째 요소는:

(1.9)에 의해 제공되며,

여기서 g_l 및 g_q는 식 (1.4)에 의해 제공된 중간 응답 벡터(

)의 l번째 및 q번째 요소이고, d_i 및 d_j는 는 핑거 딜레이이며, τ_l 및 τ_q는 경로 딜레이이고, r_ff(t)는 수신기 필터의 자기상관 함수이며, T_c는 칩 주기이다. 잡음 상관 매트릭스의 {i,j}번째 요소는:

R _N(i,j) = r_ff(d_i - d_j) (1.10)에 의해 제공된다.

도6은 SIR을 계산하는 예시적인 방법을 도시하며, 여기서 결합 가중치는 파라메트릭 방법을 사용하여 계산된다. 먼저, 핑거 로케이터(35)는 딜레이 탐색기(32)에 의해 보고되는 피크에 기초하여 핑거 딜레이를 결정한다(블록 102). 채널 추정기(36)는 채널을 추정하고, 식 (1.3))에 따라 순 응답 벡터(

)를 계산하고(블록 104) 나서, 식 (1.4)에 따라 중간 응답 벡터(

)를 계산한다(블록 106). 중간 응답 벡터(

)는 결합 가중치 발생기(38)에 공급되고, 순 응답 벡터(

)는 결합 가중치 발생기(38) 및 메트릭 계산기(40) 둘 모두에 공급된다. 결합 가중치 발생기(38) 는 식 (1.9)에 따라 간섭 상관 매트릭스(R _l)를 계산하고 식 (1.10)에 따라 잡음 상관 매트릭스(R _N)를 계산한다(블록 108). 다음으로, 결합 가중치 발생기(38)는 피팅 파라미터(α 및 β)를 결정하고(블록 110), 임페어먼트 공분산 매트릭스(R)를 계산한다(블록 112). 그 후, 결합 가중치 발생기(38)는 식 (1.2)에 따라서 순 응답 벡터(

) 및 임페어먼트 공분산 매트리스(R)에 기초하여 결합 가중치(w)를 발생시킨다(블록 114). 최종적으로, 매트릭 계산기는 식 (1.1)에 따라 다중-핑거 수신기 모드에 대한 SIR을 계산한다(블록 116). 단일-핑거 수신기 모드는 종래의 RAKE(예를 들어, MRC) 솔루션을 나타낸다. 결합 가중치, 순 채널 응답, 및 임페어먼트 공분산은 모두 스칼라 량이다. 단일 핑거 모드에 대한 순 채널 응답은 경로 탐색기에 의해 보고된 딜레이(d_l)에 대응하는 길이 J 벡터(

)의 요소이다. 결합 가중치는 순 채널 응답의 복소 공액이다. 임페어먼트 공분산은 자신(R(d_l,d_l))을 가진 경로 탐색기에 의해 보고되는 딜레이의 공분산에 대응하는 다중-핑거 모드에 대해 계산된 임페어먼트 공분산 매트릭스(R)의 요소이다. 식 (1.2)은 단일-핑거 SIR을 결정하기 위하여 이러한 량을 사용한다. 수신기 모드를 선택하기 위하여 다중-핑거 SIR이 단일-핑거 SIR과 비교된다.

다중-핑거 수신기 모드의 경우에, 다수의 RAKE 핑거(16)가 지배적인 신호 이미지의 딜레이 주위에 배치되고, 이러한 수신기 모드에 대해 SIR을 계산하기 위하여 여러 방법이 사용될 수 있다. 본원에서 전체 차수 방법이라 칭해지는 하나의 방 법은 신호 이미지의 전파 경로를 J개의 경로를 가진 분산형 채널로서 취급하고, 수신기가 J = L개의 RAKE 핑거(16)를 사용한다. 이 경우에, 경로 딜레이(τ_l)가 핑거 딜레이(d_j)와 동일하다라고 가정되면, SIR의 계산은 직접적이다. 본원에서 감소된 차수 방법이라 칭해지는 제2 방법은 지배적인 신호 이미지의 전파 경로에 대해 L개의 경로를 가정하고 수신기가 J > L 개의 RAKE 핑거(16)를 사용한다. 이 경우에, 핑거 딜레이(d_j) 및 가정된 경로 딜레이(τ_l) 간의 오프셋이 결정될 필요가 있다. 핑거 딜레이(d_j)는 딜레이 탐색기(32)에 의해 보고되는 피크에서 J개의 핑거 그리드를 센터링함으로써 결정된다. 그 후, 핑거 배치 프로세서(34)는 하나 이상의 경로 딜레이(τ_l)를 가정하고, 가정된 경로 딜레이(τ_l)의 각 세트에 대해 핑거 오프셋(d_j-τ_l)을 결정한다. 이 프로세스는 경로 딜레이에 대해 핑거 배치 그리드를 시프팅시키는 것과 등가이다. 그러므로, 2-경로 모델이 지배적인 신호의 전파 경로를 모델링하는데 사용되고 3개의 RAKE 핑거(16)가 사용되는 경우에, 가정된 경로 딜레이(τ_l)의 각 세트는 각각의 RAKE 핑거(16)에 대해 2개씩, 6개의 핑거 오프셋을 발생시킨다. 가정된 경로 딜레이(τ_l)의 각 세트에 대하여, 메트릭이 계산되고, 최선의 메트릭을 갖는 가정된 경로 딜레이 세트가 SIR을 계산하는데 사용된다. 그 후, 순 응답 벡터(

), 임페어먼트 공분산 매트릭스(R), 및 결합 가중치(w)가 상술된 바와 같이 계산될 수 있다.

감소된 차수 채널 모델을 설명하기 위하여, 단일 경로 모델이 지배적인 신호 이미지의 전파 경로를 모델링하는데 사용되고 수신기가 3개의 RAKE 핑거(16)를 사용한다고 가정하자. 핑거 딜레이는 중간 핑거(16)에 대해 d_l, 중간 핑거(16)의 우측 핑거(16)에 대해 d_l+Δ, 중간 핑거(16)의 좌측 핑거에 대해 d_l-Δ로 표시된다. 도7에 도시된 바와 같이, 경로 딜레이()의 위치에 대한 다수의 가정이 행해지고, 경로 탐색기(32)에 의해 보고된 딜레이(d_l)에 대응하는 경로 딜레이 및 다른 가정된 경로 딜레이는 ±Δ_H의 단위이다. Δ_H에 대한 전형적인 값은 칩 주기의 1/16이다. 가정된 경로 딜레이는 도7에서 x로 표시된다. 그러므로, 경로 딜레이(τ_l)에 대한 N개의 가정에 대하여, Δ_H의 증분에서 (N-1)/2개의 가정이 행해지고, -Δ_H의 증분에서 (N-1)/2개의 가정이 행해진다. 각 가정에 대한 핑거 오프셋의 세트는 {d_l + Δ- τ_l, d_l - τ_l, d_l - Δ-τ_l}로 제공된다.

가정된 경로 딜레이를 추정하고 최선의 가정을 선택하기 위하여 다수의 메트릭이 사용될 수 있다. 하나의 방법은 채널 계수를 추정하고 각 가정에 대한 로그-우도(log-likelihood)를 계산한다. 로그-우도를 최소화하는 가정이 선택된다. 도8은 이 방법을 도시한다. 핑거 딜레이는 딜레이 탐색기(32)에 의해 보고되는 PDP에서의 피크에서 핑거 그리드를 센터링함으로써 결정된다(블록 200). 그 후, 카운터를 0으로 설정함으로써 카운터(n)가 초기화된다(블록 202). 각각의 가정에 대해 채널 계수가 발생되고(블록 204), 각각의 가정에 대해 로그-우도 메트릭이 계산된다 (블록 206). 로그-우도 메트릭은 Bottomley 등의 Optimizing the Performance of Limited Complexity RAKE Receiver, Proc. 48th IEEE Vehicle Technology Conf., Ottawa, Canada, May 1998, 및 미국 특허 출원 번호 6,839,378에 설명되어 있다. 비-샘플 위치에서 디스프레딩된 값을 획득하기 위하여 보간이 사용될 수 있다. 블록(206)에서 로그-우도 메트릭을 결정한 후에, 핑거 배치 프로세서(34)는 카운터(n)를 증분시키고(블록 208), 카운터(n)를 원하는 가정 수(N)와 비교한다(블록 210). n < N인 경우, 상기 프로세스는 다음 가정에 대해 반복된다. N = N인 경우, 핑거 배치 프로세서(34)는 로그-우도 메트릭을 최소화하는 가정을 선택한다(블록 212). 다중-핑거 수신 모드에 대한 최선의 가정을 선택한 후에, 다중-핑거 수신기 모드에 대한 SIR이 상술된 바와 같이 계산되고, 단일-핑거 수신기 모드에 대한 SIR과 비교된다. 그 후, 핑거 배치 프로세스는 SIR을 최대화하는 수신기 모드를 선택한다.

가정된 경로 딜레이를 선택하는 또 다른 방법은 SIR을 메트릭으로서 사용하여 다중-핑거 수신기 모드에 대한 최선의 가정을 선택하는 것이다. 도9는 이 방법을 도시한다. 핑거 딜레이는 딜레이 탐색기(32)에 의해 보고되는 딜레이에서 핑거 그리드를 센터링함으로써 결정된다(블록 300). 그 후, 핑거 배치 프로세서(34)는 순 응답 벡터(

) 및 잡음 상관 매트릭스(R _N)를 계산한다(블록 302). 잡음 상관 매트릭스(R _N)가 가정된 경로 딜레이와 무관하다는 점에 주의하라. 핑거 배치 프로세서(34)는 카운터(n)를 0과 동일하게 설정함으로써 카운터(n)를 초기화한다. 그 후, 핑거 배치 프로세서(34)는 각각의 가정(n)에 대하여 단계(306 내지 316)를 수행한다. 핑거 배치 프로세서(34)는 각각의 가정(n)에 대하여 중간 계수를 계산하고(블록 306), 간섭 상관 매트릭스(R _l)를 계산하고(블록 308), 피팅 파라미터(α 및 β)를 계산하고(블록 310), 임페어먼트 공분산 매트릭스(

)를 계산하고(블록 312), 결합 가중치(w)를 계산하고(블록 314), SIR을 계산한다(블록 316). G-RAKE 결합이 사용되기 때문에, SIR은 SIR =

로 간소화된다. SIR이 계산된 이후에(블록 316), 핑거 배치 프로세서(34)는 카운터를 증분시키고(블록 318), 카운터를 원하는 가정 수와 비교한다(블록 320). 원하는 수에 도달하지 않은 경우, 핑거 배치 프로세서(34)는 원하는 수에 도달될 때까지 블록(306 내지 316)을 반복한다. 일단 원하는 수에 도달하면, 핑거 배치 프로세서(34)는 SIR을 최대화하는 가정을 선택한다(블록 322). 그 후, 핑거 배치 프로세서(34)는 블록(322)에서 선택된 가정에 대하여 SIR을 비교하고, 이를 단일-핑거 수신기 모드에 대한 SIR과 비교하여 수신기 모드를 선택한다.

다중-핑거 수신기 모드에 대한 가정된 경로 딜레이를 선택하는 제3 방법은 거리 메트릭을 기반으로 한다. 도10은 이 방법을 도시한다. 핑거 배치 프로세서(34)는 딜레이 탐색기(32)에 의해 보고되는 추정된 PDP에서의 피크에 대응하는 딜레이에서 핑거 그리드를 센터링함으로써 핑거 딜레이를 결정한다(블록 400). 핑거 배치 프로세서는 순 채널 응답 벡터(

)를 계산한다(블록 402). 순 채널 응답 벡터(

)가 가정된 경로 딜레이가 아니라, 핑거 그리드의 함수라는 점에 주의하라. 핑 거 배치 프로세서(34)는 카운터를 0으로 설정함으로써 카운터(n)를 초기화한다(블록 404). 그 후, 핑거 배치 프로세서(34)는 n개의 가정 각각에 대하여 단계(406 내지 410)를 수행한다. 핑거 배치 프로세서(34)는 각각의 가정에 대하여 각각의 RAKE 핑거(16)에 대한 중간 계수(

)를 계산하고(블록 406), 각각의 RAKE 핑거에 대한 유효 순 계수(

)를 계산하며(블록 408), 순 채널 응답 벡터 계수 및 유효 순 채널 응답 벡터 계수 사이의 거리 메트릭을 계산한다(블록 410). 거리 메트릭은

로 제공된 유클리드 거리 메트릭 또는

에 의해 제공되는 잡음 상관을 고려하는 거리 메트릭일 수 있다. 거리 메트릭을 계산한 후에(블록 410), 핑거 배치 프로세서(34)는 카운터를 증분시키고(블록 412), 카운터를 원하는 가정 수와 비교한다(블록 414). 원하는 수에 도달되지 않은 경우, 핑거 배치 프로세서(34)는 원하는 수에 도달할 때까지 블록(406 내지 410)을 반복한다. 원하는 수에 도달하면, 핑거 배치 프로세서(34)는 거리 메트릭을 최소화하는 가정을 선택한다.

위에서 제공된 유클리드 거리 메트릭의 변형이 도10에 도시된 방법을 간소화하기 위해 사용될 수 있다. 유클리드 거리는

에 따라 계산될 수 있고, 여기서

및

이다. y _i가 모든 딜레이 오프셋 가정에 대하여 미리-계산될 수 있다.

어느 메트릭이 다중-핑거 수신기 모드에 대한 최선의 가정된 경로 딜레이를 결정하는데 사용되는지에 관계없이, 하나의 경로 모델이 가정되고 가정된 경로 딜레이가 샘플 포인트에 대응하는 경우, RAKE 핑거 중 2개가 폐기되고, 단일 RAKE 핑거가 추정된 경로 딜레이에 배치될 수 있다. 추정된 경로 딜레이가 단일-핑거 수신기 모드에 대한 경로 딜레이와 동일한 경우, 2개의 방법을 비교할 필요가 없다. 추정된 경로 딜레이가 샘플 포인트에 대응하지 않을 때, 복조를 위해 어느 방법을 사용할지를 결정하기 위하여 다중-핑거 수신기 모드에 대한 SIR은 단일-핑거 수신기 모드에 대한 SIR과 비교되어야 한다.

단일 경로 채널에 관하여 설명되었지만, 본 발명은 또한 분산형 채널에 적용될 수 있다. 예를 들어, 단일-핑거 이미지 수신기 모드 및 다중-핑거 이미지 수신기 모드 사이를 선택하기 위한 상술된 모드 선택 방법은 단지 가장 강한 신호 이미지, 모든 신호 이미지, 또는 소정의 기준을 충족시키는 모든 신호 이미지에 적용될 수 있다. 다중-경로 채널에서 적용될 때, SIR의 계산은 할당된 핑거들 모두를 고려해야 한다. 예를 들어, 2-경로 채널이 존재하고 수신기가 지배적인 경로 상에 하나 또는 3개의 핑거를 배치하는 것을 고려하는 경우, SIR은 핑거와 관련되거나 보다 약한 경로에 할당되는 지배적인 신호 이미지에 대한 하나 또는 3개의 핑거를 고려함으로써 결정된다. 지배적인 경로는 장기간 평균에 기초하거나 순시 페이딩 값에 기초하여 결정될 수 있다.

상술된 실시예는 수신기가 RAKE 수신기라고 가정한다. 당업자는 본 발명이 또한 칩 등화 수신기에 적용될 수 있다는 것을 인식할 것이다. 도11은 본 발명의 일 실시예에 따른 칩 등화 수신기(500)를 도시한다. 칩 등화 수신기(500)는 등화기 필터(502), 디스프레더(520), 및 필터 프로세서(530)를 포함한다. 등화기 필터(502)는 수신된 신호 샘플을 디스프레딩 이전에 필터링하여 필터링된 신호를 발생시킨다. 등화기 필터(502)는 J개의 탭(506)을 가진 딜레이 요소(504)를 포함한 FIR 필터를 포함한다. 탭 출력(506)은 가중 요소(508)에 의해 가중되고, 결합기(510)에 의해 결합될 수 있다. 대안적으로, 결합기(510)는 탭 출력(506)을 직접 결합할 수 있다. 그 후, 필터링된 신호는 디스프레더(520)에 의해 디스프레딩된다. 필터 프로세서(530)는 등화기 필터(502)에 대한 필터 계수 및 탭 딜레이를 결정한다. 탭 딜레이는 상술된 핑거 딜레이에 대응하며, 필터 계수는 상술된 결합 가중치에 대응한다. RAKE 수신기 실시예에서와 같이, 필터 프로세서(530)는 메트릭을 추정하는 것에 기초하여 등화기 필터에 대한 탭의 수(J)를 결정한다. 유사하게, 필터 프로세서(530)는 J개의 탭에 대한 필터 계수를 결정한다.

본 발명은 또한 다중 수신 및/송신 안테나로 확장될 수 있다. 다중 수신 안테나의 경우에, 상술된 방법은 각각의 수신 안테나에 개별적으로 적용될 수 있다. 상술된 방법은 또한 공동으로 적용될 수 있는데, 이는 HSDPA, 즉 WCDMA의 고속 다운링크 패킷 데이터 모드과 같은 어떤 간섭-제한된 상황 하에서 유용하다. 예를 들어, 단일-경로 채널 및 2개의 수신가 안테나를 가정하면, 수신기를 4개의 방법을 비교할 수 있다:

1) 안테나 A 상에 하나의 핑거를 배치하고 안테나 B 상에 하나의 핑거를 배치하는 것;

2) 안테나 A 상에 하나의 핑거를 배치하고 안테나 B 상에 3개의 핑거를 배치 하는 것;

3) 안테나 A 상에 3개의 핑거를 배치하고 안테나 B 상에 하나의 핑거를 배치하는 것; 및

4) 안테나 A 상에 3개의 핑거를 배치하고 안테나 B 상에 3개의 핑거를 배치하는 것.

2개의 안테나가 동시에 샘플링되는 경우, 옵션 2 및 3은 제거될 수 있다.

각각의 안테나에 대한 샘플링이 스태거링(staggering)되는 경우, 옵션 1 및 4가 대신 제거될 수 있다. G-RAKE 수신에 대한 메트릭을 계산할 때, 안테나 둘 모두에 기초한 공동 SIR 계산이 사용될 수 있다.

다중 송신 안테나가 포함될 수 있는 2개의 시나리오가 존재한다. 하나는 소프트 핸드오프이다. 이 경우에, 핑거 배치는 각각의 송신된 신호에 대해 개별적으로 결정될 수 있다. 다른 시나리오는 송신 다이버시티이다. 이 경우에, 상술된 방법은 각각의 송신된 신호에 대해 개별적으로, 또는 경로 도착 시간이 동일하다는 가정에 기초하여 송신된 신호에 대해 공동으로 적용될 수 있다. 이 시나리오에 대한 가중치 형성 및 SIR 계산에 관한 세부사항은 2004년 3월 12일자로 출원된 미국 특허 출원 번호 10/800,167에 설명되어 있다.

상술된 예시적인 실시예에서, 수신기 모드의 선택은 복조 이전에 행해진다. 본 발명의 다른 실시예에서, 다중 병렬 복조 이후에 계산되는 메트릭이 고려될 수 있다. 그 후, 최선의 메트릭을 발생시키는 복조된 신호가 디코더에 제공된다. 또한, 여러 방법을 사용한 복조 및 디코딩이 동시에 수행될 수 있다. 제1 방법이 실 패한 경우(CRC 불량과 같은 에러 검출 코드), 제2 방법이 시도될 수 있다. 수신기 모드의 선택이 변조 이후이지만 디코딩 이전에 행해지는 경우, 선택은 평균 자승 에러(MSE) 측정에 기초하여 행해질 수 있다. 예를 들어, RAKE 결합 시에 2개의 수신기 모드가 사용되는 경우, 각각의 수신기 모드에 대한 MSE는 심벌을 검출하고, 원하는 RAKE 결합 신호를 재생하고, 재생된 신호 및 RAKE 결합 신호 사이의 에러를 검사함으로써 추정될 수 있다.

수신기 상에서 프로세싱 부하를 감소시키기 위하여, 본 발명은 적응형으로 적용될 수 있다. 예를 들어, 본 발명의 모드 선택 방법은 적은 수의 신호 경로, 예를 들어, 하나가 존재할 때만 적용될 수 있다. 변조 방식 또는 데이터 레이트와 같은 부가적인 기준이 또한 고려될 수 있다. 본 발명은 보다 고차의 변조 및 고 데이터 레이트에 더 많은 이점을 제공할 수 있다. 데이터 레이트는 변조, 확산 팩터, 및 사용된 다중-코드의 수에 따른다. 예를 들어, 상술된 방법은 딜레이 탐색기가 하나의 경로만을 찾아내고 다중-코드의 수 대 확산 팩터의 비가 1/2보다 더 큰 경우에 적용될 수 있다.

본 발명은 물론 상기 본 발명의 본질적인 특징으로부터 벗어남이 없이 본원에 특정하게 설명된 것 이외의 방식으로 수행될 수 있다. 본 실시에는 모든 면에서 제한적인 것이 아니라 설명적인 것으로 고려되어야 하며, 첨부된 청구항의 의미 및 등가 범위 내에 있는 모든 변화들이 본원에 포함되도록 의도된다.

Claims (48)

1. 수신된 신호를 복조하기 위하여 수신기에서 동작 모드를 결정하는 방법에 있어서:

   수신된 신호에서 신호 이미지를 식별하는 단계;

   신호 이미지가 단일 경로 딜레이를 사용하여 프로세싱되는 단일-딜레이 수신기 모드에 대한 제1 신호 품질 메트릭을 결정하는 단계;

   신호 이미지가 다중 경로 딜레이를 사용하여 프로세싱되는 다중-딜레이 수신기 모드에 대한 제2 신호 품질 메트릭을 결정하는 단계; 및

   상기 제1 및 제2 신호 품질 메트릭의 비교에 기초하여 단일-딜레이 수신기 모드 또는 다중-딜레이 수신기 모드를 상기 수신기의 동작 모드로 선택하는 단계를 포함하고,

   신호 이미지를 식별하는 상기 단계는 전력 딜레이 프로파일을 발생시키고 상기 전력 딜레이 프로파일에서 국부적인 최대값을 검출하는 단계를 포함하는 것을 특징으로 하는 동작 모드 결정 방법.
2. 삭제
3. 제1항에 있어서,

   상기 수신기는 RAKE 수신기 및 칩 등화 수신기 중 하나이며, 상기 단일-딜레이 수신기 모드는 상기 국부적인 최대값에 대응하는 딜레이에서의 칩 등화 수신기의 단일 딜레이 탭 또는 RAKE 수신기의 단일 RAKE 핑거의 배치를 포함하고, 상기 다중-딜레이 수신기 모드는 상기 국부적인 최대값에 인접한 각각의 딜레이에서의 칩 등화 수신기의 다중 딜레이 탭 또는 RAKE 수신기의 다중 RAKE 핑거의 배치를 포함하는 것을 특징으로 하는 동작 모드 결정 방법.
4. 제1항에 있어서,

   상기 다중-딜레이 수신기 모드에 대한 제2 신호 품질 메트릭은 다중-딜레이 수신기 모드에서 사용되는 딜레이의 수와 동일한 경로 딜레이의 수를 포함하는 신호 이미지의 전체-차수 모델에 기초하는 것을 특징으로 하는 동작 모드 결정 방법.
5. 제1항에 있어서,

   상기 제2 신호 품질 메트릭은 다중-딜레이 수신기 모드에서 사용되는 딜레이의 수보다 더 적은 경로 딜레이의 수를 포함하는 신호 이미지의 감소된 차수 모델에 기초하고, 다중-딜레이 수신기 모드에 대한 제2 신호 품질 메트릭을 결정하는 상기 단계는:

   경로 딜레이의 2개 이상의 세트를 가정하는 단계;

   가정된 경로 딜레이의 각 세트에 대한 메트릭을 계산하는 단계;

   상기 메트릭에 기초하여 가정된 경로 딜레이의 세트를 선택하는 단계; 및

   가정된 경로 딜레이의 선택된 세트를 사용하여 제2 신호 품질 메트릭을 계산하는 단계를 포함하는 것을 특징으로 하는 동작 모드 결정 방법.
6. 제1항에 있어서,

   상기 제1 및 제2 신호 품질 메트릭은 신호-대-간섭비를 포함하는 것을 특징으로 하는 동작 모드 결정 방법.
7. 제1항에 있어서,

   선택된 수신기 모드를 사용하여 수신된 신호를 디코딩하는 단계, 및 디코딩 실패에 응답하여 제2 수신기 모드를 사용하여 제2 시간에 수신된 신호를 디코딩하는 단계를 더 포함하는 것을 특징으로 하는 동작 모드 결정 방법.
8. 제1항에 있어서,

   상기 수신기 모드에 대한 모드 선택은 선택적으로 인에이블되고 디스에이블되고, 상기 수신기 모드에 대한 모드 선택은 선택된 데이터 레이트에 대해서 인에이블되거나, 선택된 변조 포맷에 대해서 인에이블되거나, 또는 비-분산형 채널에 대해서만 인에이블되는 것을 특징으로 하는 동작 모드 결정 방법.
9. 제1항에 있어서,

   모드 선택은 상이한 수신 안테나에 의해 수신된 다수의 수신 신호에 대해 개별적으로 또는 공동으로 수행되는 것을 특징으로 하는 동작 모드 결정 방법.
10. 제1항에 있어서,

    모드 선택은 하나 이상의 상이한 송신 안테나에 의해 송신된 하나 이상의 수신 신호에 대해 개별적으로 또는 공동으로 수행되는 것을 특징으로 하는 동작 모드 결정 방법.
11. 제1항에 있어서,

    상기 수신기는 선택된 수신기 모드를 사용하여 디스프레딩된 값을 RAKE 결합하는 RAKE 수신기를 포함하는 것을 특징으로 하는 동작 모드 결정 방법.
12. 제11항에 있어서,

    상기 제1 및 제2 신호 품질 메트릭은 RAKE 결합 이전에 계산되는 것을 특징으로 하는 동작 모드 결정 방법.
13. 제11항에 있어서,

    상기 단일-딜레이 수신기 모드 및 상기 다중-딜레이 수신기 모드는 RAKE 수신기에 대한 단일-핑거 수신기 모드 및 다중-핑거 수신기 모드를 포함하는 것을 특징으로 하는 동작 모드 결정 방법.
14. 제13항에 있어서,

    상기 제1 및 제2 신호 품질 메트릭은 단일-딜레이 및 다중-딜레이 수신기 모드에서 RAKE 결합 이후에 계산되고, 상기 수신된 신호는 단일-핑거 및 다중-핑거 수신기 모드에서 병렬로 RAKE 결합되고, 신호 품질 메트릭은 디코딩을 위해 RAKE 결합된 심벌 추정치를 선택하는데 사용되는 것을 특징으로 하는 동작 모드 결정 방법.
15. 제11항에 있어서,

    상기 RAKE 수신기는 RAKE 핑거에 걸친 임페어먼트 상관의 함수로서 결정되는 결합 가중치를 사용하여 신호 이미지를 결합하는 일반화된 RAKE 수신기인 것을 특징으로 하는 동작 모드 결정 방법.
16. 제1항에 있어서,

    상기 수신기는 칩 등화 수신기를 포함하며, 상기 단일-딜레이 수신기 모드 및 다중-딜레이 수신기 모드는 각각 단일-탭 수신기 모드 및 다중-탭 수신기 모드를 포함하는 것을 특징으로 하는 동작 모드 결정 방법.
17. 하나 이상의 신호 이미지를 포함하는 수신된 신호를 복조하는 수신기에 있어서:

    수신된 신호에서 신호 이미지를 검출하도록 구성되는 딜레이 탐색기;

    프로세서를 포함하며, 상기 프로세서는:

    신호 이미지가 단일 경로 딜레이를 사용하여 프로세싱되는 단일-딜레이 수신기 모드에 대한 제1 신호 품질 메트릭을 결정하고;

    신호 이미지가 다중 경로 딜레이를 사용하여 프로세싱되는 다중-딜레이 수신기 모드에 대한 제2 신호 품질 메트릭을 결정하고;

    상기 제1 및 제2 신호 품질 메트릭의 비교에 기초하여 단일-딜레이 수신기 모드 또는 다중-딜레이 수신기 모드를 상기 수신기의 동작 모드로 선택하도록 구성되고,

    상기 딜레이 탐색기는 전력 딜레이 프로파일을 발생시킴으로써 신호 이미지를 식별하고 상기 전력 딜레이 프로파일에서 국부적인 최대값을 검출하도록 구성되는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
18. 삭제
19. 제17항에 있어서,

    상기 수신기는 RAKE 수신기 및 칩 등화 수신기 중 하나를 포함하고, 상기 단일-딜레이 수신기 모드는 상기 국부적인 최대값에 대응하는 딜레이에서의 칩 등화 수신기의 단일 딜레이 탭 또는 RAKE 수신기의 단일 RAKE 핑거의 배치를 포함하는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
20. 제17항에 있어서,

    상기 수신기는 RAKE 수신기 및 칩 등화 수신기 중 하나이며, 상기 다중-딜레이 수신기 모드는 상기 국부적인 최대값에 인접한 각각의 딜레이에서의 칩 등화 수신기의 다중 딜레이 탭 또는 RAKE 수신기의 다중 RAKE 핑거의 배치를 포함하는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
21. 제17항에 있어서,

    상기 프로세서는 다중-딜레이 수신기 모드에서 사용되는 딜레이의 수와 동일한 경로 딜레이의 수를 포함하는 신호 이미지의 전체-차수 모델에 기초하여 다중-딜레이 수신기 모드에 대한 제2 신호 품질 메트릭을 결정하도록 구성되는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
22. 제17항에 있어서,

    상기 프로세서는 다중-딜레이 수신기 모드에서 사용되는 딜레이의 수보다 더 적은 경로 딜레이의 수를 포함하는 신호 이미지의 감소된 차수 모델에 기초하여 제2 신호 품질 메트릭을 결정하도록 구성되고, 상기 프로세서는 경로 딜레이의 2개 이상의 세트를 가정하고; 가정된 경로 딜레이의 각 세트에 대한 메트릭을 계산하고; 상기 메트릭에 기초하여 가정된 경로 딜레이의 세트를 선택하고; 가정된 경로 딜레이의 선택된 세트를 사용하여 제2 신호 품질 메트릭을 계산함으로써 다중-딜레이 수신기 모드에 대한 제2 신호 품질 메트릭을 결정하도록 구성되는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
23. 제17항에 있어서,

    상기 프로세서는 수신기 모드에 대한 모든 선택을 선택적으로 인에이블하고 디스에이블하도록 구성되고, 상기 프로세서는 선택된 데이터 레이트에 대한 모드 선택을 인에이블하거나, 선택된 변조 포맷에 대한 모드 선택을 인에이블하거나, 또는 비-분산형 채널에 대해서만 수신기 모드에 대한 모드 선택을 인에이블하도록 구성되는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
24. 제17항에 있어서,

    상기 프로세서는 상이한 수신 안테나에 의해 수신된 다수의 수신 신호에 대해 개별적으로 또는 공동으로 모드 선택을 수행하도록 구성되는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
25. 제17항에 있어서,

    상기 프로세서는 하나 이상의 상이한 송신 안테나에 의해 송신된 하나 이상의 수신 신호에 대해 개별적으로 또는 공동으로 모드 선택을 수행하도록 구성되는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
26. 제17항에 있어서,

    상기 수신기는 선택된 수신기 모드를 사용하여 디스프레딩된 값을 RAKE 결합하도록 구성되는 RAKE 수신기를 포함하며, 상기 프로세서는 핑거 배치 프로세서를 포함하는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
27. 제26항에 있어서,

    상기 핑거 배치 프로세서는 RAKE 결합 이전에 제1 및 제2 신호 품질 메트릭을 결정하도록 구성되는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
28. 제26항에 있어서,

    상기 핑거 배치 프로세서는 단일-딜레이 및 다중-딜레이 수신기 모드에서 RAKE 결합 이후에 제1 및 제2 신호 품질 메트릭을 결정하도록 구성되고, 상기 RAKE 수신기는 단일-딜레이 및 다중-딜레이 수신기 모드를 병렬로 결합하도록 구성되며, 상기 핑거 배치 프로세서는 신호 품질 메트릭에 기초한 디코딩을 위하여 결합된 심벌 추정치를 선택하도록 구성되는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
29. 제26항에 있어서,

    상기 RAKE 수신기는 RAKE 핑거에 걸친 임페어먼트 상관의 함수로서 결정된 결합 가중치를 사용하여 신호 이미지를 결합하도록 구성되는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
30. 제17항에 있어서,

    상기 수신기는 칩 등화 수신기를 포함하고, 상기 프로세서는 필터 프로세서를 포함하며, 상기 칩 등화 수신기는 하나 이상의 탭 딜레이를 사용하여 수신된 신호를 필터링하도록 구성되는 등화 필터를 더 포함하는 것을 특징으로 하는 수신된 신호를 복조하는 수신기.
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