KR101188551B1 - Flash memory device and method for manufacturing Flash memory device - Google Patents

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Abstract

실시예에 따른 플래시 메모리 소자의 제조 방법은 기판의 셀 영역 위에 소정 거리 이격된 제1절연층과 제2절연층을 형성하고, 상기 제1절연층과 상기 제2절연층 위에 각각 제1게이트와 제2게이트를 형성하는 단계; 상기 제1게이트 및 상기 제2게이트 양측벽과 상기 기판 일부 위에 각각 제3절연층 및 제4절연층을 형성하고, 상기 제3절연층 및 상기 제4절연층 위에 각각 제3게이트와 제4게이트를 형성하며, 상기 기판의 주변 영역 일부 위에 제5절연층과 제5게이트를 형성하는 단계; 상기 제1게이트와 상기 제2게이트 사이의 상기 제3절연층, 상기 제4절연층, 상기 제3게이트, 상기 제4게이트를 제거하는 단계; 상기 제3게이트, 상기 제1게이트, 상기 제2게이트, 상기 제4게이트 옆에 각각 제1스페이서, 제2스페이서, 제3스페이서, 제4스페이서를 형성하고, 상기 제5게이트 양측에 제5스페이서를 형성하는 단계; 및 상기 제1스페이서 및 상기 제4스페이서 옆의 상기 셀 영역 일부에 각각 제1드레인 영역 및 제2드레인 영역을 형성하고, 상기 제2스페이서 및 상기 제3스페이서 사이의 상기 셀 영역 일부에 공통소스영역을 형성하며, 상기 제5스페이서 양측에 각각 소스 영역 및 제3드레인 영역을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a first insulating layer and a second insulating layer spaced a predetermined distance from a cell region of a substrate, and forming a first gate and a second insulating layer on the first insulating layer and the second insulating layer, respectively. Forming a second gate; A third insulating layer and a fourth insulating layer are formed on both sidewalls of the first gate and the second gate and a portion of the substrate, and a third gate and a fourth gate are respectively formed on the third insulating layer and the fourth insulating layer. Forming a fifth insulating layer and a fifth gate on a portion of the peripheral region of the substrate; Removing the third insulating layer, the fourth insulating layer, the third gate, and the fourth gate between the first gate and the second gate; A first spacer, a second spacer, a third spacer, and a fourth spacer are formed next to the third gate, the first gate, the second gate, and the fourth gate, and fifth spacers are formed on both sides of the fifth gate. Forming a; And a first drain region and a second drain region in a portion of the cell region next to the first spacer and the fourth spacer, respectively, and a common source region in a portion of the cell region between the second spacer and the third spacer. Forming a source region and a third drain region on both sides of the fifth spacer;

Description

플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법{Flash memory device and method for manufacturing Flash memory device}Flash memory device and method for manufacturing flash memory device {Flash memory device and method for manufacturing Flash memory device}

실시예는 플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법에 관한 것이다.Embodiments relate to a flash memory device and a method of manufacturing the flash memory device.

플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다. The flash memory device is a nonvolatile storage medium in which stored data is not damaged even when the power is turned off. However, the flash memory device has a relatively high processing speed for writing, reading, and deleting data.

플래시 메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있으며, 이러한 SONOS 메모리소자는 패턴 형성을 위한 많은 마스크를 이용하여 진행되어 형성된다.In a flash memory device, a semiconductor device using a silicon-oxide-nitride-oxide-silicon (SONOS) structure is used, and such a SONOS memory device is formed by proceeding using many masks for pattern formation.

SONOS 메모리 소자의 절연층(가령, 질화막)에 주입된 전하는 실리콘 기판에 댕글링 본딩(dangling bonding)되어 포획(trap)된다. 쓰기(program) 동작시 전자가 주입되고, 삭제(erase) 동작시 홀이 주입되는데, 기판에서 절연층으로 주입되는 경우 홀의 에너지 장벽이 전자보다 높다. 따라서, SONOS 메모리 소자의 경우 삭제 동작의 효율이 낮고 이는 메모리 셀의 중요한 특성 중의 하나이다.Charges injected into the insulating layer (eg, nitride film) of the SONOS memory element are dangling bonded to the silicon substrate and trapped. Electrons are injected during a write operation and holes are injected during an erase operation. When injected from the substrate to the insulating layer, the energy barrier of the holes is higher than that of the electrons. Therefore, in the case of the SONOS memory device, the efficiency of the erase operation is low, which is one of important characteristics of the memory cell.

삭제 동작은 크게 FN 터널링 방식, BTBT(band-to-band-tunneling) hot hole injcetion 방식이 있는데, 이들은 프로그램 방식의 종류에 따라 결정된다.The erasing operation is classified into FN tunneling and band-to-band-tunneling (BTBT) hot hole injcetion, which are determined by the type of programming.

첫째, FN 터널링 방식의 쓰기 동작의 경우, 채널 전체에 결쳐 전자가 분포되므로 이를 소거하가 위해서는 삭제 동작 역시 FN 터널링 방식으로 이루어져야 한다. 이 경우, 삭제가 잘 이루어지기 위해 터널 옥사이드의 두께가 약 20~30 Å 정도로 얇게 형성되어야 하는데, 이는 전자의 유지(retention) 특성을 저하시킨다. 그러나, 터널 옥사이드의 두께를 증가시키거나, 삭제 시의 전압을 높이거나, 삭제 시간을 늘리는 경우 게이트로부터 절연층으로 전자가 유입되는 백-터널링(back-tunneling) 현상이 발생된다.First, in the case of the FN tunneling write operation, electrons are distributed throughout the channel, so that the erasing operation must also be performed in the FN tunneling scheme to erase the electrons. In this case, the thickness of the tunnel oxide should be thin as about 20 to about 30 mm 3 in order to be well erased, which lowers the retention characteristics of the electrons. However, if the thickness of the tunnel oxide is increased, the voltage at the time of erasing, or the erasing time is increased, back-tunneling phenomenon in which electrons flow from the gate into the insulating layer occurs.

둘째, CHE(Channel hot electron) 방식의 쓰기 동작의 경우, 전자는 게이트 및 게이트 측면의 이온주입영역에 분포되므로, 삭제 동작은 BTBT-Hot hole injection 방식으로 이루어진다. 이 경우, 이온주입영역에서의 전자 및 전하의 분포가 셀 특성을 결정하는 중요 요인이 되므로 이온주입영역의 졍선(junction) 구조 및 동작 전압의 인가 조건이 매우 중요하다고 볼 수 있다.Second, in the case of the write operation using the channel hot electron (CHE) method, since the electrons are distributed in the ion implantation region on the gate and the gate side, the deletion operation is performed by the BTBT-Hot hole injection method. In this case, since the distribution of electrons and charges in the ion implantation region is an important factor in determining cell characteristics, it is considered that the junction structure of the ion implantation region and the conditions for applying the operating voltage are very important.

한편, 전하는 이온주입영역으로부터 약 100nm 이내에 분포되므로 이 분포 영역을 초과하는 절연층 영역은 불필요하며, 삭제 전압을 증가시키고 셀 전류를 낮추는 요인이 된다. 이에 따라 불필요한 측단을 제거하여 절연층의 길이를 감소시키거나 선택/메모리 게이트를 두 부분으로 나누어 절연층의 중간 부분이 짧게 자가 정렬(self align)되도록 하는 기술이 제안되고 있다.On the other hand, the charge is distributed within about 100 nm from the ion implantation region, so that the insulating layer region exceeding this distribution region is unnecessary, which increases the erase voltage and lowers the cell current. Accordingly, a technique for reducing the length of the insulating layer by removing unnecessary side ends or dividing the selection / memory gate into two parts so that the middle part of the insulating layer is shortly self-aligned has been proposed.

그러나, 전자의 경우 포토공정의 CD와 제거 영역의 정의(defien)가 힘드므로 셀특성이 칩마다 상이해지는 문제점이 있고, 후자의 경우 공정이 복잡하고 셀 특성이 저하되는 문제점이 있다.However, in the former case, since the definition of the CD and the removal region of the photo process is difficult, cell characteristics are different from chip to chip, and in the latter case, the process is complicated and the cell characteristics are deteriorated.

또한, 선택 게이트를 형성하고, 선택 게이트 옆에 "L"자형의 절연층을 형성한 후 메모리 게이트를 형성하는 경우, SSI(Source Side Injection) 방식으로 전자가 절연층에 주입되면 절연층의 모서리 부분에 포획된 전자가 소거되지 않으므로 지속(eneurance) 특성을 저하시키는 원인이 된다.In addition, in the case of forming the select gate, forming an “L” shaped insulating layer next to the select gate, and forming a memory gate, when electrons are injected into the insulating layer by the source side injection (SSI) method, the edge portion of the insulating layer is formed. The electrons trapped in are not erased, which causes deterioration of the characteristics.

실시예는 홀, 짝의 셀 특성을 갖지 않으며, 다양한 셀 어레이를 구성할 수 있으며, 동작 전압의 인가 방식이 효율적으로 이루어질 수 있고, 셀 어레이 동작시 발생되는 스트레스 및 디스터번스(distrubance)와 같은 영향을 배제할 수 있는 플래시 메모리 소자를 제공한다.The embodiment does not have a cell characteristic of a hole and a pair, and may configure various cell arrays, an operation method of applying an operating voltage can be efficiently performed, and effects such as stress and disturbance generated during operation of a cell array. Provided is a flash memory device that can be excluded.

또한, 실시예는 SONOS구조의 플래시 메모리를 형성할 때, 공정 마스크의 수를 줄여 공정을 간소화시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.In addition, the embodiment provides a method of manufacturing a flash memory device capable of simplifying the process by reducing the number of process masks when forming a flash memory of the SONOS structure.

실시예에 따른 플래시 메모리 소자의 제조 방법은 기판의 셀 영역 위에 소정 거리 이격된 제1절연층과 제2절연층을 형성하고, 상기 제1절연층과 상기 제2절연층 위에 각각 제1게이트와 제2게이트를 형성하는 단계; 상기 제1게이트 및 상기 제2게이트 양측벽과 상기 기판 일부 위에 각각 제3절연층 및 제4절연층을 형성하고, 상기 제3절연층 및 상기 제4절연층 위에 각각 제3게이트와 제4게이트를 형성하며, 상기 기판의 주변 영역 일부 위에 제5절연층과 제5게이트를 형성하는 단계; 상기 제1게이트와 상기 제2게이트 사이의 상기 제3절연층, 상기 제4절연층, 상기 제3게이트, 상기 제4게이트를 제거하는 단계; 상기 제3게이트, 상기 제1게이트, 상기 제2게이트, 상기 제4게이트 옆에 각각 제1스페이서, 제2스페이서, 제3스페이서, 제4스페이서를 형성하고, 상기 제5게이트 양측에 제5스페이서를 형성하는 단계; 및 상기 제1스페이서 및 상기 제4스페이서 옆의 상기 셀 영역 일부에 각각 제1드레인 영역 및 제2드레인 영역을 형성하고, 상기 제2스페이서 및 상기 제3스페이서 사이의 상기 셀 영역 일부에 공통소스영역을 형성하며, 상기 제5스페이서 양측에 각각 소스 영역 및 제3드레인 영역을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a first insulating layer and a second insulating layer spaced a predetermined distance from a cell region of a substrate, and forming a first gate and a second insulating layer on the first insulating layer and the second insulating layer, respectively. Forming a second gate; A third insulating layer and a fourth insulating layer are formed on both sidewalls of the first gate and the second gate and a portion of the substrate, and a third gate and a fourth gate are respectively formed on the third insulating layer and the fourth insulating layer. Forming a fifth insulating layer and a fifth gate on a portion of the peripheral region of the substrate; Removing the third insulating layer, the fourth insulating layer, the third gate, and the fourth gate between the first gate and the second gate; A first spacer, a second spacer, a third spacer, and a fourth spacer are formed next to the third gate, the first gate, the second gate, and the fourth gate, and fifth spacers are formed on both sides of the fifth gate. Forming a; And a first drain region and a second drain region in a portion of the cell region next to the first spacer and the fourth spacer, respectively, and a common source region in a portion of the cell region between the second spacer and the third spacer. Forming a source region and a third drain region on both sides of the fifth spacer;

실시예에 따른 플래시 메모리 소자는 기판의 셀 영역에 형성된 제1게이트 및 제2게이트, 상기 기판의 주변 영역에 형성된 제5게이트; 상기 제1게이트, 상기 제2게이트 및 상기 제5게이트 밑에 각각 형성된 제1절연층, 제2절연층 및 제5절연층; 대향하지 않는 상기 제1게이트 및 상기 제2게이트의 일측면 및 상기 일측면 옆의 상기 기판 일부 위에 각각 형성된 제3절연층 및 제4절연층; 상기 제3절연층 및 상기 제4절연층 위에 각각 형성된 제3게이트 및 제4게이트; 상기 제3게이트, 상기 제1게이트, 상기 제2게이트 및 상기 제4게이트 측면 일부에 각각 형성된 제1스페이서, 제2스페이서, 제3스페이서 및 제4스페이서; 상기 제5게이트 양측에 형성된 제5스페이서; 상기 제2스페이서와 상기 제3스페이서 사이의 상기 기판에 형성된 공통소스 영역; 상기 제1스페이서 및 상기 제4스페이서 일측의 상기 기판에 각각 형성된 제1드레인 영역 및 제2드레인 영역; 및 상기 제5스페이서 양측의 상기 기판에 각각 형성된 소스 영역 및 제3드레인 영역을 포함한다.In an embodiment, a flash memory device may include a first gate and a second gate formed in a cell region of a substrate, and a fifth gate formed in a peripheral region of the substrate; A first insulating layer, a second insulating layer, and a fifth insulating layer respectively formed under the first gate, the second gate, and the fifth gate; A third insulating layer and a fourth insulating layer formed on one side of the first gate and the second gate which do not face each other, and a portion of the substrate next to the one side; Third and fourth gates formed on the third and fourth insulating layers, respectively; First spacers, second spacers, third spacers, and fourth spacers formed on portions of side surfaces of the third gate, the first gate, the second gate, and the fourth gate; Fifth spacers formed at both sides of the fifth gate; A common source region formed in the substrate between the second spacer and the third spacer; First and second drain regions respectively formed on the substrate on one side of the first spacer and the fourth spacer; And a source region and a third drain region respectively formed on the substrates on both sides of the fifth spacer.

실시예에 따른 플래시 메모리 소자의 제조 방법은 기판의 셀 영역 위에 제1절연층을 형성하고, 상기 제1절연층 위에 제1게이트를 형성하는 단계; 상기 제1게이트 일측벽과 상기 기판 일부 위에 제3절연층을 형성하고, 상기 제3절연층 위에 제3게이트를 형성하는 단계; 상기 제1게이트 타측의 상기 셀 영역에 공통소스 영역을 형성하는 단계; 및 상기 제3게이트 옆의 상기 셀 영역 일부에 제1드레인 영역을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a first insulating layer on a cell region of a substrate and forming a first gate on the first insulating layer; Forming a third insulating layer on the sidewall of the first gate and a portion of the substrate, and forming a third gate on the third insulating layer; Forming a common source region in the cell region on the other side of the first gate; And forming a first drain region in a portion of the cell region next to the third gate.

실시예에 따른 플래시 메모리 소자는 기판의 셀 영역에 형성된 제1게이트; 상기 제1게이트 밑에 형성된 제1절연층; 상기 제1게이트 일측의 상기 기판에 형성된 공통소스 영역; 상기 제1게이트 타측면 및 상기 타측면 옆의 상기 기판 일부 위에 형성된 제3절연층; 상기 제3절연층 위에 형성된 제3게이트; 및 상기 제3게이트 일측의 상기 기판에 형성된 제1드레인 영역을 포함한다.In an embodiment, a flash memory device may include a first gate formed in a cell region of a substrate; A first insulating layer formed under the first gate; A common source region formed in the substrate on one side of the first gate; A third insulating layer formed on the other side of the first gate and a portion of the substrate next to the other side; A third gate formed on the third insulating layer; And a first drain region formed in the substrate on one side of the third gate.

실시예에 의하면, 다음과 같은 효과가 있다.According to the embodiment, the following effects can be obtained.

첫째, 실시예에 따른 플래시 메모리 소자는 2개의 워드라인 및 1개의 비트라인 구조의 단위셀을 이루는 새로운 개념의 소자로서, 홀, 짝의 셀 특성을 갖지 않으며, 새롭고 다양한 셀 어레이를 구성할 수 있다.First, the flash memory device according to the embodiment is a new concept device consisting of unit cells of two word lines and one bit line structure. The flash memory device does not have holes and pairs of cell characteristics, and may form a new and diverse cell array. .

둘째, 메모리 게이트 하부의 ONO막 형성시, 주변 영역의 ONO막을 제거하지 않고, 메모리 게이트인 폴리실리콘 패턴을 형성을 위한 식각공정시 주변 영역의 ONO막도 함께 제거되므로, 마스크의 수를 줄일 수 있다. 따라서, 공정을 간소화할 수 있다.Second, when forming the ONO film under the memory gate, the ONO film in the peripheral area is also removed during the etching process for forming the polysilicon pattern as the memory gate, and thus the number of masks can be reduced. . Therefore, the process can be simplified.

셋째, 따라서 동작 전압의 인가 방식이 효율적으로 이루어질 수 있다. 또한, 셀 어레이 동작시 발생되는 스트레스 및 디스터번스(distrubance)와 같은 영향을 배제할 수 있으므로 셀 어레이의 동작이 안정적으로 이루어질 수 있는 효과가 있다.Third, the method of applying the operating voltage can thus be made efficiently. In addition, since effects such as stress and disturbance generated during operation of the cell array may be excluded, the cell array may be stably operated.

넷째, CHE(Channel hot electron) 방식의 쓰기 동작 및 BTBT-Hot hole injection 방식의 삭제 동작의 경우, 전하의 분포를 고려하여 선택 게이트, 메모리 게이트, 게이트 절연층 및 이온주입영역의 정션 구조와 인가 전압 조건을 최적화함으로써 셀특성을 향상시킬 수 있다.Fourth, in the case of the write operation using the channel hot electron (CHE) method and the erase operation using the BTBT-Hot hole injection method, the junction structure and the applied voltage of the selection gate, the memory gate, the gate insulation layer, and the ion implantation region are considered in consideration of the charge distribution. By optimizing the conditions, the cell characteristics can be improved.

다섯째, 포획층(trap layer)으로 기능되는 절연층을 일자 형태로 형성함으로써, 삭제 동작 시 절연층에 포획된 전자를 완전히 소거시킬 수 있다. 따라서, 절연층 영역을 용이하게 정의할 수 있고, 최소화된 공정을 통하여 지속(eneurance) 특성과 같은 셀 특성을 향상시킬 수 있다.Fifth, by forming an insulating layer serving as a trap layer in a straight shape, it is possible to completely erase the electrons trapped in the insulating layer during the erasing operation. Therefore, the insulating layer region can be easily defined, and the cell characteristics such as the persistence characteristics can be improved through the minimized process.

도 1은 실시예에 따른 제1웰 및 제2웰이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 2는 실시예에 따른 제1폴리실리콘막이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 3은 실시예에 따른 제1게이트 및 제2게이트가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 4는 실시예에 따른 제2폴리실리콘막이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 5는 실시예에 따른 제3게이트 내지 제5게이트가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 6은 실시예에 따른 제1게이트와 제2게이트 사이의 제3절연층, 제4절연층, 제3게이트 및 제4게이트가 제거된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 7은 실시예에 따른 공통소스 영역이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 8은 실시예에 따른 LDD 영역이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 9는 실시예에 따른 제1스페이서 내지 제5스페이서가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 10은 실시예에 따른 실리사이드층이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 11은 실시예에 따른 층간 절연층이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.1 is a side cross-sectional view schematically showing the shape of a flash memory device after the first well and the second well are formed according to an embodiment;
2 is a side cross-sectional view schematically showing the shape of a flash memory device after the first polysilicon film is formed according to the embodiment;
3 is a side cross-sectional view schematically showing the shape of a flash memory device after the first gate and the second gate are formed according to the embodiment;
4 is a side cross-sectional view schematically showing the shape of a flash memory device after the second polysilicon film is formed according to the embodiment;
FIG. 5 is a side cross-sectional view schematically showing the shape of a flash memory device after the third to fifth gates are formed according to the embodiment; FIG.
FIG. 6 is a side cross-sectional view schematically illustrating a shape of a flash memory device after a third insulating layer, a fourth insulating layer, a third gate, and a fourth gate are removed between the first gate and the second gate according to the embodiment; FIG.
7 is a side cross-sectional view schematically showing the shape of a flash memory device after the common source region is formed according to the embodiment.
8 is a side cross-sectional view schematically showing the shape of a flash memory device after the LDD region is formed according to the embodiment;
9 is a side cross-sectional view schematically showing the shape of a flash memory device after the first to fifth spacers are formed according to the embodiment;
10 is a side cross-sectional view schematically showing the shape of a flash memory device after the silicide layer is formed according to the embodiment.
11 is a side cross-sectional view schematically showing the shape of a flash memory device after the interlayer insulating layer is formed according to the embodiment.

이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments will be described with reference to the accompanying drawings.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure may be "on" or "under" the substrate, each layer (film), region, pad or pattern. "On" and "under" include both "directly" or "indirectly" formed through another layer, as described in do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. In addition, the size of each component does not necessarily reflect the actual size.

도 1은 실시예에 따른 제1웰(12) 및 제2웰(14)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.1 is a side cross-sectional view schematically showing the shape of a flash memory device after the first well 12 and the second well 14 are formed according to an embodiment.

우선, 도 1에 도시된 바와 같이, 셀 영역(cell area)과 주변 영역(peripheral area)을 포함하는 반도체 기판(10)에 소자분리막(미도시)을 형성하여 활성 영역(active area)을 정의한다.First, as shown in FIG. 1, an isolation layer (not shown) is formed in a semiconductor substrate 10 including a cell area and a peripheral area to define an active area. .

그리고, 상기 반도체 기판(10)에 제1이온주입 공정을 진행하여 상기 셀 영역에 제1웰(12)을 형성하고, 제2이온주입 공정을 진행하여 상기 주변 영역에 제2웰(14)을 형성한다.In addition, a first ion implantation process is performed on the semiconductor substrate 10 to form a first well 12 in the cell region, and a second ion implantation process is performed to form a second well 14 in the peripheral region. Form.

이때, 상기 제1이온주입 공정 및 제2이온주입 공정은 여러 스텝의 마스크를 이용하여 진행될 수 있는데, 이는 게이트에서 사용되는 전압 값에 따라 이온주입 농도와 이온의 종류가 다르기 때문에, 마스크를 이용하여 각각의 게이트에 따라 이온주입을 할 수 있다. In this case, the first ion implantation process and the second ion implantation process may be performed using a mask of several steps, since the ion implantation concentration and the type of ions are different depending on the voltage value used at the gate, Ion implantation can be performed according to each gate.

상기 제1웰(12)은 고전압(high voltage)을 사용하는 게이트가 형성될 영역의 웰일 수 있다.The first well 12 may be a well of a region where a gate using a high voltage is to be formed.

도 2는 실시예에 따른 제1폴리실리콘막(30)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.2 is a side cross-sectional view schematically showing the shape of a flash memory device after the first polysilicon film 30 is formed according to the embodiment.

이어서, 도 2에 도시된 바와 같이, 상기 제1웰(12) 및 상기 제2웰(14)이 형성된 상기 반도체 기판(10) 상에 제1산화막(21), 제1질화막(22) 및 제2산화막(23)으로 이루어진 ONO막(Oxide-Nitride-Oxide), 제1폴리실리콘막(30)을 형성한다.Next, as shown in FIG. 2, the first oxide film 21, the first nitride film 22, and the first oxide film 21 are formed on the semiconductor substrate 10 on which the first well 12 and the second well 14 are formed. An ONO film (Oxide-Nitride-Oxide) and a first polysilicon film 30 made of the dioxide film 23 are formed.

그리고 상기 제1폴리실리콘막(30) 위에 제1게이트와 제2게이트 영역을 정의하는 제1포토레지스트 패턴(P1)이 형성된다.A first photoresist pattern P1 defining a first gate and a second gate region is formed on the first polysilicon layer 30.

이때, 상기 제1산화막(21), 상기 제1질화막(22), 상기 제2산화막(23), 상기 제1폴리실리콘막(30)은 상기 셀 영역과 상기 주변 영역 모두에 형성될 수 있다.In this case, the first oxide layer 21, the first nitride layer 22, the second oxide layer 23, and the first polysilicon layer 30 may be formed in both the cell region and the peripheral region.

참고로, 상기 제1산화막(21) 및 제2산화막(23)은 유전상수(k)가 약 4인 SiO2 또는 유전상수가 4보다 큰 HfO2, ZrO2, HfSixOy(x, y는 자연수)등의 고유전상수(high-k)를 사용할 수 있다.For reference, the first oxide film 21 and the second oxide film 23 include SiO 2 having a dielectric constant k of about 4 or HfO 2 , ZrO 2 , HfSi x O y having a dielectric constant greater than 4 (x, y May be a high dielectric constant (high-k).

또한, 이후 트랩층이 되는 상기 제1질화막(22) 대신 메탈 나노크리스탈(metal nano-crystal) 또는 Ge, Si 등의 나노 크리스탈을 사용할 수 있다.In addition, instead of the first nitride layer 22 serving as a trap layer, a metal nano-crystal (metal nano-crystal) or a nano crystal such as Ge or Si may be used.

도 3은 실시예에 따른 제1게이트(31) 및 제2게이트(32)가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.3 is a side cross-sectional view schematically showing the shape of a flash memory device after the first gate 31 and the second gate 32 are formed according to the embodiment.

그리고, 상기 제1포토레지스트 패턴(P1)을 마스크로 제1식각공정을 진행하여, 셀 영역의 상기 반도체 기판(10)에 제1절연층(24), 제1게이트(31), 제2절연층(25) 및 제2게이트(32)를 형성한다.In addition, a first etching process is performed using the first photoresist pattern P1 as a mask, and the first insulating layer 24, the first gate 31, and the second insulating layer are formed on the semiconductor substrate 10 in the cell region. The layer 25 and the second gate 32 are formed.

이후, 상기 제1포토레지스트 패턴(P1)은 제거된다.Thereafter, the first photoresist pattern P1 is removed.

상기 제1절연층(24)과 상기 제2절연층(25)은 각각 상기 제1식각공정을 통하여 형성된 제1산화막 패턴(21a, 21b), 제1질화막 패턴(22a, 22b), 제2산화막 패턴(23a, 23b)을 포함하여 ONO 구조로 형성된다.The first insulating layer 24 and the second insulating layer 25 are formed of the first oxide layer patterns 21a and 21b, the first nitride layer patterns 22a and 22b, and the second oxide layer respectively formed through the first etching process. The patterns 23a and 23b are formed to have an ONO structure.

상기 제1게이트(31)와 상기 제2게이트(32)는 상기 제1폴리실리콘막(30) 패턴으로 이루어지며, 실시예에 따른 플래시 메모리 소자의 메모리 게이트로 기능될 수 있다.The first gate 31 and the second gate 32 may be formed in the first polysilicon layer 30 pattern and may function as a memory gate of a flash memory device according to an exemplary embodiment.

따라서, 상기 제1절연층(24)과 상기 제1게이트(31), 그리고 상기 제2절연층(25)과 상기 제2게이트(32)는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이룰 수 있다.Accordingly, the first insulating layer 24, the first gate 31, and the second insulating layer 25 and the second gate 32 have a silicon-oxide-nitride-oxide-silicon (SONOS) structure. Can be achieved.

또한, 상기 제1게이트(31), 상기 제2게이트(32)에 대하여 고온 열처리 공정이 수행되는데, 이렇게 메모리 게이트에 대한 열처리 공정이 먼저 진행됨으로써 이후의 이온주입공정에 영향이 미치는 현상을 배제할 수 있다.In addition, a high temperature heat treatment process is performed on the first gate 31 and the second gate 32. Thus, the heat treatment process for the memory gate is performed first, so that a phenomenon in which subsequent ion implantation processes are affected may be excluded. Can be.

이때, 상기 주변 영역에 형성된 상기 제1산화막(21), 상기 제1질화막(22) 및 상기 제2산화막(23), 상기 제1폴리실리콘막(30)은 상기 제1식각공정으로 모두 제거될 수 있다.In this case, all of the first oxide film 21, the first nitride film 22, the second oxide film 23, and the first polysilicon film 30 formed in the peripheral region may be removed by the first etching process. Can be.

다음으로, 상기 제1절연층(24), 상기 제1게이트(31), 상기 제2절연층(25), 상기 제2게이트(32)를 포함한 상기 반도체 기판(10) 위에 제3산화막(40)을 형성하고, 상기 셀 영역의 상기 반도체 기판(10) 위에 제2포토레지스트 패턴(P2)을 형성한다.Next, a third oxide film 40 on the semiconductor substrate 10 including the first insulating layer 24, the first gate 31, the second insulating layer 25, and the second gate 32. ) And a second photoresist pattern P2 is formed on the semiconductor substrate 10 in the cell region.

상기 제2포토레지스트 패턴(P2)을 식각 마스크로 하여 제2식각 공정을 진행하여 상기 주변 영역에 형성된 상기 제3산화막(40)을 제거하고, 상기 주변 영역의 상기 반도체 기판(10) 위에 제4산화막(42)을 형성한다.A second etching process may be performed using the second photoresist pattern P2 as an etch mask to remove the third oxide film 40 formed in the peripheral region, and to remove the third oxide film 40 on the semiconductor substrate 10 in the peripheral region. An oxide film 42 is formed.

상기 제4산화막(42)은 상기 제3산화막(40) 보다 얇은 두께로 형성될 수 있다.The fourth oxide film 42 may be formed to have a thickness thinner than that of the third oxide film 40.

이후, 상기 제2포토레지스트 패턴(P2)은 제거된다.Thereafter, the second photoresist pattern P2 is removed.

후속 공정을 통하여, 상기 제3산화막(40)은 고전압(HV: High Voltage) 트랜지스터를 위한 게이트 절연층이 되고, 상기 제4산화막(42)은 저전압(LV: Low Voltage) 트랜지스터를 위한 게이트 절연층이 된다(도 5 참조).Through the subsequent process, the third oxide film 40 becomes a gate insulating layer for a high voltage (HV) transistor, and the fourth oxide film 42 is a gate insulating layer for a low voltage (LV) transistor. (See FIG. 5).

예를 들어, 상기 제3산화막(40)은 HTO(High Temperature Oxide) 공정을 통하여 두껍게 형성될 수 있으며, 이후 셀렉트 게이트(제3게이트 및 제4게이트)가 형성될 때 메모리 게이트(제1게이트(31) 및 제2 게이트(32))를 보호하는 기능을 한다.For example, the third oxide layer 40 may be formed thick through a high temperature oxide (HTO) process, and then, when the select gates (the third and fourth gates) are formed, the memory gates (the first gates) may be formed. 31) and the second gate 32).

또한, 상기 제3산화막(40)을 통하여 상기 셀렉트 게이트 및 상기 메모리 게이트는 동시에 고전압(High Voltage)을 인가받을 수 있다.In addition, a high voltage may be simultaneously applied to the select gate and the memory gate through the third oxide layer 40.

도 4는 실시예에 따른 제2폴리실리콘막(45)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.4 is a side cross-sectional view schematically showing the shape of a flash memory device after the second polysilicon film 45 is formed according to the embodiment.

다음으로, 상기 제3산화막(40)과 상기 제4산화막(42) 위에 제2폴리실리콘막(45)을 형성하고, 상기 주변 영역의 제5게이트 영역을 정의하는 제3포토레지스트 패턴(P3)이 형성된다.Next, a third polysilicon film 45 is formed on the third oxide film 40 and the fourth oxide film 42, and the third photoresist pattern P3 defines a fifth gate area of the peripheral area. Is formed.

도 5는 실시예에 따른 제3게이트(45a) 내지 제5게이트(45c)가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.FIG. 5 is a side cross-sectional view schematically illustrating a shape of a flash memory device after the third gates 45a to the fifth gate 45c are formed according to the embodiment.

이어서, 제3식각 공정을 진행하여 상기 제1게이트(31)와 상기 제1절연층(24) 양측벽 및 상기 제1게이트(31) 옆의 상기 반도체 기판(10) 일부 위에 상기 제3산화막(40) 패턴으로 이루어지는 제3절연층(40a)을 "L"자 형태로 형성한다.Subsequently, a third etching process may be performed to form the third oxide layer on both sidewalls of the first gate 31, the first insulating layer 24, and a portion of the semiconductor substrate 10 next to the first gate 31. 40) The third insulating layer 40a formed of a pattern is formed in an “L” shape.

또한, 상기 제3식각 공정을 진행하여 상기 제2게이트(32)와 상기 제2절연층(25) 양측벽 및 상기 제2게이트(32) 옆의 상기 반도체 기판(10) 일부 위에 상기 제3산화막(40) 패턴으로 이루어지는 제4절연층(40b)을 "L"자 형태로 형성한다.In addition, the third etching process may be performed to form the third oxide layer on both sidewalls of the second gate 32, the second insulating layer 25, and a portion of the semiconductor substrate 10 next to the second gate 32. (40) The fourth insulating layer 40b formed of a pattern is formed in an "L" shape.

이때, 상기 제3절연층(40a)과 상기 제4절연층(40b) 위에 각각 상기 제2폴리실리콘막(45) 패턴으로 이루어지는 제3게이트(45a)와 제4게이트(45b)를 형성한다.In this case, a third gate 45a and a fourth gate 45b including the second polysilicon layer 45 pattern are formed on the third insulating layer 40a and the fourth insulating layer 40b, respectively.

또한, 상기 제3식각 공정을 통하여, 상기 주변 영역의 상기 반도체 기판(10) 위에 상기 제4산화막(42) 패턴으로 이루어지는 제5절연층(42a)을 형성하고, 그 위에 상기 제2폴리실리콘막(45) 패턴으로 이루어지는 제5게이트(45c)를 형성한다.In addition, a fifth insulating layer 42a formed of the fourth oxide film 42 pattern is formed on the semiconductor substrate 10 in the peripheral region through the third etching process, and the second polysilicon film is formed thereon. (45) A fifth gate 45c formed of a pattern is formed.

이후, 상기 제3포토레지스트 패턴(P3)은 제거된다.Thereafter, the third photoresist pattern P3 is removed.

즉, 상기 제3식각 공정은 상기 셀 영역에 대해서는 블랑킷 방식으로 진행되고, 상기 주변 영역에 대해서는 상기 제3포토레지스트 패턴(P3)을 식각 마스크로 하여 진행될 수 있다.That is, the third etching process may be performed in a blanket manner with respect to the cell region, and may be performed with the third photoresist pattern P3 as an etching mask for the peripheral region.

도 6은 실시예에 따른 제1게이트(31)와 제2게이트(32) 사이의 제3절연층(40a), 제4절연층(40b), 제3게이트(45a) 및 제4게이트(45b)가 제거된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.6 illustrates a third insulating layer 40a, a fourth insulating layer 40b, a third gate 45a, and a fourth gate 45b between the first gate 31 and the second gate 32 according to the embodiment. Is a side cross-sectional view schematically showing the shape of the flash memory element after) is removed.

다음으로, 상기 제1게이트(31)와 상기 제2게이트(32) 사이의 영역을 개방시키는 제4포토레지스트 패턴(P4)을 형성하고, 제4식각 공정을 진행한다.Next, a fourth photoresist pattern P4 for opening a region between the first gate 31 and the second gate 32 is formed, and a fourth etching process is performed.

따라서, 상기 제1게이트(31)와 상기 제2게이트(32) 사이의 상기 제3절연층(40a), 상기 제4절연층(40b), 상기 제3게이트(45a) 및 상기 제4게이트(45b)가 제거될 수 있다.Accordingly, the third insulating layer 40a, the fourth insulating layer 40b, the third gate 45a and the fourth gate between the first gate 31 and the second gate 32. 45b) can be removed.

이때 잔존된 상기 제3게이트(45a)와 상기 제4게이트(45b)는 각각 선택 게이트(select gate)로 기능될 수 있다.In this case, the remaining third gate 45a and the fourth gate 45b may function as select gates.

도 7은 실시예에 따른 소스측 LDD 영역(50)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.7 is a side cross-sectional view schematically showing the shape of a flash memory device after the source-side LDD region 50 is formed according to the embodiment.

이후, 상기 제4포토레지스트 패턴(P4)과 상기 제1게이트(31) 및 상기 제2게이트(32)를 마스크로 하여 제3이온주입 공정을 진행한다.Thereafter, a third ion implantation process is performed using the fourth photoresist pattern P4, the first gate 31, and the second gate 32 as a mask.

따라서, 상기 제1게이트(31)와 상기 제2게이트(32) 사이의 상기 반도체 기판(10) 상측 일부에 소스측 LDD(Lightly Doped Drain) 영역(50)이 형성될 수 있다.Therefore, a source side lightly doped drain (LDD) region 50 may be formed in a portion of the upper portion of the semiconductor substrate 10 between the first gate 31 and the second gate 32.

이후, 상기 제4포토레지스트 패턴(P4)은 제거된다.Thereafter, the fourth photoresist pattern P4 is removed.

도 8은 실시예에 따른 LDD 영역(51)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.8 is a side cross-sectional view schematically showing the shape of a flash memory device after the LDD region 51 is formed according to the embodiment.

도 8을 참조하면, 상기 소스측 LDD 영역(50)이 형성되면, 상기 제1게이트(31), 상기 제2게이트(32) 및 상기 소스측 LDD 영역(50)을 덮는 제5포토레지스트 패턴(P5)을 형성하고, 제4이온주입 공정을 진행한다.Referring to FIG. 8, when the source side LDD region 50 is formed, a fifth photoresist pattern covering the first gate 31, the second gate 32, and the source side LDD region 50 ( P5) is formed and a 4th ion implantation process is performed.

따라서, 상기 제3게이트(45a) 옆의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부, 상기 제4게이트(45b) 옆의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부, 그리고 상기 제5게이트(45c) 양측의 상기 주변 영역의 상기 반도체 기판(10) 상측 일부에 각각 드레인측 LDD(Lighty Doped Drain) 영역(51)이 형성된다.Accordingly, a portion of the upper portion of the semiconductor substrate 10 in the cell region next to the third gate 45a, a portion of the upper portion of the semiconductor substrate 10 in the cell region next to the fourth gate 45b, and the fifth portion A drain side LDD (Lighty Doped Drain) region 51 is formed in a portion of the upper portion of the semiconductor substrate 10 in the peripheral region on both sides of the gate 45c.

이후, 상기 제5포토레지스트 패턴(P5)은 제거된다.Thereafter, the fifth photoresist pattern P5 is removed.

도 9는 실시예에 따른 제1스페이서(61) 내지 제5스페이서(65)가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.9 is a side cross-sectional view schematically illustrating a shape of a flash memory device after the first spacers 61 to the fifth spacer 65 are formed according to the embodiment.

도 9를 참조하면, 상기 반도체 기판(10)의 셀 영역과 주변 영역 모두에 산화막, 질화막, 산화막을 차례로 적층하고, 제5식각 공정을 블랑킷(blanket) 방식으로진행한다.Referring to FIG. 9, an oxide film, a nitride film, and an oxide film are sequentially stacked on both the cell region and the peripheral region of the semiconductor substrate 10, and a fifth etching process is performed in a blanket manner.

따라서, 상기 제3게이트(45a) 옆에 제1스페이서(61)가 형성되고, 상기 제1게이트(31) 옆에 제2스페이서(62)가 형성되며, 상기 제2게이트(32) 옆에 제3스페이서(63)가 형성되고, 상기 제4게이트(45b) 옆에 제4스페이서(64)가 형성된다.Accordingly, a first spacer 61 is formed next to the third gate 45a, a second spacer 62 is formed next to the first gate 31, and a first spacer 61 is formed next to the second gate 32. A third spacer 63 is formed, and a fourth spacer 64 is formed next to the fourth gate 45b.

또한, 상기 제5게이트(45c) 양측벽에 제5스페이서(65)가 형성된다.In addition, fifth spacers 65 are formed on both sidewalls of the fifth gate 45c.

그외 나머지 영역의 산화막/질화막/산화막 층구조는 제거된다.The oxide / nitride / oxide layer structure of the rest of the region is removed.

실시예에서 상기 스페이서들(61 내지 65)은 ONO(Oxide-Nitride-Oxide)의 구조로 형성되지만, 이에 한정되지 않고, ON(Oxide-Nitride)의 구조로 형성될 수 있다.In an embodiment, the spacers 61 to 65 may be formed in a structure of Oxide-Nitride-Oxide (ONO), but are not limited thereto and may be formed in a structure of Oxide-Nitride (ON).

도 10은 실시예에 따른 실리사이드층(70)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.10 is a side cross-sectional view schematically showing the shape of a flash memory device after the silicide layer 70 is formed according to the embodiment.

상기 제1스페이서(61) 내지 제5스페이서(65)가 형성되면, 제5이온주입 공정을 진행하여 상기 제1스페이서(61) 옆의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부에 제1드레인 영역(52)을 형성하고, 상기 제4스페이서(64) 옆의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부에 제2드레인 영역(54)을 형성한다.When the first spacers 61 to the fifth spacers 65 are formed, a fifth ion implantation process is performed to form a first portion of the upper portion of the semiconductor substrate 10 in the cell region next to the first spacer 61. A drain region 52 is formed, and a second drain region 54 is formed on a portion of the upper side of the semiconductor substrate 10 in the cell region next to the fourth spacer 64.

또한, 상기 제2스페이서(62)와 제3스페이서(63) 사이의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부에 공통소스영역(59)을 형성한다.In addition, a common source region 59 is formed on a portion of the upper portion of the semiconductor substrate 10 in the cell region between the second spacer 62 and the third spacer 63.

또한, 상기 제5스페이서(65) 일측의 상기 주변 영역의 상기 반도체 기판(10) 상측 일부에 소스 영역(56)을 형성하고, 상기 제5스페이서(65) 타측의 상기 주변 영역의 상기 반도체 기판(10) 상측 일부에 제3드레인 영역(58)을 형성한다.In addition, a source region 56 is formed on a portion of the semiconductor substrate 10 in the peripheral region on one side of the fifth spacer 65 and the semiconductor substrate (in the peripheral region on the other side of the fifth spacer 65). 10) A third drain region 58 is formed in the upper portion.

이때, 제5이온주입 공정은 여러 스텝의 마스크를 이용하여 진행될 수 있는데, 이는 게이트의 종류에 따라 n형, p형 등의 이온주입을 다르게 진행하기 때문에, 마스크를 이용하여 각각의 게이트에 따라 이온주입을 할 수 있다. In this case, the fifth ion implantation process may be performed by using a mask of several steps. Since the implantation of n-type and p-type is performed differently according to the type of gate, the fifth ion implantation process may be performed according to each gate using a mask. Injection can be done.

그리고, 상기 제1스페이서(61)에 의하여 노출된 상기 제3게이트(45a), 상기 제4스페이서(64)에 의하여 노출된 상기 제4게이트(45b), 상기 제1게이트(31), 상기 제2게이트(32), 상기 제1드레인 영역(52), 상기 공통소스 영역(59), 상기 제2드레인 영역(54), 상기 소스 영역(56) 및 상기 제3드레인 영역(58) 위에 실리사이드(silicide)층(70)을 형성한다.The third gate 45a exposed by the first spacer 61 and the fourth gate 45b exposed by the fourth spacer 64, the first gate 31, and the third gate 45 exposed by the fourth spacer 64. Silicides are formed on the second gate 32, the first drain region 52, the common source region 59, the second drain region 54, the source region 56, and the third drain region 58. silicide) layer 70 is formed.

상기 실리사이드층(70)은 반도체 기판(10)에 타이타늄(Ti), 코발트(Co), 니켈(Ni) 등의 물질을 이용한 샐리사이드(salicide) 공정을 진행하여 형성될 수 있으며, 이후 콘택이 형성될 영역에 형성될 수 있다.The silicide layer 70 may be formed by performing a salicide process using a material such as titanium (Ti), cobalt (Co), or nickel (Ni) on the semiconductor substrate 10, and then forming a contact. It may be formed in the area to be.

도 11은 실시예에 따른 층간 절연층(80)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.11 is a side cross-sectional view schematically showing the shape of a flash memory device after the interlayer insulating layer 80 is formed according to the embodiment.

도 11을 참조하면, 상기 반도체 구조물들을 포함한 상기 반도체 기판(10) 위에 층간 절연층(80)이 형성되고, 상기 층간 절연층(80) 상에 다수의 컨택(81 내지 87)이 형성된다.Referring to FIG. 11, an interlayer insulating layer 80 is formed on the semiconductor substrate 10 including the semiconductor structures, and a plurality of contacts 81 to 87 are formed on the interlayer insulating layer 80.

제1컨택(81)은 상기 실리사이드층(70)을 통하여 상기 제1드레인 영역(52)과 연결되고, 제2컨택(82)은 상기 실리사이드층(70)을 통하여 상기 제2드레인 영역(54)과 연결된다.The first contact 81 is connected to the first drain region 52 through the silicide layer 70, and the second contact 82 is connected to the second drain region 54 through the silicide layer 70. Connected with

또한, 제3컨택(83)은 공통 컨택으로서, 상기 제1스페이서(61)에 의하여 노출된 상기 제3게이트(45a) 및 상기 제1게이트(31)와 상기 실리사이드층(70)을 통하여 연결된다.In addition, the third contact 83 is a common contact and is connected through the third gate 45a and the first gate 31 and the silicide layer 70 exposed by the first spacer 61. .

제4컨택(84) 역시 공통 컨택으로서, 상기 제4스페이서(64)에 의하여 노출된 상기 제4게이트(45b) 및 상기 제2게이트(32)와 상기 실리사이드층(70)을 통하여 연결된다.The fourth contact 84 is also a common contact and is connected to the fourth gate 45b and the second gate 32 and the silicide layer 70 exposed by the fourth spacer 64.

제5컨택(85)은 상기 실리사이드층(70)을 통하여 상기 공통소스 영역(59)과 연결되고, 제6컨택(86)과 제7컨택(87)은 각각 상기 소스 영역(56) 및 상기 제3드레인 영역(58)과 상기 실리사이드층(70)을 통하여 연결된다.The fifth contact 85 is connected to the common source region 59 through the silicide layer 70, and the sixth contact 86 and the seventh contact 87 are the source region 56 and the fifth contact, respectively. The third drain region 58 is connected to the silicide layer 70.

이상에서 설명한 실시예에 따른 플래시 메모리 소자는 반도체 기판이 셀영역과 주변영역으로 구분되고, 상기 공통소스영역(59)을 기준으로 대칭되는 2개의 반도체 구조물이 형성되어 단위셀을 이루는 것으로 설명하였다.
In the flash memory device according to the exemplary embodiment described above, the semiconductor substrate is divided into a cell region and a peripheral region, and two semiconductor structures that are symmetrical with respect to the common source region 59 are formed to form a unit cell.

그러나, 상기 셀영역의 하나의 반도체 구조물, 즉 상기 제1게이트(31), 상기 제1절연층(24), 상기 제3절연층(40a), 상기 제1스페이서(61), 상기 제2스페이서(62), 상기 드레인 영역(51), 상기 공통소스영역(59)이 하나의 단위셀을 이룰 수 있음은 물론이다.However, one semiconductor structure of the cell region, that is, the first gate 31, the first insulating layer 24, the third insulating layer 40a, the first spacer 61, and the second spacer It goes without saying that the 62, the drain region 51 and the common source region 59 can form one unit cell.

이에 대하여 간단히 설명하면 다음과 같다.Briefly described as follows.

상기 기판(10)의 셀 영역 위에 상기 제1웰(12)을 형성하고, 상기 제1웰(12) 위에 상기 제1절연층(24)을 형성한다. 또한, 상기 제1절연층(24) 위에 상기 제1게이트(31)를 형성한다.The first well 12 is formed on the cell region of the substrate 10, and the first insulating layer 24 is formed on the first well 12. In addition, the first gate 31 is formed on the first insulating layer 24.

상기 제1절연층(24)과 상기 제1게이트(31)는 도 1 내지 도 11을 참조하여 설명한 실시예와 유사하게 형성될 수 있다. 즉, 상기 셀 영역 위에 제1산화막(21), 제1질화막(22), 제2산화막(23) 및 제1폴리실리콘막(30)을 순차적으로 형성하고, 상기 제1게이트 영역을 정의하는 제1포토레지스트 패턴(P1)을 상기 셀 영역 위에 형성한다.The first insulating layer 24 and the first gate 31 may be formed similarly to the embodiment described with reference to FIGS. 1 to 11. That is, the first oxide film 21, the first nitride film 22, the second oxide film 23, and the first polysilicon film 30 are sequentially formed on the cell region, and the first gate region is defined. One photoresist pattern P1 is formed on the cell region.

이어서, 제1식각공정을 통하여 상기 제1산화막 패턴(21a), 상기 제1질화막 패턴(22a), 상기 제2산화막 패턴(23a)으로 이루어지는 상기 제1절연층(24)을 형성하고, 상기 제1폴리실리콘막 패턴으로 이루어지는 상기 제1게이트(31)를 형성한다(도 2 및 도 3 참조).Subsequently, the first insulating layer 24 including the first oxide layer pattern 21a, the first nitride layer pattern 22a, and the second oxide layer pattern 23a is formed through a first etching process. The first gate 31 formed of one polysilicon film pattern is formed (see FIGS. 2 and 3).

이후, 상기 제1포토레지스트 패턴(P1)은 제거된다.Thereafter, the first photoresist pattern P1 is removed.

상기 제1게이트(31)가 형성되면, 상기 제1게이트(31) 일측벽과 상기 기판(10) 일부 위에 상기 제3절연층(40a)을 형성하고, 상기 제3절연층(40a) 위에 상기 제3게이트(45a)를 형성한다.When the first gate 31 is formed, the third insulating layer 40a is formed on one side wall of the first gate 31 and a part of the substrate 10, and the third insulating layer 40a is formed on the third insulating layer 40a. The third gate 45a is formed.

이때, 도 1 내지 도 11을 참조하여 설명한 실시예처럼, 상기 제1게이트(31) 양측벽과 상기 기판(10) 일부 위에 제3절연층(40a)을 형성하고, 상기 제3절연층(40a) 위에 제3게이트(45a)를 형성한다(도 5 참조).In this case, as in the exemplary embodiment described with reference to FIGS. 1 to 11, a third insulating layer 40a is formed on both side walls of the first gate 31 and a part of the substrate 10, and the third insulating layer 40a is formed. (3) to form a third gate 45a (see FIG. 5).

이어서, 상기 제1게이트(31) 타측의 상기 제3절연층(40a) 및 상기 제3게이트(45a)를 제거함으로써, 상기 제3절연층(40a)은 상기 제1게이트(31) 일측벽과 상기 기판(10) 일부 위에만 형성될 수 있다(도 6 참조).Subsequently, the third insulating layer 40a is removed from the one side wall of the first gate 31 by removing the third insulating layer 40a and the third gate 45a on the other side of the first gate 31. It may be formed only on a portion of the substrate 10 (see FIG. 6).

즉, 상기 제3게이트(45a)가 블랑킷 방식의 식각 공정을 통하여 제2폴리실리콘막 패턴으로 형성되고, 상기 제3절연층(40a)이 블랑킷 방식의 식각 공정을 통하여 제3산화막 패턴으로 이루어질 수 있다.That is, the third gate 45a is formed as a second polysilicon film pattern through a blanket etching process, and the third insulating layer 40a is formed into a third oxide film pattern through a blanket etching process. Can be done.

다음으로, 상기 셀 영역 위에 산화막, 질화막, 산화막을 차례로 적층하고, 이를 블랑킷 방식의 제5식각공정을 통하여 식각함으로써 상기 제3게이트(45a), 상기 제1게이트(31) 옆에 각각 상기 제1스페이서(61), 상기 제2스페이서(62)를 형성한다.Next, an oxide film, a nitride film, and an oxide film are sequentially stacked on the cell region, and the oxide film, the nitride film, and the oxide film are sequentially stacked and etched through a fifth etching process using a blanket method, respectively, the third gate 45a and the first gate 31 next to the first gate 31. One spacer 61 and the second spacer 62 are formed.

이후, 상기 제1게이트(31) 타측의 상기 셀 영역에 공통소스 영역(50)을 형성하고, 상기 제3게이트(45a) 옆의 상기 셀 영역 일부에 제1드레인 영역(51)을 형성한다.Thereafter, a common source region 50 is formed in the cell region on the other side of the first gate 31 and a first drain region 51 is formed in a portion of the cell region next to the third gate 45a.

이와 같은 단일 반도체 구조물 형태의 단위셀은 상기 제3게이트(45a)와 상기 제1게이트(31)가 공통 컨택(83)을 통하여 연결된 것을 특징으로 한다(도 11 참조).
The unit cell in the form of such a single semiconductor structure is characterized in that the third gate 45a and the first gate 31 are connected through a common contact 83 (see FIG. 11).

한편, 도 1 내지 도 11을 참조하여 설명한 2개의 반도체 구조물이 단위셀을 이루는 플래시 메모리 소자는 셀 어레이를 구성하며, 전술한 대로 상기 제1게이트(31)는 메모리 게이트로 동작되고 상기 제3게이트(45a)는 선택 게이트로 동작되는데, 상기 제1게이트(31)와 상기 제3게이트(45a)는 상기 제3컨택(83)을 통하여 제(n) 워드라인(WL)과 연결됨으로써 셀 어레이를 구성한다.Meanwhile, a flash memory device in which two semiconductor structures described with reference to FIGS. 1 to 11 form a unit cell constitutes a cell array. As described above, the first gate 31 is operated as a memory gate and the third gate. 45a is operated as a selection gate, and the first gate 31 and the third gate 45a are connected to the (n) word line WL through the third contact 83 to form a cell array. Configure.

상기 제2게이트(32)는 메모리 게이트로 동작되고 상기 제4게이트(45b)는 선택 게이트로 동작되는데, 상기 제2게이트(32)와 상기 제4게이트(45b)는 상기 제4컨택(84)을 통하여 제(n+1) 워드라인과 연결됨으로써 셀 어레이를 구성한다.The second gate 32 is operated as a memory gate and the fourth gate 45b is operated as a selection gate. The second gate 32 and the fourth gate 45b are connected to the fourth contact 84. The cell array is formed by being connected to the (n + 1) th word line through the second word line.

여기서, 상기 "n"은 정수로서, "1≤n≤상기 단위셀의 개수"이다.Here, "n" is an integer and "1≤n≤ the number of unit cells".

상기 제1드레인 영역(52) 및 상기 제2드레인 영역(54)은 각각 상기 제1컨택(81) 및 상기 제2컨택(82)을 통하여 제(m) 비트라인(BL)과 연결된다.The first drain region 52 and the second drain region 54 are connected to the (m) bit line BL through the first contact 81 and the second contact 82, respectively.

여기서, 상기 "m"은 정수로서, "1≤m≤상기 비트라인의 개수"이다.Here, "m" is an integer, "1≤m≤ the number of bit lines."

상기 공통소스 영역(50)은 상기 제5컨택(85)을 통하여 하나의 소스라인(SL)과 공통으로 연결되고, 상기 소스라인은 소정의 바이어스 전압이 인가된다.The common source region 50 is commonly connected to one source line SL through the fifth contact 85, and a predetermined bias voltage is applied to the source line.

일반적인 플래시 메모리 소자가 셀 어레이를 구성하는 경우, 소스에는 바이어스 전압이 인가되지 않는다. 그러나, 실시예에 따른 플래시 메모리 소자는 새로운 개념의 구조로서, 상기 공통소스 영역(50)에 바이어스 전압이 인가되는 것은 본원의 다양한 특징 중 하나이다.When a general flash memory device forms a cell array, a bias voltage is not applied to a source. However, the flash memory device according to the embodiment is a new concept structure, and the bias voltage is applied to the common source region 50.

이하, 실시예에 따른 플래시 메모리 소자의 셀 어레이가 쓰기, 삭제, 읽기로 동작되는 경우, 전압 인가 방식에 대하여 설명한다.Hereinafter, a method of applying a voltage when a cell array of a flash memory device according to an embodiment is operated by writing, erasing, and reading will be described.

첫째, 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 쓰기(program) 동작을 위하여 어느 하나가 선택되는 경우.First, when any one of a plurality of memory gates forming a cell array according to an embodiment is selected for a write operation.

(1) 선택된 메모리(Selected Memory Cell) 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가된다.(1) A predetermined positive voltage and 0V are applied to the word line and the bit line of the gate of the selected memory cell, respectively.

(2) 상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리(Unselected Memory Cell) 게이트의 워드라인에 소정의 양전압이 인가되고, 비트라인에 플로팅 상태 또는 소정의 양전압이 인가된다.(2) A predetermined positive voltage is applied to a word line of an unselected memory cell gate that shares a word line with the selected memory gate, and a floating state or a predetermined positive voltage is applied to a bit line.

(3) 상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가된다.(3) 0 V is applied to the word line and the bit line of the unselected memory gate which share the bit line with the selected memory gate.

(4) 상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인에 0V가 인가되고, 비트라인에 플로팅 상태 또는 소정의 양전압이 인가된다.(4) 0 V is applied to a word line of an unselected memory gate that does not share a word line and a bit line with the selected memory gate, and a floating state or a predetermined positive voltage is applied to the bit line.

(5) 상기 소스라인에 소정의 양전압이 인가된다.
(5) A predetermined positive voltage is applied to the source line.

둘째, 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 삭제(erase) 동작을 위하여 어느 하나가 선택되는 경우.Second, when any one of the plurality of memory gates constituting the cell array according to the embodiment is selected for the erase operation.

(1) 선택된 메모리 게이트의 워드라인 및 소스라인에 각각 소정의 음전압 및 양전압이 인가된다.(1) A predetermined negative voltage and a positive voltage are applied to the word line and the source line of the selected memory gate, respectively.

(2) 상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인에 소정의 음전압이 인가되고 소스라인에 플로팅 상태 또는 0V가 인가된다.(2) A predetermined negative voltage is applied to a word line of an unselected memory gate that shares a word line with the selected memory gate, and a floating state or 0V is applied to the source line.

(3) 상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0V가 인가되고 비트라인에 플로팅 상태 또는 0V가 인가된다.(3) 0 V is applied to the word line and the source line of the non-selected memory gate which share the bit line with the selected memory gate, and a floating state or 0 V is applied to the bit line.

(4) 상기 선택된 메모리 게이트와 소스라인을 공유하는 비선택 메모리 게이트의 워드라인에 0V가 인가되고, 비트라인에 플로팅 상태 또는 0V가 인가된다.
(4) 0V is applied to the word line of the unselected memory gate which shares the source line with the selected memory gate, and a floating state or 0V is applied to the bit line.

셋째, 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 읽기 동작을 위하여 어느 하나가 선택되는 경우.Third, when any one of the plurality of memory gates constituting the cell array according to the embodiment is selected for the read operation.

(1) 선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압이 인가된다.(1) A predetermined positive voltage is applied to word lines and bit lines of the selected memory gate, respectively.

(2) 상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가된다.(2) A predetermined positive voltage and 0V are applied to word lines and bit lines of an unselected memory gate that share a word line with the selected memory gate, respectively.

(3) 상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V 및 소정의 양전압이 인가된다.(3) 0V and a predetermined positive voltage are applied to the word line and the bit line of the unselected memory gate which share the bit line with the selected memory gate, respectively.

(4) 상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가된다.(4) 0 V is applied to word lines and bit lines of unselected memory gates that do not share the word lines and bit lines with the selected memory gate.

(5) 상기 소스라인에 0V가 인가된다.(5) 0V is applied to the source line.

참고로, 실시예에 따른 셀 어레이가 쓰기/삭제/읽기로 동작되는 경우 상기 기판(100)에 인가되는 벌크(bulk) 전압은 0V일 수 있다.For reference, when the cell array according to the embodiment is operated by writing / deleting / reading, the bulk voltage applied to the substrate 100 may be 0V.

이와 같이 전압이 인가되는 경우, 실시예에 따른 플래시 메모리 소자는 쓰기 동작시 CHE(Channel hot electron) 방식으로 동작되고, 삭제 동작시 BTBT(band-to-band-tunneling) induced hot hole 방식으로 동작되며, 읽기 동작시 리버스(reverse) 방식으로 동작된다.When the voltage is applied as described above, the flash memory device according to the embodiment is operated by a channel hot electron (CHE) method during a write operation, and is operated by a band-to-band-tunneling (BTBT) induced hot hole method during an erase operation. In the read operation, the reverse operation is performed.

또한, 실시예에 따른 플래시 메모리 소자는 쓰기 동작시 비트 단위로 이루어지고, 삭제 동작시 섹터 단위로 이루어지며, 읽기 동작시 랜덤 억세스 방식으로 이루어질 수 있다.In addition, the flash memory device according to the embodiment may be formed in units of bits in a write operation, in units of sectors in an erase operation, and may be formed in a random access method in a read operation.

이와 같은 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 쓰기, 삭제, 읽기 동작을 위하여 어느 하나가 선택되는 경우의 전압 인가 방식을 테이블로 예시하면 다음과 같다.A voltage application method in a case where any one of the plurality of memory gates constituting the cell array according to the above embodiment is selected for the write, erase, and read operations is as follows.

메모리 게이트의 동작 종류Operation type of memory gate 쓰기(program)Program 삭제(erase)Erase 읽기(read)Read 동작 방식Operation method Hot electronHot electron BTBT Hot HoleBTBT Hot Hole reversereverse 최소 동작 유닛Operating unit BitBit SectorSector Random AccessRandom access Selected CellSelected Cell Word Line(W/L)Word Line (W / L) +6.0V+6.0 V -6.0V-6.0 V 3.3V3.3V Source Line(S/L)Source Line (S / L) +4.5V+ 4.5V +6.0V+6.0 V 0V0V Bit Line(B/L)Bit Line (B / L) 0V0V FLFL 0.8V0.8 V Un-selected Cell(Same Word Line) Un-selected Cell (Same Word Line) W/LW / L +6.0V+6.0 V -6.0V-6.0 V 3.3V3.3V S/LS / L +4.5V+ 4.5V FL or 0VFL or 0V 0V0V B/LB / L Floating(FL) or +4.5VFloating (FL) or + 4.5V optionoption 0V0V Un-selected
Cell(Same Bit
Line)Un-selected
Cell (Same Bit
Line) W/LW / L 0V0V 0V0V 0V0V S/LS / L +4.5V+ 4.5V 0V0V 0V0V B/LB / L 0V0V FL or 0VFL or 0V 0.8V0.8 V Un-selected
Cell(No same
Bit/Word Line)Un-selected
Cell (No same
Bit / Word Line) W/LW / L 0V0V 0V0V 0V0V S/LS / L +4.5V+ 4.5V optionoption 0V0V B/LB / L FL or +4.5VFL or + 4.5V FL or 0VFL or 0V 0V0V

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. And this transformation and response should be interpreted.

Claims (29)

기판의 셀 영역 위에 소정 거리 이격된 제1절연층과 제2절연층을 형성하고, 상기 제1절연층과 상기 제2절연층 위에 각각 제1게이트와 제2게이트를 형성하는 단계;
상기 제1게이트 및 상기 제2게이트를 포함한 상기 셀 영역 위에 제3산화막을 형성하는 단계;
상기 셀 영역 위에 제2포토레지스트 패턴을 형성하고, 제2식각공정을 통하여 상기 기판의 주변 영역의 상기 제3산화막을 제거하는 단계;
상기 주변 영역 위에 제4산화막을 형성하는 단계;
상기 제2포토레지스트 패턴을 제거하는 단계;
상기 제3산화막 및 상기 제4산화막 위에 제2폴리실리콘막을 형성하는 단계;
제3식각공정을 통하여 상기 제3산화막 패턴으로 이루어지는 제3절연층 및 제4절연층을 형성하고, 상기 제2폴리실리콘막 패턴으로 이루어지는 제3게이트 및 제4게이트를 형성하며, 상기 제4산화막 패턴으로 이루어지는 제5절연층 및 상기 제2폴리실리콘막 패턴으로 이루어지는 제5게이트를 형성하는 단계;
상기 제1게이트와 상기 제2게이트 사이의 상기 제3절연층, 상기 제4절연층, 상기 제3게이트, 상기 제4게이트를 제거하는 단계;
상기 제3게이트, 상기 제1게이트, 상기 제2게이트, 상기 제4게이트 옆에 각각 제1스페이서, 제2스페이서, 제3스페이서, 제4스페이서를 형성하고, 상기 제5게이트 양측에 제5스페이서를 형성하는 단계; 및
상기 제1스페이서 및 상기 제4스페이서 옆의 상기 셀 영역 일부에 각각 제1드레인 영역 및 제2드레인 영역을 형성하고, 상기 제2스페이서 및 상기 제3스페이서 사이의 상기 셀 영역 일부에 공통소스영역을 형성하며, 상기 제5스페이서 양측에 각각 소스 영역 및 제3드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Forming a first insulating layer and a second insulating layer on the cell region of the substrate at a predetermined distance, and forming a first gate and a second gate on the first insulating layer and the second insulating layer, respectively;
Forming a third oxide film on the cell region including the first gate and the second gate;
Forming a second photoresist pattern on the cell region and removing the third oxide film in the peripheral region of the substrate through a second etching process;
Forming a fourth oxide film on the peripheral region;
Removing the second photoresist pattern;
Forming a second polysilicon film on the third oxide film and the fourth oxide film;
A third insulating layer and a fourth insulating layer formed of the third oxide film pattern are formed through a third etching process, and third and fourth gates formed of the second polysilicon film pattern are formed, and the fourth oxide film is formed. Forming a fifth insulating layer made of a pattern and a fifth gate made of the second polysilicon film pattern;
Removing the third insulating layer, the fourth insulating layer, the third gate, and the fourth gate between the first gate and the second gate;
A first spacer, a second spacer, a third spacer, and a fourth spacer are formed next to the third gate, the first gate, the second gate, and the fourth gate, and fifth spacers are formed on both sides of the fifth gate. Forming a; And
A first drain region and a second drain region are formed in a portion of the cell region next to the first spacer and the fourth spacer, respectively, and a common source region is formed in a portion of the cell region between the second spacer and the third spacer. And forming a source region and a third drain region on both sides of the fifth spacer, respectively. 제1항에 있어서,
상기 제1절연층과 상기 제2절연층이 형성되기 전에 상기 셀 영역에 제1웰이 형성되고, 상기 주변 영역에 제2웰이 형성되는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 1,
And forming a first well in the cell region and a second well in the peripheral region before the first insulating layer and the second insulating layer are formed. 제1항에 있어서, 상기 제1게이트와 상기 제2게이트를 형성하는 단계는
상기 셀 영역과 상기 주변 영역 위에 제1산화막, 제1질화막, 제2산화막 및 제1폴리실리콘막을 순차적으로 형성하는 단계;
상기 제1게이트 및 상기 제2게이트 영역을 정의하는 제1포토레지스트 패턴을 상기 셀 영역 위에 형성하는 단계;
제1식각공정을 통하여 상기 제1산화막 패턴, 상기 제1질화막 패턴, 상기 제2산화막 패턴으로 이루어지는 상기 제1절연층 및 상기 제2절연층을 형성하고, 상기 제1폴리실리콘막 패턴으로 이루어지는 상기 제1게이트 및 상기 제2게이트를 형성하는 단계; 및
상기 제1포토레지스트 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 1, wherein the forming of the first gate and the second gate is performed.
Sequentially forming a first oxide film, a first nitride film, a second oxide film, and a first polysilicon film on the cell region and the peripheral region;
Forming a first photoresist pattern on the cell region defining the first gate and the second gate region;
The first insulating layer and the second insulating layer including the first oxide layer pattern, the first nitride layer pattern, and the second oxide layer pattern are formed through a first etching process, and the first polysilicon layer pattern is formed. Forming a first gate and the second gate; And
And removing the first photoresist pattern. 삭제delete 제1항에 있어서,
상기 제2폴리실리콘막을 형성한 후, 상기 주변 영역에 상기 제5게이트 영역을 정의하는 제3포토레지스트 패턴을 형성하는 단계를 포함하고,
상기 제3식각공정은 상기 셀 영역에 대해서는 블랑킷 방식으로 진행되고, 상기 주변 영역에 대해서는 상기 제3포토레지스트 패턴을 마스크로 하여 진행되며,
상기 제3식각공정 이후, 상기 제3포토레지스트 패턴은 제거되는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 1,
After forming the second polysilicon film, forming a third photoresist pattern defining the fifth gate region in the peripheral region,
The third etching process is performed in a blanket manner with respect to the cell region, and proceeds with the third photoresist pattern as a mask for the peripheral region.
And after the third etching process, removing the third photoresist pattern. 제1항에 있어서, 상기 제1스페이서 내지 상기 제5스페이서를 형성하는 단계는
상기 셀 영역 및 상기 주변 영역 위에 산화막, 질화막, 산화막 중 하나 이상의 막을 차례로 적층하는 단계; 및
블랑킷 방식의 제5식각공정을 진행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 1, wherein the forming of the first to fifth spacers comprises:
Sequentially stacking at least one of an oxide film, a nitride film, and an oxide film on the cell region and the peripheral region; And
A method of manufacturing a flash memory device comprising the step of performing a fifth etching process of a blanket method. 제1항에 있어서,
상기 제1스페이서에 의하여 노출된 상기 제3게이트는 상기 제1게이트와 공통 컨택을 통하여 연결되고, 상기 제4스페이서에 의하여 노출된 상기 제4게이트는 상기 제2게이트와 공통 컨택을 통하여 연결된 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.The method of claim 1,
The third gate exposed by the first spacer is connected to the first gate through a common contact, and the fourth gate exposed by the fourth spacer is connected to the second gate through a common contact. The manufacturing method of the flash memory element. 제1항에 있어서,
상기 제1게이트와 상기 제2게이트 사이의 상기 제3절연층, 상기 제4절연층, 상기 제3게이트, 상기 제4게이트를 제거한 후,
상기 제1게이트 및 상기 제2게이트 사이의 상기 셀 영역에 소스측 LDD 영역을 형성하는 단계; 및
상기 제3게이트 및 상기 제4게이트 일측에 각각 드레인측 LDD 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 1,
After removing the third insulating layer, the fourth insulating layer, the third gate, and the fourth gate between the first gate and the second gate,
Forming a source side LDD region in the cell region between the first gate and the second gate; And
And forming a drain side LDD region on one side of the third gate and the fourth gate, respectively. 기판의 셀 영역에 형성된 제1게이트 및 제2게이트, 상기 기판의 주변 영역에 형성된 제5게이트;
상기 제1게이트, 상기 제2게이트 및 상기 제5게이트 밑에 각각 형성된 제1절연층, 제2절연층 및 제5절연층;
대향하지 않는 상기 제1게이트 및 상기 제2게이트의 일측면 및 상기 일측면 옆의 상기 기판 일부 위에 각각 형성된 제3절연층 및 제4절연층;
상기 제3절연층 및 상기 제4절연층 위에 각각 형성된 제3게이트 및 제4게이트;
상기 제3게이트, 상기 제1게이트, 상기 제2게이트 및 상기 제4게이트 측면 일부에 각각 형성된 제1스페이서, 제2스페이서, 제3스페이서 및 제4스페이서;
상기 제5게이트 양측에 형성된 제5스페이서;
상기 제2스페이서와 상기 제3스페이서 사이의 상기 기판에 형성된 공통소스 영역;
상기 제1스페이서 및 상기 제4스페이서 일측의 상기 기판에 각각 형성된 제1드레인 영역 및 제2드레인 영역; 및
상기 제5스페이서 양측의 상기 기판에 각각 형성된 소스 영역 및 제3드레인 영역을 포함하며,
메모리 게이트로 동작되는 상기 제1게이트와 상기 제2게이트 및 선택 게이트로 동작되는 상기 제3게이트와 상기 제4게이트는 각각 제(n) 워드라인과 연결되고,
상기 제1드레인 영역과 상기 제2드레인 영역은 각각 제(m) 비트라인과 연결되고,
상기 공통소스 영역은 하나의 소스라인과 공통으로 연결되고,
상기 소스라인에 소정의 바이어스 전압이 인가되며,
상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 플래시 메모리 소자.First and second gates formed in a cell region of the substrate, and a fifth gate formed in a peripheral region of the substrate;
A first insulating layer, a second insulating layer, and a fifth insulating layer respectively formed under the first gate, the second gate, and the fifth gate;
A third insulating layer and a fourth insulating layer formed on one side of the first gate and the second gate which do not face each other, and a portion of the substrate next to the one side;
Third and fourth gates formed on the third and fourth insulating layers, respectively;
First spacers, second spacers, third spacers, and fourth spacers formed on portions of side surfaces of the third gate, the first gate, the second gate, and the fourth gate;
Fifth spacers formed at both sides of the fifth gate;
A common source region formed in the substrate between the second spacer and the third spacer;
First and second drain regions respectively formed on the substrate on one side of the first spacer and the fourth spacer; And
A source region and a third drain region formed on the substrate on both sides of the fifth spacer,
The first gate, the second gate, and the fourth gate, each of which operates as a memory gate, is connected to a (n) word line, respectively.
The first drain region and the second drain region are each connected to a (m) bit line;
The common source region is commonly connected to one source line,
A predetermined bias voltage is applied to the source line,
"N" is an integer "1≤n≤ the number of unit cells" and "m" is an integer "1≤m≤ the number of bit lines". 제9항에 있어서,
상기 셀 영역에 형성된 제1웰; 및
상기 주변 영역에 형성된 제2웰을 포함하는 플래시 메모리 소자.10. The method of claim 9,
A first well formed in the cell region; And
A flash memory device comprising a second well formed in the peripheral area. 제9항에 있어서, 상기 제1절연층, 상기 제2절연층, 상기 제1스페이서 내지 상기 제5스페이서 중 하나 이상은 ONO(Oxide-Nitride-Oxide) 구조을 이루는 것을 특징으로 하는 플래시 메모리 소자.The flash memory device of claim 9, wherein at least one of the first insulating layer, the second insulating layer, and the first to fifth spacers has an oxide-nitride-oxide (ONO) structure. 제9항에 있어서,
상기 제1스페이서에 의하여 노출된 상기 제3게이트는 상기 제1게이트와 공통 컨택을 통하여 연결되고, 상기 제4스페이서에 의하여 노출된 상기 제4게이트는 상기 제2게이트와 공통 컨택을 통하여 연결된 것을 특징으로 하는 플래시 메모리 소자.10. The method of claim 9,
The third gate exposed by the first spacer is connected to the first gate through a common contact, and the fourth gate exposed by the fourth spacer is connected to the second gate through a common contact. Flash memory device. 기판의 셀 영역 위에 제1절연층을 형성하고, 상기 제1절연층 위에 제1게이트를 형성하는 단계;
상기 제1게이트를 포함한 상기 셀 영역 위에 제3산화막을 형성하는 단계;
상기 제3산화막 위에 제2폴리실리콘막을 형성하는 단계;
제3식각공정을 통하여 상기 제3산화막 패턴으로 이루어지는 제3절연층을 형성하고, 상기 제2폴리실리콘막 패턴으로 이루어지는 제3게이트를 형성하는 단계;
상기 제1게이트 타측의 상기 셀 영역에 공통소스 영역을 형성하는 단계; 및
상기 제3게이트 옆의 상기 셀 영역 일부에 제1드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Forming a first insulating layer over the cell region of the substrate, and forming a first gate over the first insulating layer;
Forming a third oxide film on the cell region including the first gate;
Forming a second polysilicon film on the third oxide film;
Forming a third insulating layer made of the third oxide film pattern through a third etching process and forming a third gate made of the second polysilicon film pattern;
Forming a common source region in the cell region on the other side of the first gate; And
And forming a first drain region in a portion of the cell region next to the third gate. 제13항에 있어서,
상기 제3게이트를 형성하는 단계는,
상기 제1게이트 양측벽과 상기 기판 일부 위에 제3절연층을 형성하고, 상기 제3절연층 위에 제3게이트를 형성하는 단계; 및
상기 제1게이트 타측의 상기 제3절연층 및 상기 제3게이트를 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 13,
Forming the third gate,
Forming a third insulating layer on both sidewalls of the first gate and a portion of the substrate, and forming a third gate on the third insulating layer; And
And removing the third insulating layer and the third gate on the other side of the first gate. 제13항에 있어서,
상기 제1절연층이 형성되기 전에 상기 셀 영역에 제1웰이 형성되는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 13,
And forming a first well in the cell region before the first insulating layer is formed. 제13항에 있어서, 상기 제1게이트를 형성하는 단계는
상기 셀 영역 위에 제1산화막, 제1질화막, 제2산화막 및 제1폴리실리콘막을 순차적으로 형성하는 단계;
상기 제1게이트 영역을 정의하는 제1포토레지스트 패턴을 상기 셀 영역 위에 형성하는 단계;
제1식각공정을 통하여 상기 제1산화막 패턴, 상기 제1질화막 패턴, 상기 제2산화막 패턴으로 이루어지는 상기 제1절연층을 형성하고, 상기 제1폴리실리콘막 패턴으로 이루어지는 상기 제1게이트를 형성하는 단계; 및
상기 제1포토레지스트 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 13, wherein the forming of the first gate is performed.
Sequentially forming a first oxide film, a first nitride film, a second oxide film, and a first polysilicon film on the cell region;
Forming a first photoresist pattern on the cell region, the first photoresist pattern defining the first gate region;
Forming a first insulating layer including the first oxide layer pattern, the first nitride layer pattern, and the second oxide layer pattern through a first etching process, and forming the first gate formed of the first polysilicon layer pattern step; And
And removing the first photoresist pattern. 제13항에 있어서, 상기 제3게이트를 형성하는 단계는
상기 제1게이트를 포함한 상기 셀 영역 위에 제3산화막을 형성하는 단계;
상기 제3산화막 위에 제2폴리실리콘막을 형성하는 단계;
블랑킷 방식의 제3식각공정을 통하여 상기 제3산화막 패턴으로 이루어지는 상기 제3절연층을 형성하고, 상기 제2폴리실리콘막 패턴으로 이루어지는 상기 제3게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 13, wherein the forming of the third gate is performed.
Forming a third oxide film on the cell region including the first gate;
Forming a second polysilicon film on the third oxide film;
Forming a third insulating layer made of the third oxide layer pattern and forming the third gate made of the second polysilicon layer pattern through a blanket etching process; Manufacturing method. 제13항에 있어서,
상기 제3게이트, 상기 제1게이트 옆에 각각 제1스페이서, 제2스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 13,
And forming a first spacer and a second spacer next to the third gate and the first gate, respectively. 제18항에 있어서, 상기 제1스페이서, 상기 제2스페이서를 형성하는 단계는
상기 셀 영역 위에 산화막, 질화막, 산화막 중 하나 이상의 막을 차례로 적층하는 단계; 및
블랑킷 방식의 제5식각공정을 진행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.19. The method of claim 18, wherein forming the first spacer and the second spacer
Sequentially stacking at least one of an oxide film, a nitride film, and an oxide film on the cell region; And
A method of manufacturing a flash memory device comprising the step of performing a fifth etching process of a blanket method. 제13항에 있어서,
상기 제3게이트는 상기 제1게이트와 공통 컨택을 통하여 연결된 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.The method of claim 13,
And the third gate is connected to the first gate through a common contact. 기판의 셀 영역에 형성된 제1게이트;
상기 제1게이트 밑에 형성된 제1절연층;
상기 제1게이트 일측의 상기 기판에 형성된 공통소스 영역;
상기 제1게이트 타측면 및 상기 타측면 옆의 상기 기판 일부 위에 형성된 제3절연층;
상기 제3절연층 위에 형성된 제3게이트; 및
상기 제3게이트 일측의 상기 기판에 형성된 제1드레인 영역을 포함하며,
플래시 메모리 소자가 셀 어레이의 단위셀인 경우,
메모리 게이트로 동작되는 상기 제1게이트 및 선택 게이트로 동작되는 상기 제3게이트는 제(n) 워드라인과 연결되고,
상기 제1드레인 영역은 제(m) 비트라인과 연결되고,
상기 공통소스 영역은 하나의 소스라인과 공통으로 연결되고,
상기 소스라인에 소정의 바이어스 전압이 인가되며,
상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 것을 특징으로 하는 플래시 메모리 소자.A first gate formed in the cell region of the substrate;
A first insulating layer formed under the first gate;
A common source region formed in the substrate on one side of the first gate;
A third insulating layer formed on the other side of the first gate and a portion of the substrate next to the other side;
A third gate formed on the third insulating layer; And
A first drain region formed in the substrate on one side of the third gate;
When the flash memory device is a unit cell of a cell array,
The first gate operated as a memory gate and the third gate operated as a select gate are connected to a (n) word line,
The first drain region is connected to the (m) bit line,
The common source region is commonly connected to one source line,
A predetermined bias voltage is applied to the source line,
Wherein "n" is an integer "1≤n≤ the number of unit cells" and "m" is an integer "1≤m≤ the number of bit lines". 제21항에 있어서,
상기 제1게이트 및 상기 제3게이트 측면 일부에 각각 형성된 제1스페이서 및 제2스페이서를 포함하는 플래시 메모리 소자.The method of claim 21,
And a first spacer and a second spacer formed on a portion of the first gate and the third gate side surface, respectively. 제21항에 있어서,
상기 셀 영역에 형성된 제1웰을 포함하는 플래시 메모리 소자.The method of claim 21,
And a first well formed in the cell region. 제22항에 있어서, 상기 제1절연층, 상기 제1스페이서, 상기 제2스페이서 중 하나 이상은 ONO(Oxide-Nitride-Oxide) 구조을 이루는 것을 특징으로 하는 플래시 메모리 소자.23. The flash memory device of claim 22, wherein at least one of the first insulating layer, the first spacer, and the second spacer has an oxide-nitride-oxide (ONO) structure. 제21항에 있어서,
상기 제3게이트는 상기 제1게이트와 공통 컨택을 통하여 연결된 것을 특징으로 하는 플래시 메모리 소자.The method of claim 21,
And the third gate is connected to the first gate through a common contact. 삭제delete 제21항에 있어서, 어느 하나의 메모리 게이트가 쓰기 동작을 위하여 선택되면,
선택된 메모리(Selected Memory Cell) 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가되고,
상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리(Unselected Memory Cell) 게이트의 워드라인에 소정의 양전압이 인가되고, 비트라인에 플로팅 상태 또는 소정의 양전압이 인가되며,
상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가되고,
상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인에 0V가 인가되고, 비트라인에 플로팅 상태 또는 소정의 양전압이 인가되며,
상기 소스라인에 소정의 양전압이 인가되는 것을 특징으로 하는 플래시 메모리 소자.22. The device of claim 21, wherein if either memory gate is selected for a write operation,
A predetermined positive voltage and 0 V are applied to the word line and the bit line of the gate of the selected memory cell, respectively.
A predetermined positive voltage is applied to a word line of an unselected memory cell gate that shares a word line with the selected memory gate, and a floating state or a predetermined positive voltage is applied to a bit line.
0V is applied to word lines and bit lines of the non-selected memory gates which share the bit lines with the selected memory gate, respectively.
0 V is applied to a word line of an unselected memory gate that does not share a word line and a bit line with the selected memory gate, and a floating state or a predetermined positive voltage is applied to the bit line.
And a predetermined positive voltage is applied to the source line. 제21항에 있어서, 어느 하나의 메모리 게이트가 삭제 동작을 위하여 선택되면,
선택된 메모리 게이트의 워드라인 및 소스라인에 각각 소정의 음전압 및 양전압이 인가되고,
상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인에 소정의 음전압이 인가되고 소스라인에 플로팅 상태 또는 0V가 인가되며,
상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0V가 인가되고 비트라인에 플로팅 상태 또는 0V가 인가되며,
상기 선택된 메모리 게이트와 소스라인을 공유하는 비선택 메모리 게이트의 워드라인에 0V가 인가되고, 비트라인에 플로팅 상태 또는 0V가 인가되는 것을 특징으로 하는 플래시 메모리 소자.22. The method of claim 21, wherein if either memory gate is selected for an erase operation,
A predetermined negative voltage and a positive voltage are applied to the word line and the source line of the selected memory gate, respectively.
A predetermined negative voltage is applied to a word line of an unselected memory gate that shares a word line with the selected memory gate, and a floating state or 0 V is applied to a source line.
0 V is applied to the word line and the source line of the non-selected memory gate which share the bit line with the selected memory gate, and a floating state or 0 V is applied to the bit line.
And 0V is applied to a word line of an unselected memory gate that shares a source line with the selected memory gate, and a floating state or 0V is applied to a bit line. 제21항에 있어서, 어느 하나의 메모리 게이트가 읽기 동작을 위하여 선택되면,
선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압이 인가되고,
상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가되고,
상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V 및 소정의 양전압이 인가되고,
상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가되고,
상기 소스라인에 0V가 인가되는 것을 특징으로 하는 플래시 메모리 소자.The method of claim 21, wherein if either memory gate is selected for a read operation,
A predetermined positive voltage is applied to word lines and bit lines of the selected memory gate, respectively.
A predetermined positive voltage and 0V are applied to word lines and bit lines of an unselected memory gate that share a word line with the selected memory gate, respectively.
0V and a predetermined positive voltage are applied to word lines and bit lines of an unselected memory gate that share a bit line with the selected memory gate, respectively.
0V is applied to word lines and bit lines of unselected memory gates that do not share word lines and bit lines with the selected memory gate, respectively.
And 0V is applied to the source line.
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