KR101071993B1 - Tsv for 3d packaging of semiconductor device and fabrication method thereof - Google Patents

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Abstract

본 발명은 반도체 소자 집적을 위한 3차원 패키지용 관통 전극 및 그 제조 방법에 관한 것으로서, 더욱 상세하게, 복수개의 반도체 기판이 정렬된 후, 한 번의 용융 금속부 형성 공정을 통해 복수개의 반도체 기판을 기계적으로 접합할 수 있어 생산성을 향상할 수 있으며, 모든 층을 전기적으로 접속하여 전기전도도가 매우 높고 전기적 신호 지연이 최소화할 수 있는 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법에 관한 것이다. The present invention relates to a through electrode for a three-dimensional package for semiconductor device integration and a method of manufacturing the same. More specifically, after the plurality of semiconductor substrates are aligned, the plurality of semiconductor substrates are mechanically processed through one molten metal forming process. The present invention relates to a through-electrode for a three-dimensional package for a semiconductor device and a method of manufacturing the same, which can be bonded to each other to improve productivity, and electrically connect all layers to minimize electrical signal delay.

Description

반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법{TSV for 3D Packaging of Semiconductor Device and Fabrication Method thereof}Thru electrode for semiconductor device 3D package and manufacturing method thereof {TSV for 3D Packaging of Semiconductor Device and Fabrication Method}

본 발명은 반도체 소자 집적을 위한 3차원 패키지용 관통 전극 및 그 제조 방법에 관한 것으로서, 더욱 상세하게, 복수개의 반도체 기판이 정렬된 후, 한 번의 용융 금속부 형성 공정을 통해 복수개의 반도체 기판을 기계적으로 접합할 수 있어 생산성을 향상할 수 있으며, 모든 층을 전기적으로 접속하여 전기전도도가 매우 높고 전기적 신호 지연이 최소화할 수 있는 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법에 관한 것이다.
The present invention relates to a through electrode for a three-dimensional package for semiconductor device integration and a method of manufacturing the same. More specifically, after the plurality of semiconductor substrates are aligned, the plurality of semiconductor substrates are mechanically processed through one molten metal forming process. The present invention relates to a through-electrode for a three-dimensional package for a semiconductor device and a method of manufacturing the same, which can be bonded to each other to improve productivity, and electrically connect all layers to minimize electrical signal delay.

전자 패키지 기술은 반도체 소자에서부터 최종제품까지의 모든 단계를 포함하는 매우 광범위하고 다양한 시스템 제조기술로, 특히 전자제품들의 빠른 발전 속도에 맞추어 기기의 소형화, 경량화, 고성능화를 이루는 데 있어서 매우 중요한 기술이다. Electronic package technology is a very broad and diverse system manufacturing technology that covers all stages from semiconductor devices to final products, and is particularly important for miniaturization, light weight, and high performance of devices at the rapid pace of development of electronic products.

전자 패키지기술은 최종전자 제품의 성능, 크기, 가격 및 신뢰성 등을 결정하는 매우 중요한 기술이다. 특히 고전기적 성능, 극소형/고밀도, 저 전력, 다기능, 초고속 신호 처리, 영구적 신뢰성을 추구하는 최근의 전자제품에 있어 극소형 패키지 부품은 컴퓨터, 정보통신, 이동 통신, 고급 가전제품 등의 필수 부품으로 요구되고 있다.Electronic package technology is a very important technology that determines the performance, size, price and reliability of the final electronic product. Particularly in today's electronics that pursue high performance, ultra small / high density, low power, multifunction, ultra-fast signal processing, and permanent reliability, ultra-small packaged parts are essential parts for computers, telecommunications, mobile communications, and high-end consumer electronics. Is required.

칩을 포함한 반도체 소자를 3차원으로 적층하여 소자 간 접속하거나 기판에 실장하는 대표적인 기술로는 와이어 본딩(wire bonding) 기술, 플립 칩(flip chip) 기술, 및 실리콘 관통 전극(TSV; Through Silicon Via) 기술을 들 수 있다.Representative technologies for stacking semiconductor devices including chips in three dimensions and connecting them to each other or mounting them on a substrate include wire bonding technology, flip chip technology, and through silicon via (TSV). Technology.

와이어 본딩 기술은 초음파 툴(tool)을 이용하여 접속부의 금속 패드에 와이어를 부착 연결하는 기술로, 저가의 제조비용이 소요되는 장점이 있으나, 와이어와 금속 패드 간의 접합이 수행되어야 함에 따라, 미세 피치 및 고밀도의 전극을 연결하는 데에는 한계가 있으며, 접속부간 전기적 연결을 위한 신호 라인이 길어짐에 따라, 와이어의 길이에 따른 기생 인덕턴스(inductance)가 증가하여 초고속 신호처리가 필요한 부품에는 사용할 수 없는 한계가 있다.Wire bonding technology is a technique of attaching and attaching a wire to the metal pad of the connection using an ultrasonic tool, which has an advantage of low manufacturing cost, but as the bonding between the wire and the metal pad has to be performed, fine pitch And there is a limit to connecting the high-density electrode, and as the signal line for the electrical connection between the connection is longer, the parasitic inductance according to the length of the wire increases, so the limit that cannot be used for parts requiring ultra-high speed signal processing have.

플립칩 기술은 크게 두 가지로 나뉘는데, 솔더를 이용한 솔더 플립칩(Solder Flip Chip)과 솔더를 이용하지 않는 비솔더 플립칩(Non-Solder Flip Chip)이 있다. 솔더 플립칩은 솔더 플럭스 도포, 칩/기판 정렬, 솔더 범프 리플로우, 플럭스 제거, 언더필 충진 및 경화 등의 접속 공정이 매우 복잡하며, 생산단가가 높은 문제점이 있다. 따라서 최근에는 이러한 복잡한 공정을 줄이기 위해 비솔더 플립칩 기술이 크게 대두되고 있다. There are two main types of flip chip technology: solder flip chips using solder and non-solder flip chips without solder. Solder flip chip has very complicated connection process such as solder flux coating, chip / substrate alignment, solder bump reflow, flux removal, underfill filling and curing, and has a high production cost. Therefore, non-solder flip chip technology has recently emerged to reduce such complicated processes.

비솔더 플립칩의 대표적 기술은 이방 전도성 접착제(ACA; Anisotropic Conductive Film)를 이용한 플립칩 기술이다. 기존의 ACA를 이용한 플립칩 기술은 기판위에 ACA 재료를 도포 혹은 가접착하고 칩과 기판을 정렬(align)하여 최종적으로 열과 압력을 가하여 플립칩 패키지를 완성하는 공정과정을 가진다. 그러나 이러한 공정은 필름을 형성하거나 각각의 기판마다 ACA 재료를 도포하거나 가접착해야하는 긴 공정시간을 가진다.A representative technique of non-solder flip chip is flip chip technology using an anisotropic conductive film (ACA). Conventional flip chip technology using ACA has a process of coating or temporarily attaching ACA material on a substrate, aligning the chip with the substrate, and finally applying heat and pressure to complete the flip chip package. However, this process has a long process time that requires the formation of a film or the application or provisional adhesion of ACA material to each substrate.

실리콘 관통 전극(TSV)은 실리콘 웨이퍼에 구멍을 뚫어 전극을 형성하는 패키지 방식으로, 고주파 신호 손실을 막을 뿐 아니라, 전력소비를 획기적으로 줄일 수 있으며, 신호지연이 거의 발생하지 않아, 소형, 고속 및 저전력 성능을 충족하기 위한 3D 패키징 기술로 각광받고 있다. Silicon through-electrode (TSV) is a packaged method for forming electrodes by punching holes in a silicon wafer, which not only prevents high-frequency signal loss, but also dramatically reduces power consumption. It is a popular 3D packaging technology to meet low power performance.

실리콘 관통 전극(TSV)을 제조하는 기술은 개별 실리콘 웨이퍼(또는 칩)에 형성된 비아 홀을 채운 후, 상기 비아 홀이 채워진 웨이퍼(또는 칩)를 복수개 적층하여 제조된다. A technology for manufacturing a silicon through electrode (TSV) is manufactured by filling via holes formed in individual silicon wafers (or chips), and then stacking a plurality of wafers (or chips) filled with the via holes.

상기 비아 홀이 채워진 웨이퍼는 서로 전기적으로 연결되도록 하기 위한 범프층이 형성되어야 하므로 제조 공정이 어려우며, 이에 따라 생산성이 저하될 수 밖에 없는 문제점이 있다. Since the wafers filled with the via holes have to be formed with bump layers to be electrically connected to each other, the manufacturing process is difficult, and thus there is a problem that productivity is deteriorated.

일반적으로 Cu 전해도금에 의해 비아 홀이 채워지는 경우에 상기 범프층이 상기 Cu층 상측에 Cu를 이용한 제1범프층과, 상기 제1범프층의 상부에 형성된 Sn을 이용한 제2범프층을 포함한다.In general, when the via hole is filled by Cu electroplating, the bump layer includes a first bump layer using Cu on the Cu layer and a second bump layer using Sn formed on the first bump layer. do.

더욱 상세하게, 종래의 실리콘 관통 전극을 제조하는 방법은 웨이퍼 각각에 개별적으로 비아 홀을 채운 후, 상기 비아홀 부분이 서로 대응되도록 적층되어야 하며, 이 때, 기계적 및 전기적으로 접합되기 위한 별도의 범프층을 형성해야하므로 그 공정이 매우 어려우며, 고가인 문제점이 있다.
More specifically, a conventional method for manufacturing a silicon through electrode is to fill via holes individually on each wafer, and then stack the via hole portions to correspond to each other, wherein a separate bump layer for mechanically and electrically bonding is required. Since it is necessary to form the process is very difficult, there is an expensive problem.

본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 복수개의 반도체 기판이 정렬된 후, 한 번의 용융 금속부 형성 공정을 통해 복수개의 반도체 기판을 기계적으로 접합할 수 있어 생산 공정을 간소화하고, 생산성을 향상할 수 있으며, 일정한 품질을 갖는 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법을 제공하는 것이다. The present invention has been made to solve the above problems, the object of the present invention is that after the plurality of semiconductor substrates are aligned, a plurality of semiconductor substrates can be mechanically bonded through a single molten metal part forming process It is to provide a through electrode for a semiconductor device three-dimensional package which can simplify the production process, improve productivity, and have a certain quality, and a method of manufacturing the same.

또한, 본 발명의 목적은 모든 층을 전기적으로 접속하여 전기전도도가 매우 높고 전기적 신호 지연이 최소화할 수 있는 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법을 제공하는 것이다. It is also an object of the present invention to provide a through-electrode for a three-dimensional package for a semiconductor device and a method of manufacturing the same, in which all layers are electrically connected to each other, so that electrical conductivity is very high and electrical signal delay can be minimized.

특히, 본 발명의 목적은 복수개의 반도체 기판을 표면 처리하여 자가정렬되도록 하는 경우에 정렬 공정을 단순화할 수 있으며, 비아 홀 간 이격 오차를 줄일 수 있는 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법을 제공하는 것이다.
In particular, an object of the present invention is to simplify the alignment process when the surface treatment of a plurality of semiconductor substrates to be self-aligned, through-hole electrode for a semiconductor device three-dimensional package that can reduce the separation error between via holes and a method of manufacturing the same. To provide.

본 발명에 따른 관통 전극(1000)의 제조 방법은 관통 비아 홀(101)(via hole)이 형성된 반도체 기판(100)을 형성하는 반도체 기판(100) 형성 단계(S10); 상기 반도체 기판(100)의 비아 홀(101)이 서로 연통되도록 복수개 적층하여 정렬하는 반도체 기판(100) 정렬 단계(S20); 및 상기 복수개 반도체 기판(100)의 비아 홀(101) 전체에 용융 금속을 필링(filling)하여 용융 금속부(300)를 형성하는 용융 금속부(300) 형성 단계(S30); 를 포함하는 것을 특징으로 한다. Method of manufacturing a through electrode 1000 according to the present invention comprises the steps of forming a semiconductor substrate 100 to form a semiconductor substrate 100 having a through via hole 101 (via hole) (S10); Arranging a plurality of semiconductor substrates 100 such that the via holes 101 of the semiconductor substrate 100 are stacked so as to communicate with each other (S20) ; And forming a molten metal part 300 by filling the molten metal in the via holes 101 of the plurality of semiconductor substrates 100 to form the molten metal part 300 (S30). Characterized in that it comprises a.

또한, 상기 반도체 기판(100) 정렬 단계(S20)는 상기 반도체 기판(100)의 부착면을 친수성 표면을 갖도록 표면 처리하는 표면 처리 단계(S21); 및 상기 반도체 기판(100)의 일측 면에 수분을 분사한 후, 반도체 기판(100)이 자가정렬되도록 상기 반도체 기판(100)을 접촉하는 반도체 기판(100) 접촉 단계(S22); 를 포함하는 것을 특징으로 한다. In addition, the semiconductor substrate 100 alignment step (S20) may include a surface treatment step (S21) of surface-treating the attachment surface of the semiconductor substrate 100 to have a hydrophilic surface; And a step (S22) of contacting the semiconductor substrate 100 to contact the semiconductor substrate 100 so that the semiconductor substrate 100 self-aligns after spraying water onto one side of the semiconductor substrate 100; Characterized in that it comprises a.

또, 상기 표면 처리 단계(S21)는 플라즈마 처리인 것을 특징으로 한다. In addition, the surface treatment step (S21) is characterized in that the plasma treatment.

아울러, 상기 관통 전극(1000)의 제조 방법은 상기 반도체 기판(100) 정렬 단계(S20) 이전에 상기 반도체 기판(100)의 일측에 접착제를 도포하는 접착제 도포 단계(S23); 가 수행되며, 상기 반도체 기판(100) 정렬 단계(S20)가 정렬장치(aligner)를 이용하는 것을 특징으로 한다. In addition, the method of manufacturing the through electrode 1000 may include: an adhesive applying step (S23) of applying an adhesive to one side of the semiconductor substrate 100 before the semiconductor substrate 100 alignment step (S20); Is performed, and the semiconductor substrate 100 alignment step S20 uses an aligner.

또한, 상기 관통 전극(1000)의 제조 방법은 상기 용융 금속부(300) 형성 단계(S30) 이전에 상기 복수개 반도체 기판(100)의 비아 홀(101) 전체에 절연막(210)을 형성하는 절연막(210) 형성 단계(S41); 및 솔더 젖음층(220)을 형성하는 솔더 젖음층(220) 형성 단계(S42); 가 수행되는 것을 특징으로 한다. In addition, the method of manufacturing the through electrode 1000 may include an insulating film forming the insulating film 210 in the entire via hole 101 of the plurality of semiconductor substrates 100 before the forming of the molten metal part 300 (S30). 210) forming step (S41); And forming a solder wetting layer 220 to form the solder wetting layer 220 (S42). It is characterized in that is performed.

또, 상기 관통 전극(1000)의 제조 방법은 상기 절연막(210) 형성 단계(S41)와 솔더 젖음층(220) 형성 단계(S42) 사이에, 상기 절연막(210)의 상측에 확산방지막(230)(diffusion barrier)을 형성하는 확산방지막(230) 형성 단계(S43);를 더 포함하는 것을 특징으로 한다.
In addition, in the method of manufacturing the through electrode 1000, the diffusion barrier layer 230 is formed on the insulating layer 210 between the insulating layer 210 forming step S41 and the solder wetting layer 220 forming step S42. and forming a diffusion barrier 230 to form a diffusion barrier (S43).

한편, 본 발명의 관통 전극은 상술한 바와 같은 제조 방법에 의해 제조되는 것을 특징으로 한다.
On the other hand, the through electrode of the present invention is characterized by being manufactured by the manufacturing method as described above.

본 발명의 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법은 복수개의 반도체 기판이 정렬된 후, 한 번의 용융 금속부 형성 공정을 통해 복수개의 반도체 기판을 기계적으로 접합할 수 있어 생산 공정을 간소화하고, 생산성을 향상할 수 있으며, 특히, 단시간에 저 비용으로 관통 전극을 대량생산 가능한 장점이 있다. The through electrode for the semiconductor device three-dimensional package of the present invention and a method of manufacturing the same can be mechanically bonded to a plurality of semiconductor substrates through a single molten metal part forming process after the plurality of semiconductor substrates are aligned, thereby simplifying the production process. In addition, the productivity can be improved, and in particular, there is an advantage in that mass production of the penetrating electrode at a low cost in a short time.

또한, 본 발명의 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법은 모든 층을 전기적으로 접속하여 관통 전극의 전기전도도 및 열 안정성이 우수하고, 기생 인덕턴스를 최소화할 수 있으며, 전기적 신호 지연이 최소화할 수 있는 장점이 있다. In addition, the through electrode for the semiconductor device three-dimensional package of the present invention and its manufacturing method are electrically connected to all the layers to excellent electrical conductivity and thermal stability of the through electrode, to minimize parasitic inductance, and to minimize the electrical signal delay There is an advantage to this.

특히, 본 발명의 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법은 복수개의 반도체 기판을 표면 처리하여 자가정렬되도록 하는 경우에 정렬 공정을 단순화할 수 있으며, 비아 홀 간 이격 오차를 줄일 수 있는 장점이 있다.
In particular, the through electrode for the semiconductor device three-dimensional package and a method of manufacturing the same of the present invention can simplify the alignment process when the surface treatment of a plurality of semiconductor substrates to be self-aligned, it is possible to reduce the separation error between via holes There is this.

도 1은 본 발명에 따른 관통 전극 제조 방법을 나타낸 단계도.
도 2는 본 발명에 따른 관통 전극 제조 방법의 반도체 기판 정렬 단계의 일 예를 나타낸 단계도.
도 3 및 도 4는 상기 도 2에 나타낸 반도체 기판 정렬 단계를 설명한 개략도, 및 자가 정렬에 의한 기판 접합 사진.
도 5는 본 발명에 따른 관통 전극 제조 방법을 나타낸 다른 단계도.
도 6 및 도 7은 각각 본 발명에 따른 관통 전극 제조 방법을 나타낸 또 다른 단계도.
도 8은 본 발명에 따른 관통 전극 제조 방법에 의해 제조된 각 단계 별 관통 전극을 나타낸 도면.1 is a step showing a through electrode manufacturing method according to the present invention.
Figure 2 is a step showing an example of the semiconductor substrate alignment step of the manufacturing method of the through electrode according to the present invention.
3 and 4 are schematic diagrams illustrating the semiconductor substrate alignment step shown in FIG. 2, and a substrate bonding photo by self alignment.
Figure 5 is another step showing a through electrode manufacturing method according to the present invention.
6 and 7 are yet another step showing a through electrode manufacturing method according to the present invention, respectively.
8 is a view showing a through electrode for each step manufactured by a method for manufacturing a through electrode according to the present invention.

이하, 상술한 바와 같은 특징을 가지는 본 발명의 반도체 소자 3차원 패키지용 관통 전극(1000) 및 그 제조 방법을 첨부된 도면을 참조로 상세히 설명한다.
Hereinafter, the through electrode 1000 for a semiconductor device 3D package having the features described above and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 반도체 소자 3차원 패키지용 관통 전극(1000) 제조 방법은 도 1에 도시한 바와 같이, 반도체 기판(100) 형성 단계(S10), 반도체 기판(100) 정렬 단계(S20), 및 용융 금속부(300) 형성 단계(S30)를 포함하여 형성된다. First, as shown in FIG. 1, the method of manufacturing a through electrode 1000 for a semiconductor device 3D package according to the present invention includes forming a semiconductor substrate 100 (S10), arranging a semiconductor substrate 100 (S20), and The molten metal part 300 is formed to include the step (S30).

상기 반도체 기판(100) 형성 단계(S10)는 내부에 관통 비아 홀(101)이 형성된 반도체 기판(100)을 형성하는 단계이다.The forming of the semiconductor substrate 100 (S10) is a step of forming the semiconductor substrate 100 having the through via hole 101 formed therein.

상기 반도체 기판(100) 정렬 단계(S20)는 상기 반도체 기판(100) 형성 단계(S10)를 통해 제조된 반도체 기판(100)을 적층하여 정렬하되, 상기 반도체 기판(100)의 비아 홀(101)이 적층방향으로 서로 연통되도록 정렬하는 단계이다. The semiconductor substrate 100 alignment step (S20) may be performed by stacking and arranging the semiconductor substrates 100 manufactured through the semiconductor substrate 100 formation step (S10), and the via holes 101 of the semiconductor substrate 100 may be aligned. This step is to arrange so as to communicate with each other in the stacking direction.

상기 반도체 기판(100) 정렬 단계(S20)는 복수개의 반도체 기판(100)을 임시적으로 고정하는 정도로 정렬하는 것으로서, 용융 금속부(300) 형성 단계를 통해 완벽한 고정력을 얻을 수 있다. The semiconductor substrate 100 alignment step (S20) is to align the degree of the semiconductor substrate 100 to be temporarily fixed, and a perfect fixing force may be obtained through the forming of the molten metal part 300.

상기 반도체 기판(100)의 비아 홀(101)은 복수개의 반도체 기판(100)이 통전되도록 하기 위한 구성으로서, 적층 반도체 기판(100)의 비아 홀(101) 간에 큰 이격오차가 존재할 경우, 제조된 관통 전극(1000)의 전기전도도 및 열 안정성이 저하될 수 밖에 없다. The via hole 101 of the semiconductor substrate 100 is configured to allow a plurality of semiconductor substrates 100 to be energized, and when a large separation error exists between the via holes 101 of the stacked semiconductor substrate 100, Electric conductivity and thermal stability of the through electrode 1000 is inevitably deteriorated.

본 발명의 반도체 기판(100) 정렬 단계(S20)는 자가정렬을 이용하는 방법과 정렬장치를 이용하는 방법, 2가지 방법에 의해 형성될 수 있다. The semiconductor substrate 100 alignment step S20 of the present invention may be formed by two methods, a method using self alignment and a method using an alignment apparatus.

먼저, 자가정렬을 이용하는 상기 반도체 기판(100) 정렬 단계(S20)는 상기 도 2에 도시한 바와 같이, 표면 처리 단계(S21) 및 반도체 기판(100) 접촉 단계(S22)를 포함하여 형성된다. First, as shown in FIG. 2, the semiconductor substrate 100 alignment step S20 using self alignment is formed including a surface treatment step S21 and a semiconductor substrate 100 contact step S22.

상기 표면 처리 단계(S21)는 상기 반도체 기판(100)의 부착면을 친수성 표면을 갖도록 표면 처리하는 단계로서, 상기 반도체 기판(100)의 일측 면을 플라즈마 처리하여 수행될 수 있다. The surface treatment step S21 may be performed by surface-treating the attachment surface of the semiconductor substrate 100 to have a hydrophilic surface, and may be performed by plasma treatment of one surface of the semiconductor substrate 100.

상기 표면 처리 단계(S21)는 서로 부착되는 반도체 기판(100)의 양측 면 모두에 수행된다. The surface treatment step S21 is performed on both sides of the semiconductor substrate 100 attached to each other.

상기 반도체 기판(100) 접촉 단계(S22)는 표면 처리된 반도체 기판(100)의 일측에 수분을 분사한 후, 다른 반도체 기판(100)이 상기 수분을 사이에 두고 서로 접촉되도록 하는 단계이다. The semiconductor substrate 100 contacting step (S22) is a step of spraying water on one side of the surface-treated semiconductor substrate 100 and then allowing the other semiconductor substrates 100 to contact each other with the moisture therebetween.

도면에서 수분을 분사하는 수단을 도면부호 400으로 표시하였다.In the drawings, means for injecting water is indicated by reference numeral 400.

상기 표면 처리된 반도체 기판(100)은 수분을 사이에 두고 표면 에너지를 줄이기 위한 방향으로 반도체 기판(100)이 이동되어 자가정렬된다. The surface-treated semiconductor substrate 100 is self-aligned by moving the semiconductor substrate 100 in a direction for reducing surface energy with water interposed therebetween.

도 3은 자가정렬을 설명한 도면으로, 도 3 (a)와 같이 수분을 분사하고, 도 3 (b)와 같이 반도체 기판(100)을 접촉하면, 도 3 (c)와 같이 적층방향으로 비아 홀(101)이 동일 위치에 존재하도록 자가정렬된다. 3 is a view illustrating self-alignment. When water is sprayed as shown in FIG. 3A and the semiconductor substrate 100 is contacted as shown in FIG. 3B, via holes are stacked in the stacking direction as shown in FIG. 3C. Self-aligned so that 101 is at the same location.

더 많은 반도체 기판(100)의 적층을 위해서는 도 3 (d)와 같이 위와 같은 방법에 의해 연속적으로 반도체 기판(100)이 정렬될 수 있다. In order to stack more semiconductor substrates 100, the semiconductor substrates 100 may be continuously aligned by the above method as shown in FIG. 3 (d).

수분이 증발되면 도 3 (e)와 같이 반도체 기판(100)이 서로 접촉되도록 정렬되며, 비아 홀(101)이 서로 연통되도록 적층된다. When moisture is evaporated, the semiconductor substrates 100 are aligned to be in contact with each other as shown in FIG. 3E, and the via holes 101 are stacked to communicate with each other.

한편, 2개의 반도체 기판(100)이 적층되는 경우에 도 3 (c) 상태에서 건조되면, 수분이 증발되어 2개의 층을 갖도록 정렬될 수 있으며, 이 외에도 반도체 기판(100)의 적층 수는 더욱 다양하게 조절될 수 있다. Meanwhile, when two semiconductor substrates 100 are stacked, when dried in the state of FIG. 3 (c), moisture may be evaporated and aligned to have two layers. In addition, the number of stacked semiconductor substrates 100 may be increased. Various adjustments can be made.

도 4는 친수성 표면을 갖는 반도체 기판(100)의 자가정렬 사진을 나타낸 것으로, 2개의 반도체 기판(100) 사이의 비아 홀(101) 이격 오차는 3μm 이하로 정렬됨을 확인할 수 있다. 4 is a self-aligned photograph of the semiconductor substrate 100 having a hydrophilic surface, and it can be seen that the separation error of the via hole 101 between the two semiconductor substrates 100 is aligned to 3 μm or less.

두 번째로, 정렬장치를 이용하는 방법인 상기 반도체 기판(100) 정렬 단계(S20)는 도 5에 도시한 바와 같이, 그 이전에 서로 접합되는 반도체 기판(100)의 일측면에 접착제를 도포하는 접착제 도포 단계(S23)가 수행된다. Second, the alignment step (S20) of the semiconductor substrate 100, which is a method of using the alignment device, as shown in FIG. 5, an adhesive for applying an adhesive to one side of the semiconductor substrate 100 bonded to each other before Application step S23 is performed.

상기 정렬장치는 일반적으로 반도체 기판(100)을 적층하기 위한 장치가 이용가능하다. As the alignment device, a device for stacking the semiconductor substrate 100 is generally available.

이 때, 상기 반도체 기판(100) 사이의 접합을 위하여 상기 접착제 도포 단계(S23)가 수행되는데, 상기 접착제는 산화물(oxide)이 이용될 수 있다. At this time, the adhesive application step (S23) is performed for the bonding between the semiconductor substrate 100, the adhesive may be an oxide (oxide).

또한, 상기 접착제는 절연 및 확산 방지의 기능을 할 수 있는 저온 액상 세라믹 또는 액상 폴리이미드와 같은 폴리머가 이용가능하다. In addition, the adhesive may be a polymer such as low temperature liquid ceramic or liquid polyimide, which may function as insulation and diffusion prevention.

상기 용융 금속부(300) 형성 단계(S30)는 용융 금속을 진공 환경에 의해 비아 홀(101) 내부를 용융 금속으로 채워지도록 함으로써 용융 금속부(300)를 형성하는 단계이다. The forming of the molten metal part 300 (S30) is a step of forming the molten metal part 300 by filling the molten metal with the molten metal in the via hole 101 by a vacuum environment.

즉, 상기 용융 금속부(300) 형성 단계(S30)는 진공압을 이용하여 용융 금속이 채워지도록 하는 단계이다. That is, the forming of the molten metal part 300 (S30) is a step of filling the molten metal using a vacuum pressure.

이를 통해 본 발명의 관통 전극(1000) 제조 방법은 한 번의 용융 금속부(300) 형성 단계(S30)에 의해 전체 반도체 기판(100)을 기계적으로 접합함과 동시에 전기적으로 연결하여 공정을 단순화하고 생상 수율을 향상할 수 있는 장점이 있다. Through this, the manufacturing method of the penetrating electrode 1000 according to the present invention simplifies and produces the process by mechanically bonding and electrically connecting the entire semiconductor substrate 100 by one step of forming the molten metal part 300 (S30). There is an advantage to improve the yield.

특히, 단일 용융 금속부(300)에 의해 모든 층을 전기적으로 접속하여 관통 전극(1000)의 전기전도도 및 열 안정성이 우수하고, 기생 인덕턴스를 최소화할 수 있으며, 전기적 신호 지연이 최소화할 수 있는 장점이 있다. In particular, the electrical conductivity and thermal stability of the through electrode 1000 is excellent by electrically connecting all the layers by the single molten metal part 300, the parasitic inductance can be minimized, and the electrical signal delay can be minimized. There is this.

도 6 및 도 7은 본 발명에 따른 관통 전극(1000)의 제조 방법을 나타낸 또 다른 단계도로, 먼저 도 6에 도시한 예를 설명한다. 6 and 7 are still further steps illustrating the method of manufacturing the through electrode 1000 according to the present invention. First, the example illustrated in FIG. 6 will be described.

본 발명의 관통 전극(1000) 제조 방법은 상기 용융 금속부(300) 형성 단계(S30) 이전에 절연막(210) 형성 단계(S41) 및 솔더 젖음층(220) 형성 단계(S42)가 수행될 수 있다. In the method of manufacturing the through electrode 1000 according to the present invention, an insulating film 210 forming step S41 and a solder wet layer 220 forming step S42 may be performed before the forming of the molten metal part 300 (S30). have.

상기 절연막(210) 형성 단계(S41)는 적층된 반도체 기판(100)의 비아홀에 절연막(210)을 형성하는 단계로서, 상기 절연막(210)은 상기 반도체 기판(100)에 관통 비아를 형성한 후, 산소의 존재하에 상기 반도체 기판(100)을 열처리하여 산화막(thermal oxide)을 형성하여 제조될 수 있다. In the forming of the insulating layer 210 (S41), the insulating layer 210 is formed in the via holes of the stacked semiconductor substrate 100. The insulating layer 210 forms a through via in the semiconductor substrate 100. In addition, the semiconductor substrate 100 may be heat-treated in the presence of oxygen to form an oxide film.

상기 솔더 젖음층(220)은 상기 절연막(210)을 형성한 후, 상기 비아 홀(101)의 형성 영역에 형성되어 상기 용융 금속부(300)의 젖음이 용이하도록 한다. The solder wetting layer 220 is formed in the via hole 101 after forming the insulating layer 210 to facilitate the wetting of the molten metal part 300.

상기 솔더 젖음층(220)은 통상의 반도체 패키징에서 용융 금속부(300)의 젖음 특성을 향상시키기 위해 사용되는 물질이면 모두 사용가능하며, 일 예로, 상기 솔더 젖음층(220)은 Ti, Ni, Ti-W, Ta-N, W-C-N 또는 W-N에서 선택되는 하나 일 수 있다. The solder wetting layer 220 may be used as long as it is a material used to improve the wettability of the molten metal part 300 in a conventional semiconductor packaging. For example, the solder wetting layer 220 may include Ti, Ni, Ti-W, Ta-N, WCN or may be one selected from WN.

아울러, 본 발명의 관통 전극(1000) 제조 방법은 상기 절연막(210) 및 솔더 젖음층(220) 사이에 확산망지막을 형성하는 확산방지막(230) 형성 단계(S43)가 더 수행될 수 있다. In addition, in the method of manufacturing the through electrode 1000 of the present invention, a diffusion barrier layer 230 forming step S43 may be further performed between the insulating layer 210 and the solder wettable layer 220.

상기 확산방지막(230)은 막을 이루는 물질 자체의 확산계수가 매우 낮아, 솔더 젖음층(220)의 확산을 방지하는 배리어 역할을 수행하며, 통상의 반도체 배선 공정에서 금속 물질의 확산 방지를 위해 사용되는 통상의 확산방지막(230) 물질이 사용될 수 있다. 상기 확산방지막(230)의 일 예로, Ti-W, W-C-N, W-N, Ta-N를 사용할 수 있다. The diffusion barrier 230 has a very low diffusion coefficient of the material constituting the film, which serves as a barrier for preventing diffusion of the solder wet layer 220, and is used to prevent diffusion of a metal material in a conventional semiconductor wiring process. A conventional diffusion barrier 230 material may be used. As an example of the diffusion barrier 230, Ti-W, W-C-N, W-N, Ta-N may be used.

상기 확산방지막(230)은 화학적 증착(CVD) 또는 물리적 증착(PVD)을 이용하여 형성가능하다. The diffusion barrier 230 may be formed using chemical vapor deposition (CVD) or physical vapor deposition (PVD).

도 8을 참조로 본 발명의 관통 전극(1000)의 제조 방법을 설명하면, 반도체 기판(100) 형성 단계(S10)를 통해 도 8 (a)에 도시한 바와 같은 비아 홀(101)이 형성된 반도체 기판(100)이 제조되며, 반도체 기판(100) 정렬 단계(S20)를 통해 도 8 (b)에 도시한 바와 같은 복수층의 반도체 기판(100)이 적층(정렬)된다. Referring to FIG. 8, a method of manufacturing the through electrode 1000 according to the present invention will be described. A semiconductor in which a via hole 101 as shown in FIG. 8A is formed through a step S10 of forming a semiconductor substrate 100 is described. The substrate 100 is manufactured, and a plurality of semiconductor substrates 100 as shown in FIG. 8B are stacked (aligned) through the semiconductor substrate 100 alignment step S20.

도 8 (c)는 절연막(210) 형성 단계(S41)를 완료 한 후, 도 8 (d)는 확산방지층 형성 단계를 완료 한 후, 도 8 (e)는 솔더 젖음층(220) 형성 단계(S42)를 완료 한 후, 도 8 (f)는 용융 금속부(300) 형성 단계(S30)를 완료 한 후를 나타냈다.
8 (c) after completing the insulating film 210 forming step (S41), Figure 8 (d) after completing the diffusion barrier layer forming step, Figure 8 (e) is a solder wet layer 220 forming step ( After completing S42, Figure 8 (f) has shown after completing the molten metal portion 300 forming step (S30).

상술한 바와 같이, 본 발명의 반도체 소자 3차원 패키지용 관통 전극(1000) 및 그 제조 방법은 복수개의 반도체 기판(100)이 정렬된 후, 한 번의 용융 금속부(300) 형성 공정을 통해 복수개의 반도체 기판(100)을 기계적으로 접합할 수 있어 생산 공정을 간소화하고, 생산성을 향상할 수 있으며, 특히, 단시간에 저 비용으로 관통 전극(1000)을 대량생산 가능한 장점이 있다.
As described above, in the semiconductor device three-dimensional package through electrode 1000 of the present invention and a method of manufacturing the same, after the plurality of semiconductor substrates 100 are aligned, a plurality of molten metal parts 300 are formed through a process of forming a plurality of molten metal parts 300. Since the semiconductor substrate 100 may be mechanically bonded, the production process may be simplified and productivity may be improved. In particular, the through electrode 1000 may be mass-produced at low cost in a short time.

본 발명은 상기한 실시예에 한정되지 아니하며, 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 다양한 변형 실시가 가능한 것은 물론이다.
The present invention is not limited to the above-described embodiments, and the scope of application is not limited, and various modifications can be made without departing from the gist of the present invention as claimed in the claims.

1000 : 관통 전극
100 : 반도체 기판 101 : 비아 홀
210 : 절연막 220 : 솔더 젖음층
230 : 확산방지막
300 : 용융 금속부
S10 ~ S43 : 본 발명에 따른 반도체 소자 3차원 패키징용 관통 전극 제조 방법의 각 단계1000: Through Electrode
100 semiconductor substrate 101 via hole
210: insulating film 220: solder wet layer
230: diffusion barrier
300: molten metal part
S10 ~ S43: each step of the manufacturing method of the through-electrode for three-dimensional packaging of semiconductor device according to the present invention

Claims (7)

관통 비아 홀(101)(via hole)이 형성된 반도체 기판(100)을 형성하는 반도체 기판(100) 형성 단계(S10);
상기 반도체 기판(100)의 비아 홀(101)이 서로 연통되도록 복수개 적층하여 정렬하는 반도체 기판(100) 정렬 단계(S20)
상기 복수개 반도체 기판(100)의 비아 홀(101) 전체에 절연막(210)을 형성하는 절연막(210) 형성 단계(S41);
상기 절연막(210)의 상측에 확산방지막(230)(diffusion barrier)을 형성하는 확산방지막(230) 형성 단계(S43) ;
상기 확산방지막(230)의 상측에 솔더 젖음층(220)을 형성하는 솔더 젖음층(220) 형성 단계(S42) ; 및
상기 복수개 반도체 기판(100)의 비아 홀(101) 전체에 용융 금속부(300)를 형성하는 용융 금속부(300) 형성 단계(S30); 를 포함하는 관통 전극(1000)의 제조 방법.
A step S10 of forming a semiconductor substrate 100 to form a semiconductor substrate 100 having through via holes 101 formed therein ;
Alignment step (S20) of the semiconductor substrate 100 in which a plurality of via holes 101 of the semiconductor substrate 100 are stacked and aligned so as to communicate with each other .
Forming an insulating film 210 in the entire via hole 101 of the plurality of semiconductor substrates 100 (S41);
Forming a diffusion barrier (230) to form a diffusion barrier (230) on the insulating film (210) (S43) ;
Forming a solder wet layer 220 to form a solder wet layer 220 on the diffusion barrier layer 230 (S42) ; And
Forming a molten metal part 300 to form the molten metal part 300 in the entire via hole 101 of the plurality of semiconductor substrates 100 (S30); Method of manufacturing a through electrode (1000) comprising a.
제1항에 있어서,
상기 반도체 기판(100) 정렬 단계(S20)는
상기 반도체 기판(100)의 부착면을 친수성 표면을 갖도록 표면 처리하는 표면 처리 단계(S21); 및
상기 반도체 기판(100)에 수분을 분사한 후, 반도체 기판(100)이 자가정렬되도록 상기 반도체 기판(100)을 접촉하는 반도체 기판(100) 접촉 단계(S22); 를 포함하는 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
The method of claim 1,
Aligning the semiconductor substrate 100 (S20)
A surface treatment step (S21) of surface-treating the attachment surface of the semiconductor substrate 100 to have a hydrophilic surface; And
After the injection of water into the semiconductor substrate 100, the semiconductor substrate 100, the contacting step (S22) that contacts the semiconductor substrate 100, the semiconductor substrate 100 so that the self-alignment; Method of manufacturing a through electrode (1000) comprising a.
제2항에 있어서,
상기 표면 처리 단계(S21)는 플라즈마 처리인 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
The method of claim 2,
The surface treatment step (S21) is a manufacturing method of the through electrode (1000), characterized in that the plasma treatment.
삭제delete 삭제delete 삭제delete 제1항 내지 제3항에서 선택된 어느 한 항의 제조방법으로 제조되되, It is prepared by the manufacturing method of any one of claims 1 to 3,
관통 비아 홀(101)(via hole)이 형성되며, 상기 비아 홀(101)이 서로 연통되도록 복수개 적층되는 반도체 기판(100); A semiconductor substrate 100 in which a through via hole 101 is formed, and a plurality of via holes 101 are in communication with each other;
상기 복수개 반도체 기판(100)의 비아 홀(101) 전체에 형성된 절연막(210); An insulating film 210 formed on the entire via hole 101 of the plurality of semiconductor substrates 100;
상기 절연막(210)의 상측에 형성된 확산방지막(230)(diffusion barrier); A diffusion barrier 230 formed on the insulating layer 210;
상기 확산방지막(230)의 상측에 형성된 솔더 젖음층(220); A solder wetting layer 220 formed on the diffusion barrier 230;
상기 복수개 반도체 기판(100)의 비아 홀(101) 전체에 형성된 용융 금속부(300)를 포함하는 관통 전극.A through electrode including a molten metal part (300) formed in the entire via hole (101) of the plurality of semiconductor substrates (100).
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