KR100878300B1 - Semiconductor Integrated Circuit Chip and Method for Testing the Same - Google Patents

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Abstract

본 발명의 반도체 집적 회로 칩의 테스트 방법은, a) 클럭에 동기하여 테스트를 실시한 후 테스트 결과를 출력하는 단계; 및 b) 상기 테스트 결과를 내부의 메모리 장치에 저장하는 단계;를 포함하며, 상기 내부의 메모리 장치는 반도체 메모리 장치의 메모리 셀인 것을 특징으로 한다.A test method of a semiconductor integrated circuit chip according to the present invention includes: a) outputting a test result after performing a test in synchronization with a clock; And b) storing the test result in an internal memory device, wherein the internal memory device is a memory cell of a semiconductor memory device.

반도체 집적 회로, 테스트, 메모리 장치 Semiconductor Integrated Circuits, Tests, Memory Devices

Description

반도체 집적 회로 칩 및 그 테스트 방법{Semiconductor Integrated Circuit Chip and Method for Testing the Same}Semiconductor Integrated Circuit Chip and Method for Testing the Same

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 칩을 설명하기 위한 도면,1 is a view for explaining a semiconductor integrated circuit chip according to an embodiment of the present invention;

도 2는 도 1에 도시한 테스트 수단의 구성을 나타낸 블록도이다.FIG. 2 is a block diagram showing the configuration of the test means shown in FIG.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

1 : 반도체 집적 회로 칩 10 : 샘플링 수단1: semiconductor integrated circuit chip 10: sampling means

20 : 인터페이스 30 : 저장 수단20 interface 30 storage means

본 발명은 반도체 집적 회로 칩 및 그 테스트 방법에 관한 것으로, 보다 상세하게는 내부의 메모리 장치를 활용하여 테스트 동작을 수행하는 반도체 집적 회로 칩 및 그 테스트 방법에 관한 것이다.The present invention relates to a semiconductor integrated circuit chip and a test method thereof, and more particularly, to a semiconductor integrated circuit chip for performing a test operation using an internal memory device and a test method thereof.

일반적으로 반도체 집적 회로 칩은 설계 이후 생산 단계에 들어가기 전 테스트 단계를 거치게 된다. 이 때 테스트 단계에서의 회로의 동작이 패키지 공정 이후의 동작과 일치하여야만 양산 단계 이후의 불량률을 감소시킬 수 있다.In general, semiconductor integrated circuit chips undergo a test phase after design and before entering production. At this time, the operation of the circuit in the test step must match the operation after the package process to reduce the defective rate after the mass production step.

종래 기술에서는 반도체 집적 회로 칩 내의 샘플링 장치에서 행한 테스트 결과를 해당 반도체 집적 회로 칩 내의 메모리 장치에 저장하지 않고, 칩 외부의 테스트용 메모리 장치를 이용하여 저장하여 왔다. 이처럼 종래에는 샘플링 장치를 테스트할 때마다 테스트용 메모리 장치를 이용하여야 하므로 반도체 집적 회로 칩의 테스트 효율을 저하시켜 생산에 필요한 시간 및 비용의 손실이 초래되었다.In the prior art, the test results performed by the sampling device in the semiconductor integrated circuit chip have been stored using the test memory device outside the chip, rather than in the memory device in the semiconductor integrated circuit chip. As described above, since a test memory device must be used every time the sampling device is tested, the test efficiency of the semiconductor integrated circuit chip is reduced, resulting in a loss of time and cost required for production.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 테스트 효율을 향상시키는 반도체 집적 회로 칩 및 그 테스트 방법을 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and there is a technical problem in providing a semiconductor integrated circuit chip and a test method thereof for improving test efficiency.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로 칩의 테스트 방법은, a) 클럭에 동기하여 테스트를 실시한 후 테스트 결과를 출력하는 단계; 및 b) 상기 테스트 결과를 내부의 메모리 장치에 저장하는 단계;를 포함하며, 상기 a) 단계는, a-1) 상기 클럭을 입력 받아 내부 클럭을 생성하는 단계; a-2) 주파수 선택 신호에 응답하여 상기 내부 클럭의 주파수를 제어하여 샘플링 클럭을 생성하는 단계; a-3) 상기 내부 클럭에 동기하여 측정점에 대한 전위 테스트를 수행하여 아날로그의 테스트 결과를 출력하는 단계; 및 a-4) 상기 샘플링 클럭에 동기하여 상기 아날로그의 테스트 결과를 디지털의 테스트 결과로 변환하는 단계;를 포함하고, 상기 내부의 메모리 장치는 반도체 메모리 장치의 메모리 셀인 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of testing a semiconductor integrated circuit chip, the method comprising: a) outputting a test result after performing a test in synchronization with a clock; And b) storing the test result in an internal memory device, wherein step a) comprises: a-1) generating an internal clock by receiving the clock; a-2) generating a sampling clock by controlling a frequency of the internal clock in response to a frequency selection signal; a-3) outputting an analog test result by performing a potential test on a measurement point in synchronization with the internal clock; And a-4) converting the analog test result into a digital test result in synchronization with the sampling clock, wherein the internal memory device is a memory cell of a semiconductor memory device.

또한 본 발명의 반도체 집적 회로 칩은, 클럭에 동기하여 테스트를 실시하는 테스트 수단; 상기 테스트 수단에서 출력되는 테스트 결과를 저장 가능한 데이터로 변환하는 인터페이스; 및 상기 인터페이스에서 변환된 데이터를 저장하는 저장 수단;을 포함하며, 상기 테스트 수단은, 상기 클럭을 입력 받아 내부 클럭을 생성하는 클럭 생성부; 주파수 선택 신호에 응답하여 상기 내부 클럭의 주파수를 제어하여 샘플링 클럭을 생성하는 주파수 제어부; 상기 내부 클럭에 동기하여 측정점에 대한 전위 테스트를 수행하여 아날로그의 테스트 결과를 출력하는 테스트부; 및 상기 샘플링 클럭에 동기하여 상기 아날로그의 테스트 결과를 디지털의 테스트 결과로 변환하는 변환부;를 포함하고, 상기 저장 수단은 반도체 메모리 장치의 메모리 셀인 것을 특징으로 한다.In addition, the semiconductor integrated circuit chip of the present invention, the test means for performing the test in synchronization with the clock; An interface for converting the test result output from the test means into data that can be stored; And storage means for storing the data converted by the interface, wherein the test means comprises: a clock generation unit configured to receive the clock and generate an internal clock; A frequency controller configured to generate a sampling clock by controlling a frequency of the internal clock in response to a frequency selection signal; A test unit configured to output an analog test result by performing a potential test on a measurement point in synchronization with the internal clock; And a converter which converts the analog test result into a digital test result in synchronization with the sampling clock, wherein the storage means is a memory cell of a semiconductor memory device.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 칩을 설명하기 위한 도면이다.1 is a diagram for describing a semiconductor integrated circuit chip according to an exemplary embodiment of the present inventive concept.

도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로 칩(1)은 클럭(clk)에 동기하여 테스트를 실시하는 테스트 수단(10), 상기 테스트 수단(10)에서 출력되는 테스트 결과(trs_d)를 저장 가능한 데이터로 변환하는 인터페이스(20) 및 상기 인터페이스(20)에서 변환된 데이터(cvd)를 저장하는 저장 수단(30)을 포함한다.As shown, the semiconductor integrated circuit chip 1 according to an embodiment of the present invention includes a test means 10 for performing a test in synchronization with a clock clk, and a test result output from the test means 10 ( an interface 20 for converting trs_d into data that can be stored and a storage means 30 for storing the data cvd converted by the interface 20.

바람직하게는, 상기 클럭(clk)은 상기 반도체 집적 회로 칩의 외부로부터 전달되는 클럭이다. 상기 테스트 수단(10)은 상기 반도체 집적 회로 칩의 내부에 구비되는 것으로서, 반도체 집적 회로 칩 내에 기 구비된 메모리 장치를 활용한 것이다. 상기 반도체 집적 회로가 반도체 메모리 장치일 경우에는 메모리 셀을 이용하여 상기 저장 수단(30)을 구현할 수 있다.Preferably, the clock clk is a clock transmitted from the outside of the semiconductor integrated circuit chip. The test means 10 is provided inside the semiconductor integrated circuit chip, and utilizes a memory device provided in the semiconductor integrated circuit chip. When the semiconductor integrated circuit is a semiconductor memory device, the storage means 30 may be implemented using a memory cell.

이와 같이 상기 저장 수단(30)에 저장된 데이터는 기 구비된 경로를 통해 실험자에게 전달되며, 따라서 부가적인 테스트 장비를 구비하지 않고 테스트를 수행할 수 있게 되어 테스트 효율이 향상된다.In this way, the data stored in the storage means 30 is delivered to the experimenter through a pre-installed path, so that the test can be performed without additional test equipment, thereby improving test efficiency.

도 2는 도 1에 도시한 테스트 수단의 구성을 나타낸 블록도이다.FIG. 2 is a block diagram showing the configuration of the test means shown in FIG.

도시한 바와 같이, 상기 테스트 수단(10)은 상기 클럭(clk)을 입력 받아 내부 클럭(clk_int)을 생성하는 클럭 생성부(110), 주파수 선택 신호(fsel)에 응답하여 상기 내부 클럭(clk_int)의 주파수를 제어하여 샘플링 클럭(clk_smp)을 생성하 는 주파수 제어부(120), 상기 내부 클럭(clk_int)에 동기하여 측정점에 대한 전위 테스트를 수행하여 아날로그의 테스트 결과(trs_a)를 출력하는 테스트부(130) 및 상기 샘플링 클럭(clk_smp)에 동기하여 상기 아날로그의 테스트 결과(trs_a)를 디지털의 테스트 결과(trs_d)로 변환하는 변환부(140)를 포함한다.As shown in the drawing, the test means 10 receives the clock clk and generates the internal clock clk_int. The clock generator 110 generates the internal clock clk_int and the internal clock clk_int in response to a frequency selection signal fsel. A frequency controller 120 for generating a sampling clock (clk_smp) by controlling the frequency of the test unit; 130 and a converter 140 for converting the analog test result trs_a into a digital test result trs_d in synchronization with the sampling clock clk_smp.

상기 클럭 생성부(110)는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로 등으로 구현 가능하나, 반도체 집적 회로가 고속으로 동작할수록 PLL 회로를 이용하여 구현하는 것이 보다 바람직하다.The clock generator 110 may be implemented as a delay locked loop (DLL) circuit or a phase locked loop (PLL) circuit. However, as the semiconductor integrated circuit operates at a high speed, the clock generator 110 may be implemented using a PLL circuit.

또한 상기 주파수 선택 신호(fsel)는 상기 샘플링 클럭(clk_smp)의 주파수를 결정하기 위한 복수 비트의 디지털 신호로서 구현된다. 즉, 상기 주파수 제어부(120)는 상기 내부 클럭(clk_int)을 소정의 수로 등분(예를 들어, 8등분)한 뒤, 상기 주파수 선택 신호(fsel)의 제어에 따라 선택적으로 등분된 클럭을 추출함으로써, 상기 내부 클럭(clk_int)보다 높은 주파수의 상기 샘플링 클럭(clk_smp)을 생성한다. 설계자는 레지스터 회로 등을 이용하여 상기 주파수 선택 신호(fsel)를 용이하게 생성할 수 있다.The frequency selection signal fsel is also implemented as a multi-bit digital signal for determining the frequency of the sampling clock clk_smp. That is, the frequency controller 120 divides the internal clock clk_int by a predetermined number (for example, eight equal portions), and then extracts a clock that is selectively divided according to the control of the frequency selection signal fsel. The sampling clock clk_smp having a frequency higher than that of the internal clock clk_int is generated. The designer can easily generate the frequency selection signal fsel using a register circuit or the like.

상기 테스트부(130)는 전원 공급 회로 또는 데이터 전송 회로 등 어떤 회로 구성에도 한정되지 않는다. 즉, 상기 테스트부(130)는 반도체 집적 회로 내에서 전원, 데이터 또는 신호 등의 전위 레벨을 테스트하고자 하는 영역을 나타낸 것으로서, 테스트하고자 하는 지점에 측정점을 두고 이를 상기 변환부(140)에 연결함으로써, 테스트 동작을 구현한다. 이와 같은 구성에서, 상기 측정점으로부터 상기 변환부(140)에 전달되는 테트스 결과(tst_a)는 아날로그 값이다.The test unit 130 is not limited to any circuit configuration such as a power supply circuit or a data transmission circuit. That is, the test unit 130 indicates an area to test the potential level of power, data, or signal in the semiconductor integrated circuit. , Implement the test behavior. In this configuration, the test result tst_a transmitted from the measurement point to the converter 140 is an analog value.

상기 변환부(140)는 상기 샘플링 클럭(clk_smp)에 동기하여 상기 아날로그의 테스트 결과(trs_a)를 디지털 신호로 변환하는 동작을 수행한다. 상기 변환부(140)는 상기 샘플링 클럭(clk_smp)의 라이징 에지 타임마다 상기 아날로그의 테스트 결과(trs_a)의 전위를 디지털 값으로 변환하여, 상기 디지털의 테스트 결과(trs_d)로서 출력한다.The converter 140 converts the analog test result trs_a into a digital signal in synchronization with the sampling clock clk_smp. The converter 140 converts the potential of the analog test result trs_a into a digital value at every rising edge time of the sampling clock clk_smp and outputs the digital value as the digital test result trs_d.

이와 같은 과정을 통해 임의의 전원, 신호 또는 데이터에 대한 전위 레벨 테스트가 수행되고, 그 테스트 결과(trs_d)로서 디지털 값이 출력된다. 그리고 이후, 상기 디지털의 테스트 결과(trs_d)는 반도체 집적 회로 칩의 외부로 전달되는 것이 아니라, 반도체 집적 회로 내부에 기 구비된 임의의 메모리 장치, 즉, 상기 저장 수단(30)에 저장된다. 이처럼, 본 발명의 반도체 집적 회로 칩의 테스트 방법을 통해 테스트를 수행하면, 별도의 테스트용 메모리 장치를 이용하지 않고도 테스트가 수행되므로 반도체 집적 회로 칩의 테스트 효율을 증가시켜 생산에 필요한 시간 및 비용의 손실이 감소된다.Through this process, a potential level test is performed on an arbitrary power source, signal, or data, and a digital value is output as the test result trs_d. Then, the digital test result trs_d is not transmitted to the outside of the semiconductor integrated circuit chip, but is stored in any memory device provided in the semiconductor integrated circuit, that is, the storage means 30. As such, when the test is performed through the test method of the semiconductor integrated circuit chip of the present invention, the test is performed without using a separate test memory device, thereby increasing the test efficiency of the semiconductor integrated circuit chip, thereby reducing the time and cost required for production. Loss is reduced.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

이상에서 설명한 본 발명의 반도체 집적 회로 칩 및 그 테스트 방법은, 내부에 기 구비된 메모리 장치를 이용하여 테스트를 수행함으로써, 부가적인 외부 장비의 사용량을 감소시켜 테스트 효율을 향상시키는 효과가 있다.The semiconductor integrated circuit chip and the test method thereof according to the present invention described above have the effect of improving the test efficiency by reducing the amount of additional external equipment by performing a test using a memory device provided therein.

Claims (10)

삭제delete 삭제delete a) 클럭에 동기하여 테스트를 실시한 후 테스트 결과를 출력하는 단계; 및a) performing a test in synchronization with a clock and outputting a test result; And b) 상기 테스트 결과를 내부의 메모리 장치에 저장하는 단계;b) storing the test results in an internal memory device; 를 포함하며,Including; 상기 a) 단계는,Step a) is a-1) 상기 클럭을 입력 받아 내부 클럭을 생성하는 단계;a-1) generating an internal clock by receiving the clock; a-2) 주파수 선택 신호에 응답하여 상기 내부 클럭의 주파수를 제어하여 샘플링 클럭을 생성하는 단계;a-2) generating a sampling clock by controlling a frequency of the internal clock in response to a frequency selection signal; a-3) 상기 내부 클럭에 동기하여 측정점에 대한 전위 테스트를 수행하여 아날로그의 테스트 결과를 출력하는 단계; 및a-3) outputting an analog test result by performing a potential test on a measurement point in synchronization with the internal clock; And a-4) 상기 샘플링 클럭에 동기하여 상기 아날로그의 테스트 결과를 디지털의 테스트 결과로 변환하는 단계;a-4) converting the analog test result into a digital test result in synchronization with the sampling clock; 를 포함하고, 상기 내부의 메모리 장치는 반도체 메모리 장치의 메모리 셀인 것을 특징으로 하는 반도체 집적 회로 칩의 테스트 방법.The method of claim 1, wherein the internal memory device is a memory cell of a semiconductor memory device. 제 3 항에 있어서,The method of claim 3, wherein 상기 주파수 선택 신호는 레지스터 회로에서 생성되는 복수 비트의 디지털 신호인 것을 특징으로 하는 반도체 집적 회로 칩의 테스트 방법.And said frequency selection signal is a plurality of bits of digital signals generated in a register circuit. 삭제delete 삭제delete 클럭에 동기하여 테스트를 실시하는 테스트 수단;Test means for performing a test in synchronization with a clock; 상기 테스트 수단에서 출력되는 테스트 결과를 저장 가능한 데이터로 변환하는 인터페이스; 및An interface for converting the test result output from the test means into data that can be stored; And 상기 인터페이스에서 변환된 데이터를 저장하는 저장 수단;Storage means for storing the converted data at the interface; 을 포함하며,Including; 상기 테스트 수단은,The test means, 상기 클럭을 입력 받아 내부 클럭을 생성하는 클럭 생성부;A clock generator which receives the clock and generates an internal clock; 주파수 선택 신호에 응답하여 상기 내부 클럭의 주파수를 제어하여 샘플링 클럭을 생성하는 주파수 제어부;A frequency controller configured to generate a sampling clock by controlling a frequency of the internal clock in response to a frequency selection signal; 상기 내부 클럭에 동기하여 측정점에 대한 전위 테스트를 수행하여 아날로그의 테스트 결과를 출력하는 테스트부; 및A test unit configured to output an analog test result by performing a potential test on a measurement point in synchronization with the internal clock; And 상기 샘플링 클럭에 동기하여 상기 아날로그의 테스트 결과를 디지털의 테스트 결과로 변환하는 변환부;A converter for converting the analog test result into a digital test result in synchronization with the sampling clock; 를 포함하고, 상기 저장 수단은 반도체 메모리 장치의 메모리 셀인 것을 특징으로 하는 반도체 집적 회로 칩.And the storage means is a memory cell of a semiconductor memory device. 제 7 항에 있어서,The method of claim 7, wherein 상기 클럭 생성부는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로로서 구현되는 것을 특징으로 하는 반도체 집적 회로 칩.And the clock generator is implemented as a delay locked loop (DLL) circuit or a phase locked loop (PLL) circuit. 제 7 항에 있어서,The method of claim 7, wherein 상기 주파수 선택 신호는 레지스터 회로에서 생성되는 복수 비트의 디지털 신호인 것을 특징으로 하는 반도체 집적 회로 칩.And said frequency selection signal is a plurality of bits of digital signals generated in a register circuit. 삭제delete
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