KR100857683B1 - Gan semiconductor device and method for fabricating the same - Google Patents

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한민구
최영환
하민우
임지용
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Abstract

A nitride semiconductor device and a manufacturing method thereof are provided to reduce the leakage current of the GaN element by forming a field plate structure including a Schottky junction gate field plate and an additional field plate. A nitride semiconductor layer is formed on a substrate. A passivation layer(140) is formed on the nitride semiconductor layer. A first electrode is connected with the nitride semiconductor layer through a contact hole in a Schottky junction manner. A first field plate(160) is extended from an edge of the first electrode and is formed on the passivation layer. A second field plate(170) is positioned on the passivation layer apart from the first field plate. A second electrode and the nitride semiconductor layer are coupled with each other in order to form an ohmic junction.

Description

질화물 반도체 소자 및 그 제조방법{GaN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Nitride semiconductor device and its manufacturing method {GaN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

도 1은 본 발명의 일실시예에 따른 필드플레이트가 적용된 GaN계 반도체 소자의 구성예를 나타낸 도면,1 is a view showing a configuration example of a GaN-based semiconductor device to which a field plate is applied according to an embodiment of the present invention;

도 2는 본 발명의 일실시예에 따른 필드플레이트구조가 적용된 HEMT와, 하나의 필드플레이트만을 구비한 종래의 HEMT와, 필드플레이트를 구비하지 않는 종래의 HEMT의 누설전류 특성을 비교하여 나타낸 도면이다. 2 is a view showing a comparison of the leakage current characteristics of a HEMT to which a field plate structure is applied, a conventional HEMT having only one field plate, and a conventional HEMT not having a field plate according to an embodiment of the present invention. .

도 3은 본 발명이 적용된 HEMT와 종래 필드플레이트를 구비하지 않는 HEMT의 전달특성을 나타낸 도면,3 is a view showing a transfer characteristic of a HEMT to which the present invention is applied and a conventional HEMT without a field plate;

도 4는 본 발명이 적용된 HEMT와 종래 필드플레이트를 구비하지 않는 HEMT의 전류-전압 특성곡선을 나타낸 도면, 4 is a diagram showing a current-voltage characteristic curve of a HEMT to which the present invention is applied and a HEMT having no conventional field plate.

도 5는, 도 1에서 제1 필드플레이트와 제2 필드플레이트 사이의 거리(LSP)에 따른 누설전류 특성을 나타낸 도면, FIG. 5 is a view illustrating leakage current characteristics according to a distance L SP between a first field plate and a second field plate in FIG. 1;

도 6은, 도 1에서 제1 필드플레이트의 길이(LFP1)에 따른 누설전류 특성을 나타낸 도면,FIG. 6 is a view showing leakage current characteristics according to the length L FP1 of the first field plate in FIG. 1;

도 7은, 도 1에서 제2 필드플레이트와 드레인 전극 사이의 거리(LFPD)에 따른 누설전류 특성을 나타낸 도면,FIG. 7 is a view illustrating leakage current characteristics according to a distance L FPD between a second field plate and a drain electrode in FIG. 1;

도 8은 본 발명의 필드플레이트가 적용된 GaN계 반도체 소자의 제2 실시예의 구성예를 나타낸 도면,8 is a view showing a configuration example of a second embodiment of a GaN semiconductor device to which a field plate of the present invention is applied;

도 9는 본 발명의 필드플레이트가 적용된 GaN 반도체 소자의 제3 실시예의 구성예를 나타낸 도면,FIG. 9 is a view showing a configuration example of a third embodiment of a GaN semiconductor device to which a field plate of the present invention is applied;

도 10은 본 발명의 필드플레이트가 적용된 GaN 반도체 소자의 제4 실시예의 구성예를 나타낸 도면,10 is a view showing a configuration example of a fourth embodiment of a GaN semiconductor device to which a field plate of the present invention is applied;

도 11은 본 발명의 필드플레이트가 적용된 GaN 반도체 소자의 제5 실시예의 구성예를 나타낸 도면. Fig. 11 is a diagram showing a configuration example of a fifth embodiment of a GaN semiconductor element to which the field plate of the present invention is applied.

본 발명은 질화물 반도체 소자에 관한 것으로, 특히 GaN계 반도체 소자의 항복전압을 높이고 누설전류를 감소시키는 구조 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nitride semiconductor device, and more particularly, to a structure for increasing the breakdown voltage and reducing a leakage current of a GaN-based semiconductor device and a manufacturing method thereof.

와이드 밴드-갭 특성을 가진 질화갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압, 낮은 진성캐리어 밀도 등 전력용 스위치 분야에 적합한 특성을 가지고 있어 전력 반도체 분야에서 많은 관심을 받고 있다. Gallium nitride (GaN) materials with wide band-gap characteristics have attracted much attention in power semiconductors because they have suitable properties for power switches such as excellent forward characteristics, high breakdown voltage, and low intrinsic carrier density.

한편, 역방향 누설전류 특성은 GaN 소자뿐 아니라 다른 반도체 소자에서도 중요한 특성으로, 큰 역방향 누설전류는 소자의 전력소모를 증가시키고 항복전압을 감소시킨다. GaN 소자에서 발생하는 누설전류의 가장 큰 원인은 GaN 기판 성장 시에 발생하는 격자 불일치로 인한 결함이다. GaN 웨이퍼 상에 존재하는 결함 및 전위(dislocation)는 쇼트키 게이트 모서리의 터널링 현상을 가속화시켜 소자의 큰 누설전류와 낮은 항복현상의 원인이 된다. On the other hand, the reverse leakage current characteristic is an important characteristic not only in the GaN device but also in other semiconductor devices. The large reverse leakage current increases the power consumption of the device and decreases the breakdown voltage. The biggest source of leakage current in GaN devices is defects due to lattice mismatch that occurs during GaN substrate growth. Defects and dislocations present on the GaN wafer accelerate the tunneling at the edge of the Schottky gate, leading to a large leakage current and low breakdown of the device.

GaN 소자의 누설전류를 억제하기 위한 방법으로 플로팅 게이트(floating gate), 필드-모듈레이트 플레이트(field-modulating plate), 오버랩 게이트(overlapping gate structure), 소스 확장 필드 플레이트(source extended field palte), 다중 필드 플레이트(multiple field plates) 등 다양한 전계완화 구조가 개발되고 있다. Floating gate, field-modulating plate, overlapping gate structure, source extended field palte, multiple Various field relaxation structures, such as multiple field plates, have been developed.

본 발명은 질화물 반도체 소자의 항복전압을 높이고 누설전류를 감소시키는 구조 및 그 제조방법을 제공한다. The present invention provides a structure and method for manufacturing the same, which increase the breakdown voltage and reduce the leakage current of a nitride semiconductor device.

본 발명의 일 실시예에 따른 질화물 반도체 소자는 기판과; 상기 기판 위에 형성된 질화물 반도체층과; 상기 질화물 반도체층 위에 콘택홀을 구비하여 형성된 패시베이션층과; 상기 콘택홀을 통해 상기 질화물 반도체층과 쇼트키 접합을 이루는 제1 전극과; 상기 제1 전극의 가장자리로부터 연장되어 상기 패시베이션층 위에 형성된 제1 필드플레이트와; 상기 제1 필드플레이트와 이격하여 상기 패시베이션층 위에 형성된 적어도 하나의 제2 필드플레이트와; 오믹 접합에 의한 제2 전극을 포함함을 특징으로 한다. A nitride semiconductor device according to an embodiment of the present invention includes a substrate; A nitride semiconductor layer formed on the substrate; A passivation layer formed with a contact hole on the nitride semiconductor layer; A first electrode forming a Schottky junction with the nitride semiconductor layer through the contact hole; A first field plate extending from an edge of the first electrode and formed on the passivation layer; At least one second field plate spaced apart from the first field plate and formed on the passivation layer; And a second electrode by an ohmic junction.

상기 제1 전극은 게이트 전극이며, 제2 전극은 소스/드레인 전극이며, 상기 질화물 반도체층은 AlGaN/GaN 이종접합구조를 포함함을 특징으로 한다. The first electrode may be a gate electrode, the second electrode may be a source / drain electrode, and the nitride semiconductor layer may include an AlGaN / GaN heterojunction structure.

상기 질화물 반도체층은 상기 기판 위에 형성된 핵형성층을 더 포함함을 특징으로 한다. The nitride semiconductor layer is characterized in that it further comprises a nucleation layer formed on the substrate.

상기 제1 전극은 애노드 전극이며, 제2 전극은 상기 기판의 배면에 형성된 캐소드 전극이며, 상기 제1 필드플레이트는 상기 제1 전극의 양쪽 가장자리로부터 연장되어 상기 패시베이션층 위에 형성됨을 특징으로 한다. The first electrode is an anode electrode, the second electrode is a cathode electrode formed on the back of the substrate, the first field plate is characterized in that it is formed on the passivation layer extending from both edges of the first electrode.

또한, 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법은 기판 위에 질화물 반도체층을 형성하는 과정과; 상기 반도체층 위에 콘택홀을 구비하는 패시베이션층을 형성하는 과정과; 상기 콘택홀을 통해 상기 질화물 반도체층과 쇼트키 접합을 이루는 제1 전극을 형성하는 과정과; 상기 제1 전극의 가장자리로부터 연장되어 상기 패시베이션층 위에 제1 필드플레이트를 형성하는 과정과; 상기 제1 필드플레이트와 이격하여 상기 패시베이션층 위에 적어도 하나의 제2 필드플레이트를 형성하는 과정과; 오믹 접합에 의한 제2 전극을 형성하는 과정을 포함함을 특징으로 한다. In addition, the method of manufacturing a nitride semiconductor device according to an embodiment of the present invention comprises the steps of forming a nitride semiconductor layer on a substrate; Forming a passivation layer having a contact hole on the semiconductor layer; Forming a first electrode forming a schottky junction with the nitride semiconductor layer through the contact hole; Forming a first field plate extending from an edge of the first electrode on the passivation layer; Forming at least one second field plate on the passivation layer to be spaced apart from the first field plate; Forming a second electrode by the ohmic junction is characterized in that it comprises a.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Note that the same components in the drawings are denoted by the same reference numerals and symbols as much as possible even if shown on different drawings. In addition, in describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 1은 본 발명의 필드플레이트가 적용된 GaN계 반도체 소자의 제1 구성예를 나타낸 도면으로, AlGaN/GaN 고전자이동도 트랜지스터(100)의 단면도이다. 1 is a diagram showing a first configuration example of a GaN semiconductor device to which a field plate of the present invention is applied, and is a cross-sectional view of an AlGaN / GaN high electron mobility transistor 100.

도 1을 참조하면, 본 발명에 따른 AlGaN/GaN 고전자이동도 트랜지스터(HEMT)(100)는, AlGaN/GaN 이종접합 에피 웨이퍼(110) 위에 서로 이격 배치된 소스 전극(120) 및 드레인 전극(130)과; 소스 전극(120)과 드레인 전극(130) 사이의 상기 에피 웨이퍼(110) 위에 형성되며, 콘택홀을 구비하고 있는 패시베이션층(140)과; 패시베이션층(140)에 형성된 콘택홀을 통해 에피 웨이퍼(110)와 접속하고 있는 게이트 전극(150)과; 게이트 전극(150)과 접속하도록 패시베이션층(140) 위에 형성된 제1 필드플레이트(field plate)(160)와; 제1 필드플레이트(160)와 이격하도록 패시베이션층(140) 위에 형성된 제2 필드플레이트(170)를 포함한다. Referring to FIG. 1, an AlGaN / GaN high electron mobility transistor (HEMT) 100 according to the present invention may include a source electrode 120 and a drain electrode spaced apart from each other on an AlGaN / GaN heterojunction epitaxial wafer 110. 130); A passivation layer (140) formed on the epi wafer (110) between the source electrode (120) and the drain electrode (130) and having a contact hole; A gate electrode 150 connected to the epi wafer 110 through a contact hole formed in the passivation layer 140; A first field plate 160 formed on the passivation layer 140 to connect with the gate electrode 150; The second field plate 170 is formed on the passivation layer 140 to be spaced apart from the first field plate 160.

AlGaN/GaN 이종접합 에피 웨이퍼(110)는 절연성 기판(101) 위에 금속유기화학기상증착법(MOCVD)에 의해 성장된 결정핵 생성층(102), GaN 버퍼층(103), AlGaN 장벽층(104) 및 GaN 캡층(105)을 포함한다. The AlGaN / GaN heterojunction epitaxial wafer 110 includes a crystal nucleation layer 102, a GaN buffer layer 103, an AlGaN barrier layer 104, grown on an insulating substrate 101 by metal organic chemical vapor deposition (MOCVD). GaN cap layer 105 is included.

기판(101)은 절연성 기판이지만 고저항성을 갖거나 n형 또는 p형으로 도핑될 수 있으며, 실리콘 카바이드(silicon carbide), 실리콘, 사파이어 또는 다른 기판 물질을 이용하여 형성된다. The substrate 101 is an insulating substrate but may have high resistivity or be doped with n-type or p-type, and is formed using silicon carbide, silicon, sapphire or other substrate materials.

결정핵 생성층(102)은 기판(101)과 그 위에 형성될 질화물 반도체층(103) 사 이의 결정격자의 부정합으로 인한 결함을 최소화하기 위한 것이다. The crystal nucleation layer 102 is intended to minimize defects due to mismatching of the crystal lattice between the substrate 101 and the nitride semiconductor layer 103 to be formed thereon.

GaN 버퍼층(103)과 AlGaN 장벽층(104)은 헤테로 구조(hetero-structure)로써, AlGaN은 GaN보다 밴드갭이 더 넓으며, GaN 버퍼층(103)과 AlGaN 장벽층(104) 사이에 이차원 전자가스(two-dimensional electron gas;2DEG) 농도를 갖는 채널을 형성한다. 2DEG는 높은 전자 이동도를 가지며 고주파수에서 HEMT에 매우 높은 상호 컨덕컨스(trans-conductance)를 제공한다. GaN buffer layer 103 and AlGaN barrier layer 104 is a hetero-structure, AlGaN has a wider bandgap than GaN, the two-dimensional electron gas between the GaN buffer layer 103 and AlGaN barrier layer 104 form a channel having a (two-dimensional electron gas; 2DEG) concentration. 2DEG has high electron mobility and provides very high trans-conductance for HEMT at high frequencies.

GaN 캡층(105)은 항복전압개선 및 표면누설전류감소를 위한 에피층으로, AlGaN 장벽층(104)과 GaN 캡층(105)은 도핑하지 않는(undoped) 것이 소자의 항복전압을 더 높일 수 있다. GaN 캡층(105)은 소자응용분야에 따라서 설계되지 않을 수도 있다.The GaN cap layer 105 is an epitaxial layer for breakdown voltage improvement and surface leakage current reduction, and the AlGaN barrier layer 104 and the GaN cap layer 105 are undoped to further increase the breakdown voltage of the device. The GaN cap layer 105 may not be designed depending on the device application.

소스 전극(120) 및 드레인 전극(130)은 오믹 접합으로 Ti/Al/Ni/Au(각각 5/20/20/300nm 두께)의 적층구조이며 전자-빔 증착기(e-beam evaporator)에 의해 증착되며 리프트-오프(lift-off) 공정에 의해 패턴이 형성된다. The source electrode 120 and the drain electrode 130 are ohmic junctions of Ti / Al / Ni / Au (5/20/20/300 nm thick) and are deposited by an e-beam evaporator. And a pattern is formed by a lift-off process.

패시베이션층(140)은 실리콘산화막 또는 실리콘질화막 등의 유전체막으로 구현할 수 있다. The passivation layer 140 may be implemented as a dielectric film such as a silicon oxide film or a silicon nitride film.

게이트 전극(150)은 쇼트키 접합으로 Pt/Mo/Ti/Au(각각 5/20/20/300nm 두께)의 적층구조이며 오믹 접합과 마찬가지로 전자-빔 증착기(e-beam evaporator)에 의해 증착되며 리프트-오프(lift-off) 공정에 의해 패턴이 형성된다. 쇼트키 접합 중 Pt는 높은 메탈 일 함수로 인해 높은 항복 전압 및 낮은 게이트 누설전류를 갖도록 하며, Mo는 높은 융점으로 인해 고온에서 안정된 동작이 가능하도록 하는 장점이 있다. The gate electrode 150 is a stacked structure of Pt / Mo / Ti / Au (5/20/20/300 nm thick) with a Schottky junction and is deposited by an e-beam evaporator like an ohmic junction. The pattern is formed by a lift-off process. Pt during Schottky junction has high breakdown voltage and low gate leakage current due to high metal work function, and Mo has the advantage of enabling stable operation at high temperature due to high melting point.

제1 필드플레이트(field plate)(160)는 게이트 전극(150)과 접속하도록 패시베이션층(140) 위에 형성되며, 게이트 전극(150)의 가장자리로부터 드레인 전극(130) 방향으로 LFP1 길이만큼 연장되어 있다. The first field plate 160 is formed on the passivation layer 140 to be connected to the gate electrode 150, and extends from the edge of the gate electrode 150 by the length of L FP1 toward the drain electrode 130. have.

제2 필드플레이트(170)는 제1 필드플레이트(160)로부터 드레인 전극(130) 방향으로 LSP 길이만큼 이격하여 형성되어 있다. 제2 필드플레이트(170)의 길이는 LFP2 이며, 드레인 전극(130)과의 이격거리는 LFPD 이다. 참고로, 본 실시예에서는 LFP1, LSP, LFP2, LFPD를 각각 2㎛로 설계한다. The second field plate 170 is formed to be spaced apart from the first field plate 160 by an L SP length in the direction of the drain electrode 130. The length of the second field plate 170 is L FP2 , and the separation distance from the drain electrode 130 is L FPD . For reference, in the present embodiment, L FP1 , L SP , L FP2 , and L FPD are each designed to have a thickness of 2 μm .

제1 필드플레이트(160)와 제2 필드플레이트(170)는 주 쇼트키 접합(게이트 전극) 아래에 전계가 집중되는 것을 분산하여 누설전류를 감소시킨다. The first field plate 160 and the second field plate 170 reduce the leakage current by dispersing the concentration of the electric field under the main Schottky junction (gate electrode).

도 2는 제1 필드플레이트와 제2 필드플레이트를 구비하고 있는 본 발명(도 1)의 HEMT(Proposed Device)와, 제1 필드플레이트만을 구비한 종래의 HEMT(Single FP Device)와, 필드플레이트를 구비하지 않는 종래의 HEMT(Conventional Device)의 누설전류 특성을 비교하여 나타낸 도면이다. FIG. 2 shows a HEMT (Proposed Device) of the present invention (FIG. 1) having a first field plate and a second field plate, a conventional HEMT (Single FP Device) having only a first field plate, and a field plate. A comparison of leakage current characteristics of a conventional HEMT (Conventional Device) not provided.

도 2를 참조하면, 본 발명의 HEMT, 하나의 필드플레이트를 구비한 HEMT, 필드플레이트를 구비하지 않는 HEMT에 게이트-드레인 전압(VGD) -100V를 인가한 경우 각각의 누설전류는 287.9㎂/㎜, 438.8㎂/㎜, 492.0㎂/㎜이다. 즉, 본 발명의 HEMT는 종래 필드플레이트를 구비하지 않는 HEMT에 비해 누설전류가 42% 정도 감소하 며, 종래 하나의 필드플레이트를 구비한 HEMT는 필드플레이트를 구비하지 않는 HEMT에 비해 누설전류가 11% 정도 감소한다. 따라서, 제2 필드플레이트를 추가함으로써 역방향 바이어스 인가 시 공핍영역이 더욱 확장되고 전계 최고점이 감소되어 게이트 전극의 전계집중이 완화됨을 알 수 있다. 더욱이, 제2 필드플레이트는 제1 필드플레이트와 동시에 제작되므로 추가적인 필드플레이트를 위한 공정이 요구되지 않는 장점이 있다. 2, when the gate-drain voltage (V GD ) -100V is applied to the HEMT, the HEMT with one field plate, and the HEMT without the field plate, each leakage current is 287.9 mA / Mm, 438.8 mm / mm, and 492.0 mm / mm. That is, the HEMT of the present invention reduces the leakage current by 42% compared to the HEMT without the conventional field plate, and the HEMT with the conventional one field plate has a leakage current of 11 compared with the HEMT without the field plate. Decrease by%. Therefore, it can be seen that by adding the second field plate, the depletion region is further extended and the electric field peak is reduced when the reverse bias is applied, thereby reducing the field concentration of the gate electrode. Moreover, since the second field plate is manufactured at the same time as the first field plate, there is an advantage that a process for an additional field plate is not required.

도 3은 본 발명이 적용된 HEMT와 종래 필드플레이트를 구비하지 않는 HEMT의 전달특성을 나타낸 도면이다. 도 3을 참조하면, 각각의 문턱전압은 -4.8V, -4.7V이며, 최대 트랜스컨덕턴스는 105.2㎳/㎜, 100.1㎳/㎜이며, 게이트-소스 전압 0V에서의 드레인 전류는 383.6㎃/㎜, 367.4㎃/㎜이다. 3 is a diagram illustrating a transfer characteristic of a HEMT to which the present invention is applied and a HEMT not including a conventional field plate. 3, each threshold voltage is -4.8V, -4.7V, the maximum transconductance is 105.2 mA / mm, 100.1 mA / mm, the drain current at the gate-source voltage 0V is 383.6 mA / mm, 367.4 mm 3 / mm.

도 4는 본 발명이 적용된 HEMT와 종래 필드플레이트를 구비하지 않는 HEMT의 전류-전압 특성곡선이다. 두 소자 모두 20V까지 핀치-오프 특성을 유지하고 있으며, 게이트-소스 전압 2V에서의 최대 드레인 전류는 501.4㎃/㎜와 479.7㎃/㎜이다. 4 is a current-voltage characteristic curve of a HEMT to which the present invention is applied and a HEMT having no conventional field plate. Both devices maintain pinch-off characteristics up to 20V, with maximum drain currents of 501.4mA / mm and 479.7mA / mm at a gate-source voltage of 2V.

도 2,3,4에서 살펴본 바와 같이 본 발명의 필드플레이트 구조를 적용할 경우 GaN 소자의 순방향 특성을 감소시키지 않으면서 누설전류를 효과적으로 감소시킬 수 있다. As shown in FIGS. 2, 3, and 4, when the field plate structure of the present invention is applied, the leakage current can be effectively reduced without reducing the forward characteristics of the GaN device.

본 발명에 따른 필드플레이트의 두께와 길이는 패시베이션층(140)의 두께, 게이트 전극(150)과 드레인 전극(130) 사이의 간격 및 소자의 항복전압과 밀접한 관계가 있다. 따라서, 필드플레이트(160,170) 끝단과 패시베이션층(140) 끝단에 걸 리는 전계의 최고값을 고려해서 LFP1, LSP, LFP2, LFPD 를 최적화한다. The thickness and length of the field plate according to the present invention are closely related to the thickness of the passivation layer 140, the spacing between the gate electrode 150 and the drain electrode 130, and the breakdown voltage of the device. Therefore, L FP1 , L SP , L FP2 , and L FPD are optimized in consideration of the maximum value of the electric field across the end of the field plates 160 and 170 and the end of the passivation layer 140.

도 5는 제1 필드플레이트와 제2 필드플레이트 사이의 거리(LSP)에 따른 누설전류 특성을 나타낸 도면으로, LSP가 2㎛인 경우 누설전류가 최소가 됨을 알 수 있다. FIG. 5 is a diagram illustrating leakage current characteristics according to a distance L SP between the first field plate and the second field plate. It can be seen that the leakage current is minimized when the L SP is 2 μm.

도 6은 제1 필드플레이트의 길이(LFP1)에 따른 누설전류 특성을 나타낸 도면으로, 2㎛까지는 LFP1이 증가할수록 누설전류가 급격히 감소하며, 2㎛ 이후는 LFP1이 증가할수록 누설전류가 완만히 증가함을 알 수 있다. Figure 6 is a first view showing a length as leakage current characteristics of the (L FP1) of the field plate, the more 2㎛ by L FP1 is increased and the leakage current is rapidly decreased, 2㎛ since the more L is increased leakage current FP1 It can be seen that the increase slowly.

도 7은 제2 필드플레이트와 드레인 전극 사이의 거리(LFPD)에 따른 누설전류 특성을 나타낸 도면으로, LFPD가 증가할수록 누설전류가 감소함을 알 수 있다. FIG. 7 is a diagram illustrating the leakage current characteristic according to the distance L FPD between the second field plate and the drain electrode, and it can be seen that the leakage current decreases as the L FPD increases.

한편, 본 발명에 따른 필드플레이트 구조는 HEMT 뿐만 아니라 쇼트키 금속 콘택(Schottky metal contact)이 이용되는 소자(device) 예를 들면, 쇼트키 장벽 다이오드, 금속 반도체 전계효과 트랜지스터(MESFET), AlGaN/GaN 이종접합 웨이퍼 위에 제작된 수평형 GaN 쇼트키 장벽 다이오드, 수직형 GaN 벌크(bulk) 쇼트키 장벽 다이오드 등에 적용할 수 있다.On the other hand, the field plate structure according to the present invention is a device using a Schottky metal contact as well as HEMT, for example, Schottky barrier diode, metal semiconductor field effect transistor (MESFET), AlGaN / GaN It can be applied to horizontal GaN Schottky barrier diodes and vertical GaN bulk Schottky barrier diodes fabricated on heterojunction wafers.

도 8은 본 발명의 필드플레이트가 적용된 GaN계 반도체 소자의 제2 실시예의 구성예를 나타낸 도면으로, AlGaN/GaN 이종접합 웨이퍼 위에 제작된 수평형 GaN 쇼트키 장벽 다이오드(200)의 단면도이다. FIG. 8 is a cross-sectional view of a horizontal GaN Schottky barrier diode 200 fabricated on an AlGaN / GaN heterojunction wafer, showing a configuration example of a second embodiment of a GaN semiconductor device to which a field plate of the present invention is applied.

도 8을 참조하면, 본 실시예는 AlGaN/GaN 이종접합 에피 웨이퍼(210) 위에 서로 이격 배치된 캐소드 전극(230) 및 애노드 전극(250,260,270)과; 캐소드 전극(230)과 애노드 전극(250,260,270) 사이의 상기 에피 웨이퍼(210) 위에 형성된 패시베이션층(240)을 포함한다. Referring to FIG. 8, the present embodiment includes a cathode electrode 230 and an anode electrode 250, 260, 270 spaced apart from each other on an AlGaN / GaN heterojunction epitaxial wafer 210; And a passivation layer 240 formed on the epi wafer 210 between the cathode electrode 230 and the anode electrodes 250, 260, 270.

상기 애노드 전극(250,260,270)은 쇼트키 콘택으로 애노드 전극(250)과 접속하여 패시베이션층(240) 위로 연장된 제1 필드플레이트(260)와, 제1 필드플레이트(260)와 이격하여 패시베이션층(240) 위에 형성된 제2 플레이트(270)로 구성된다.The anode electrodes 250, 260, and 270 are connected to the anode electrode 250 by a Schottky contact, and extend from the first field plate 260 to the passivation layer 240, and the passivation layer 240 spaced apart from the first field plate 260. It is composed of a second plate 270 formed on).

도 9는 본 발명의 필드플레이트가 적용된 GaN 반도체 소자의 제3 실시예의 구성예를 나타낸 도면으로, GaN 금속 반도체 전계효과트랜지스터의 단면도이다. FIG. 9 is a sectional view of a GaN metal semiconductor field effect transistor, showing a configuration example of a third embodiment of a GaN semiconductor device to which the field plate of the present invention is applied. FIG.

도 9를 참조하면, 본 발명에 따른 GaN 금속 반도체 전계효과트랜지스터(300)는 에피 웨이퍼(310) 위에 서로 이격 배치된 소스 전극(320) 및 드레인 전극(330)과; 소스 전극(320)과 드레인 전극(330) 사이의 상기 에피 웨이퍼(310) 위에 형성되며, 콘택홀을 구비하고 있는 패시베이션층(340)과; 패시베이션층(340)에 형성된 콘택홀을 통해 에피 웨이퍼(310)와 접속하고 있는 게이트 전극(350)과; 게이트 전극(350)과 접속하도록 패시베이션층(340) 위에 형성된 제1 필드플레이트(field plate)(360)와; 제1 필드플레이트(360)와 이격하도록 패시베이션층(340) 위에 형성된 제2 필드플레이트(370)를 포함한다. Referring to FIG. 9, the GaN metal semiconductor field effect transistor 300 according to the present invention includes a source electrode 320 and a drain electrode 330 spaced apart from each other on the epi wafer 310; A passivation layer 340 formed on the epi wafer 310 between the source electrode 320 and the drain electrode 330 and having a contact hole; A gate electrode 350 connected to the epi wafer 310 through a contact hole formed in the passivation layer 340; A first field plate 360 formed on the passivation layer 340 to connect with the gate electrode 350; A second field plate 370 is formed on the passivation layer 340 to be spaced apart from the first field plate 360.

도 10은 본 발명의 필드플레이트가 적용된 GaN 반도체 소자의 제4 실시예의 구성예를 나타낸 도면으로, GaN 쇼트키 장벽 다이오드의 단면도이다. Fig. 10 is a sectional view of a GaN Schottky barrier diode, showing a structural example of a fourth embodiment of a GaN semiconductor element to which the field plate of the present invention is applied.

도 10을 참조하면, 본 발명에 따른 GaN 쇼트키 장벽 다이오드(400)는 에피 웨이퍼(410) 위에 서로 이격 배치된 캐소드 전극(430) 및 애노드 전극(450,460,470)과; 캐소드 전극(430)과 애노드 전극(450,460,470) 사이의 상기 에피 웨이퍼(410) 위에 형성된 패시베이션층(440)을 포함한다.Referring to FIG. 10, the GaN Schottky barrier diode 400 according to the present invention includes a cathode electrode 430 and an anode electrode 450, 460, and 470 spaced apart from each other on the epi wafer 410; And a passivation layer 440 formed on the epi wafer 410 between the cathode electrode 430 and the anode electrodes 450, 460, 470.

도 11은 본 발명의 필드플레이트가 적용된 GaN 반도체 소자의 제5 실시예의 구성예를 나타낸 도면으로, 수직형 GaN 쇼트키 장벽 다이오드의 단면도이다. Fig. 11 is a sectional view of a vertical GaN Schottky barrier diode, showing a structural example of a fifth embodiment of a GaN semiconductor element to which the field plate of the present invention is applied.

도 11을 참조하면, 본 발명에 따른 수직형 GaN 쇼트키 장벽 다이오드(500)는 GaN 벌크(510) 위에 콘택홀을 구비하여 형성된 패시베이션층(540)과, 패시베이션층을 통해 GaN 벌크(510)와 쇼트키 접합하도록 형성된 애노드 전극(550)과; 에노드 전극의 양쪽 가장자리로부터 연장되어 패시베이션층(540) 위에 형성된 필드플레이트와, 상기 필드플레이트와 이격하여 패시베이션층 위에 형성된 제2 필드플레이트(570)와 제3 필드플레이트(580) GaN 벌크(510)의 하부에 오믹 접합하도록 형성된 캐소드 전극(530)을 포함한다. Referring to FIG. 11, the vertical GaN Schottky barrier diode 500 according to the present invention includes a passivation layer 540 formed with a contact hole on the GaN bulk 510, and a GaN bulk 510 through the passivation layer. An anode electrode 550 formed to be schottky bonded; A field plate formed on the passivation layer 540 extending from both edges of the anode electrode, and a second field plate 570 and a third field plate 580 formed on the passivation layer spaced apart from the field plate, and GaN bulk 510. And a cathode electrode 530 formed to be ohmic-joined to the bottom thereof.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention.

상술한 바와 같이 본 발명은 GaN 반도체 소자 구조에서 쇼트키 접합 게이트 필드플레이트와 추가적인 필드플레이트로 구성된 필드플레이트 구조를 제공함으로써 GaN 소자의 누설전류를 감소시켜 소자의 역방향 특성을 향상시키고 전력손실을 최소화한다. As described above, the present invention provides a field plate structure composed of a Schottky junction gate field plate and an additional field plate in the GaN semiconductor device structure, thereby reducing leakage current of the GaN device, thereby improving device reverse characteristics and minimizing power loss. .

더욱이 본 발명은 추가적인 필드플레이트를 형성하는데 별도의 공정이 요구되지 않는다. Moreover, the present invention does not require a separate process to form additional field plates.

또한, 본 발명은 쇼트키 접합이 이용되는 많은 GaN 소자에 적용가능하므로 정류다이오드, 마이크로 증폭기나 전력용 스위치로 사용되는 GaN 소자의 역방향 특성향상에 유용하게 이용될 수 있다. In addition, the present invention is applicable to many GaN devices in which a Schottky junction is used, and thus can be usefully used to improve the reverse characteristics of GaN devices used as rectifier diodes, micro amplifiers, or power switches.

Claims (9)

기판과;A substrate; 상기 기판 위에 형성된 질화물 반도체층과;A nitride semiconductor layer formed on the substrate; 상기 질화물 반도체층 위에 콘택홀을 구비하여 형성된 패시베이션층과;A passivation layer formed with a contact hole on the nitride semiconductor layer; 상기 콘택홀을 통해 상기 질화물 반도체층과 쇼트키 접합을 이루는 제1 전극과;A first electrode forming a Schottky junction with the nitride semiconductor layer through the contact hole; 상기 제1 전극의 가장자리로부터 연장되어 상기 패시베이션층 위에 형성된 제1 필드플레이트와;A first field plate extending from an edge of the first electrode and formed on the passivation layer; 상기 제1 필드플레이트와 이격하여 상기 패시베이션층 위에 형성된 적어도 하나의 제2 필드플레이트와;At least one second field plate spaced apart from the first field plate and formed on the passivation layer; 상기 질화물 반도체층과 오믹 접합을 이루는 제2 전극을 포함함을 특징으로 하는 질화물 반도체 소자. And a second electrode making an ohmic junction with the nitride semiconductor layer. 제 1 항에 있어서, 상기 제1 전극은 게이트 전극이며, 제2 전극은 소스/드레인 전극임을 특징으로 하는 질화물 반도체 소자. The nitride semiconductor device of claim 1, wherein the first electrode is a gate electrode, and the second electrode is a source / drain electrode. 제 2 항에 있어서, 상기 질화물 반도체층은The nitride semiconductor layer of claim 2, wherein AlGaN/GaN 이종접합구조를 포함함을 특징으로 하는 질화물 반도체 소자. A nitride semiconductor device comprising an AlGaN / GaN heterojunction structure. 제 1 항 또는 제 3 항에 있어서, 상기 질화물 반도체층은The nitride semiconductor layer of claim 1, wherein the nitride semiconductor layer 상기 기판 위에 형성된 핵형성층을 더 포함함을 특징으로 하는 질화물 반도체 소자. The nitride semiconductor device further comprises a nucleation layer formed on the substrate. 제 1 항에 있어서, 상기 제1 전극은 애노드 전극이며, 제2 전극은 캐소드 전극임을 특징으로 하는 질화물 반도체 소자. The nitride semiconductor device of claim 1, wherein the first electrode is an anode electrode, and the second electrode is a cathode electrode. 제 5 항에 있어서, 상기 제2 전극은 The method of claim 5, wherein the second electrode 상기 기판의 배면에 형성됨을 특징으로 하는 질화물 반도체 소자. A nitride semiconductor device, characterized in that formed on the back of the substrate. 제 6 항에 있어서, 상기 제1 필드플레이트는 상기 제1 전극의 양쪽 가장자리로부터 연장되어 상기 패시베이션층 위에 형성됨을 특징으로 하는 질화물 반도체 소자.The nitride semiconductor device of claim 6, wherein the first field plate extends from both edges of the first electrode and is formed on the passivation layer. 기판과; A substrate; AlGaN/GaN 이종접합 에피택셜층과;An AlGaN / GaN heterojunction epitaxial layer; 상기 에피택셜층 위에 서로 이격 배치된 소스 전극 및 드레인 전극과; Source and drain electrodes spaced apart from each other on the epitaxial layer; 상기 소스 전극과 드레인 전극 사이의 상기 에피택셜층 위에 형성되며, 콘택홀을 구비하고 있는 패시베이션층과; A passivation layer formed on the epitaxial layer between the source electrode and the drain electrode and having a contact hole; 상기 콘택홀을 통해 에피택셜층과 쇼트키 접합을 이루는 게이트 전극과;A gate electrode forming a Schottky junction with an epitaxial layer through the contact hole; 상기 게이트 전극과 접속하도록 상기 패시베이션층 위에 형성된 제1 필드플레이트; A first field plate formed on the passivation layer to connect with the gate electrode; 상기 제1 필드플레이트와 이격하여 상기 패시베이션층 위에 형성된 제2 필드플레이트를 포함함을 특징으로 하는 질화물 반도체 소자. And a second field plate formed on the passivation layer and spaced apart from the first field plate. 기판 위에 질화물 반도체층을 형성하는 과정과;Forming a nitride semiconductor layer on the substrate; 상기 반도체층 위에 콘택홀을 구비하는 패시베이션층을 형성하는 과정과;Forming a passivation layer having a contact hole on the semiconductor layer; 상기 콘택홀을 통해 상기 질화물 반도체층과 쇼트키 접합을 이루는 제1 전극을 형성하는 과정과;Forming a first electrode forming a schottky junction with the nitride semiconductor layer through the contact hole; 상기 제1 전극의 가장자리로부터 연장되어 상기 패시베이션층 위에 제1 필드플레이트를 형성하는 과정과;Forming a first field plate extending from an edge of the first electrode on the passivation layer; 상기 제1 필드플레이트와 이격하여 상기 패시베이션층 위에 적어도 하나의 제2 필드플레이트를 형성하는 과정과;Forming at least one second field plate on the passivation layer to be spaced apart from the first field plate; 상기 질화물 반도체층과 오믹 접합을 이루는 제2 전극을 형성하는 과정을 포함함을 특징으로 하는 질화물 반도체 소자의 제조방법. And forming a second electrode making an ohmic junction with the nitride semiconductor layer.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651644A (en) * 2011-02-25 2012-08-29 富士通半导体股份有限公司 Control circuit of transistor and method
KR101285598B1 (en) * 2012-02-06 2013-07-15 삼성전자주식회사 Nitride baced heterostructure semiconductor device and manufacturing method thereof
US8609474B2 (en) 2010-12-14 2013-12-17 Electronics And Telecommunications Research Institute Method of manufacturing semiconductor device
CN103762234A (en) * 2014-01-22 2014-04-30 西安电子科技大学 AlGaN/GaN MISHEMT high-voltage device based on super junction leakage field plate and manufacturing method thereof
US8890142B2 (en) 2012-08-17 2014-11-18 Korea Institute Of Science And Technology Oxide electronic device and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093864A (en) 2003-09-19 2005-04-07 Toshiba Corp Semiconductor device for electric power
US20050087752A1 (en) 2003-10-27 2005-04-28 Michael Shur Inverted nitride-based semiconductor structure
US20050253168A1 (en) 2004-05-11 2005-11-17 Cree, Inc. Wide bandgap transistors with multiple field plates
JP2006073802A (en) 2004-09-02 2006-03-16 Toshiba Corp Nitride-contained semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093864A (en) 2003-09-19 2005-04-07 Toshiba Corp Semiconductor device for electric power
US20050087752A1 (en) 2003-10-27 2005-04-28 Michael Shur Inverted nitride-based semiconductor structure
US20050253168A1 (en) 2004-05-11 2005-11-17 Cree, Inc. Wide bandgap transistors with multiple field plates
JP2006073802A (en) 2004-09-02 2006-03-16 Toshiba Corp Nitride-contained semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8609474B2 (en) 2010-12-14 2013-12-17 Electronics And Telecommunications Research Institute Method of manufacturing semiconductor device
CN102651644A (en) * 2011-02-25 2012-08-29 富士通半导体股份有限公司 Control circuit of transistor and method
KR101285598B1 (en) * 2012-02-06 2013-07-15 삼성전자주식회사 Nitride baced heterostructure semiconductor device and manufacturing method thereof
US8890142B2 (en) 2012-08-17 2014-11-18 Korea Institute Of Science And Technology Oxide electronic device and method for manufacturing the same
CN103762234A (en) * 2014-01-22 2014-04-30 西安电子科技大学 AlGaN/GaN MISHEMT high-voltage device based on super junction leakage field plate and manufacturing method thereof
CN103762234B (en) * 2014-01-22 2016-03-02 西安电子科技大学 Based on the AlGaN/GaN MISHEMT high tension apparatus and preparation method thereof of super junction leakage field plate

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