KR100681267B1 - Method for forming contact in semiconductor processing - Google Patents

Method for forming contact in semiconductor processing Download PDF

Info

Publication number
KR100681267B1
KR100681267B1 KR1020010032788A KR20010032788A KR100681267B1 KR 100681267 B1 KR100681267 B1 KR 100681267B1 KR 1020010032788 A KR1020010032788 A KR 1020010032788A KR 20010032788 A KR20010032788 A KR 20010032788A KR 100681267 B1 KR100681267 B1 KR 100681267B1
Authority
KR
South Korea
Prior art keywords
contact hole
insulating layer
contact
etching
forming
Prior art date
Application number
KR1020010032788A
Other languages
Korean (ko)
Other versions
KR20020094520A (en
Inventor
여인준
윤병문
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010032788A priority Critical patent/KR100681267B1/en
Publication of KR20020094520A publication Critical patent/KR20020094520A/en
Application granted granted Critical
Publication of KR100681267B1 publication Critical patent/KR100681267B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

하부의 도전성 패턴을 손상하지 않고, 동시에 포토 미스얼라인에 의한 불량을 최소화하는 콘택 형성 방법이 개시되어 있다. 반도체 기판상에 도전성 콘택 플러그를 포함하는 제1 절연층을 형성하는 단계와, 상기 제1 절연층 상에 질화막으로 이루어지는 식각 저지층 및 제2 절연층을 순차적으로 형성하는 단계와, 상기 제2 절연층의 소정 부위와 상기 식각 저지층의 일부를 연속적으로 식각하여 예비 콘택홀을 형성하는 단계와, 상기 예비 콘택홀 내에 노출되어 있는 식각 저지층을 등방성 식각하여, 하부가 확장되고 저면에 콘택 플러그가 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전 물질을 매몰하여 상기 콘택 플러그와 전기적으로 연결하는 콘택 형성 방법을 제공한다. 따라서 콘택홀 저면에 노출되는 하부의 도전성 패턴의 손상을 방지할 수 있고, 동시에 포토 미스 얼라인에 의해 상기 콘택홀과 상기 하부의 도전성 패턴이 전기적으로 연결되지 않는 불량을 최소화할 수 있다. A method for forming a contact is disclosed that minimizes defects caused by photo misalignment without damaging a lower conductive pattern. Forming a first insulating layer including a conductive contact plug on a semiconductor substrate, sequentially forming an etch stop layer and a second insulating layer formed of a nitride film on the first insulating layer, and the second insulating layer Forming a preliminary contact hole by continuously etching a predetermined portion of the layer and a portion of the etch stop layer, and isotropically etching the etch stop layer exposed in the preliminary contact hole so that a lower portion thereof is extended and a contact plug Forming an exposed contact hole, and buried a conductive material in the contact hole to provide a method for forming a contact electrically connected to the contact plug. Therefore, damage to the lower conductive pattern exposed to the bottom of the contact hole can be prevented, and at the same time, defects in which the contact hole and the lower conductive pattern are not electrically connected by photo misalignment can be minimized.

Description

반도체 장치의 제조에서 콘택 형성 방법{Method for forming contact in semiconductor processing}Method for forming contact in semiconductor processing

도 1a 내지 도 1c는 종래의 반도체 장치의 제조에서 콘택 형성 방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method for forming a contact in the manufacture of a conventional semiconductor device.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조에서 콘택 형성 방법을 설명하기 위한 단면도들이다. 2A to 2F are cross-sectional views illustrating a method for forming a contact in the manufacture of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

30 : 반도체 기판 32 : 콘택 플러그 30 semiconductor substrate 32 contact plug

36 : 제1 절연막 40 : 식각 저지층36: first insulating film 40: etch stop layer

42 : 제2 절연막 48 : 콘택홀42: second insulating film 48: contact hole

50 : 도전 물질 50: conductive material

본 발명은 반도체 장치의 제조에서 콘택 형성 방법에 관한 것으로, 보다 상세하게는 콘택홀의 하부가 확장되어 상기 콘택홀과 하부의 도전성 패턴이 접촉되는 부위가 넓어지도록 콘택을 형성하는 방법에 관한 것이다. The present invention relates to a method of forming a contact in the manufacture of a semiconductor device, and more particularly, to a method of forming a contact such that a lower portion of the contact hole is extended to widen a portion where the contact hole and the lower conductive pattern contact.                         

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰성 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to these demands, semiconductor technologies have been developed in the direction of improving the degree of integration, reliability and response speed.

반도체 장치를 제조하기 위하여 반도체 기판 상에 많은 활성 소자를 형성하여야 한다. 상기 활성 소자들은 처음에는 서로 절연되어야 하지만, 반도체 장치의 소기 기능을 얻기 위하여 제조 공정 도중에 특정 소자들을 전기적으로 연결하여야 한다. 일반적으로 상기 전기적인 연결은 절연층에 사진, 식각 공정을 수행하여 하부막과 연결하기 위한 콘택홀을 형성함으로서 달성할 수 있다. In order to manufacture a semiconductor device, many active elements must be formed on a semiconductor substrate. The active devices must initially be insulated from each other, but certain devices must be electrically connected during the manufacturing process to obtain the desired function of the semiconductor device. In general, the electrical connection may be achieved by forming a contact hole for connecting the lower layer by performing a photo-etching process on the insulating layer.

도 1a 내지 도 1c는 종래의 반도체 장치의 제조에서 콘택 형성 방법을 설명하기 위한 단면도들 이다. 1A to 1C are cross-sectional views illustrating a method for forming a contact in the manufacture of a conventional semiconductor device.

도 1a를 참조하면, 반도체 기판(10)상에 도전성 콘택 플러그(12, contact plug)를 포함하는 제1 절연층(14)을 형성한다. 그리고 상기 제1 절연층(14)의 상에 질화막으로 이루어지는 저지층(16) 및 제2 절연층(18)을 순차적으로 형성한다. Referring to FIG. 1A, a first insulating layer 14 including a contact plug 12 may be formed on a semiconductor substrate 10. A stop layer 16 made of a nitride film and a second insulating layer 18 are sequentially formed on the first insulating layer 14.

도 1b를 참조하면, 상기 제2 절연층(18)의 소정 부위를 식각하고 연속적으로 상기 식각 저지층(16)을 식각하여 하부의 콘택 플러그(12)를 노출시키는 콘택홀(20)을 형성한다. 상기 식각 공정은 건식 식각에 의해 수행된다. Referring to FIG. 1B, a contact hole 20 is formed to etch a predetermined portion of the second insulating layer 18 and continuously etch the etch stop layer 16 to expose the lower contact plug 12. . The etching process is performed by dry etching.

구체적으로, 상기 제2 절연층(18)의 상부에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제2 절연층(18)을 건식 식각한 다. 상기 제2 절연층(18a)이 식각되면, 반응 가스의 조성을 달리하여 연속적으로 하부의 식각 저지층(16)을 식각하여 콘택 플러그(12)의 상부면을 노출시킨다. Specifically, a photoresist pattern is formed on the second insulating layer 18. The second insulating layer 18 is dry etched using the photoresist pattern as an etching mask. When the second insulating layer 18a is etched, the lower etch stop layer 16 is continuously etched by varying the composition of the reaction gas to expose the top surface of the contact plug 12.

그러나 상기 식각에 의해 콘택홀(20)을 형성하면, 도시된 바와 같이 상기 콘택홀(20)은 저면에 상기 콘택 플러그(12)의 상부면이 노출되지 못하거나 또는 상기 콘택 플러그(12)의 상부면이 일부분만 노출되는 불량이 빈번히 발생된다. 이는 상기 식각을 수행하기 위한 식각 마스크인 포토레지스트 패턴(도시안함)을 형성할 때, 포토 미스얼라인(photo misalign)이 발생되었기 때문이다. However, when the contact hole 20 is formed by the etching, as illustrated, the upper surface of the contact plug 12 may not be exposed on the bottom surface of the contact hole 20 or the upper portion of the contact plug 12 may be exposed. Frequently, a defect occurs in which only a part of the surface is exposed. This is because photo misalignment occurs when the photoresist pattern (not shown), which is an etching mask for performing the etching, is formed.

또한, 상기 식각 저지층(16)을 식각할 때 상기 식각 저지층(16)을 완전히 식각하기 위해 과도 식각을 수행하여야 한다. 상기 식각 저지층(16)이 완전히 식각되지 않고 남아 있게 되면 콘택 저항이 커지기 때문이다.In addition, when etching the etch stop layer 16, an over-etching process must be performed to completely etch the etch stop layer 16. This is because the contact resistance increases when the etch stop layer 16 remains without being completely etched.

그러나, 상기 식각 저지층(16)을 과도 식각하기 때문에 상기 식각 저지층(16)을 식각하기 위한 이온들이 콘택 플러그(12)의 상부면에도 포격되어 상기 콘택 플러그(12)에 손상(attack)을 주게된다. 상기 콘택 플러그(12)의 손상은 반도체 장치의 신뢰성에 영향을 준다. However, since the etch stop layer 16 is excessively etched, ions for etching the etch stop layer 16 are bombarded on the upper surface of the contact plug 12, thereby causing damage to the contact plug 12. Is given. Damage to the contact plug 12 affects the reliability of the semiconductor device.

도 1c는 상기 콘택홀에 도전 물질을 매몰하여 하부의 콘택 플러그와 전기적으로 연결되는 콘택을 형성한다. 1C illustrates a contact electrically connected to a lower contact plug by burying a conductive material in the contact hole.

그러나 도시한 바와 같이 상기 콘택홀(20)의 저부에 상기 콘택 플러그(12)가 노출되어 있지 않아서, 상기 콘택홀(20)에 도전 물질(22)을 매몰하더라도 상기 콘택 플러그(12)와 전기적으로 연결되지 못하거나 또는 콘택 저항이 상승한다. However, as shown in the drawing, the contact plug 12 is not exposed at the bottom of the contact hole 20 so that the conductive material 22 is electrically buried in the contact hole 20 so as to be electrically connected to the contact plug 12. No connection or contact resistance is raised.

상기에 설명한 바와 같이 종래의 콘택 형성 방법에 의하면, 상기 포토 미스 얼라인에 의해 상기 콘택 플러그와 전기적으로 연결되지 못하여 발생되는 동작 불량이 빈번하게 발생되고, 이에 따라 반도체 장치의 수율이 저하된다.As described above, according to the conventional method for forming a contact, an operation failure caused by being unable to be electrically connected to the contact plug by the photo misalignment is frequently generated, and thus the yield of the semiconductor device is reduced.

또한 상기 콘택 플러그에 손상(attack)을 주게되어 반도체 장치의 신뢰성에 영향을 주는 문제점이 있다. In addition, the contact plug is damaged, which affects the reliability of the semiconductor device.

이러한 불량을 감소하기 위해, 큰 사이즈를 갖는 하부 콘택홀을 형성한 이후에 작은 사이즈를 갖는 상부 콘택홀을 오버랩 시키는 방법의 일 예가 Huang 등에게 허여된 미 합중국 특허 제 6,080,664호에 개시되어 있다. 그러나 이러한 방법은 상기 하부 콘택홀 및 상부 콘택홀을 각각 형성하여야 하기 때문에 공정이 복잡해진다. In order to reduce such defects, an example of a method of overlapping an upper contact hole having a small size after forming a lower contact hole having a large size is disclosed in US Pat. No. 6,080,664 to Huang et al. However, this method is complicated because the lower contact hole and the upper contact hole must be formed respectively.

따라서, 본 발명의 목적은 하부의 도전성 패턴을 손상하지 않고, 동시에 포토 미스얼라인에 의한 불량을 최소화하는 콘택 형성 방법을 제공하는 데 있다. Accordingly, an object of the present invention is to provide a method for forming a contact that does not damage a conductive pattern underneath and at the same time minimizes defects caused by photo misalignment.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 도전성 콘택 플러그를 포함하는 제1 절연층을 형성하는 단계와, 상기 제1 절연층 상에 형성되고, 질화막으로 이루어지는 식각 저지층 및 제2 절연층을 순차적으로 형성하는 단계와, 상기 제2 절연층의 소정 부위를 식각하고 연속적으로 상기 식각 저지층의 일부를 식각하여 예비 콘택홀을 형성하는 단계와, 상기 예비 콘택홀 내에 노출되어 있는 식각 저지층을 등방성 식각하여, 하부가 확장되고 저면에 콘택 플러그가 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전 물질을 매몰하여 상기 콘택 플러그 와 전기적으로 연결하는 반도체 장치의 제조에서 콘택 형성 방법을 제공한다. In order to achieve the above object, the present invention is to form a first insulating layer including a conductive contact plug on a semiconductor substrate, and an etch stop layer and a second insulating formed on the first insulating layer, made of a nitride film Forming a layer sequentially, etching a predetermined portion of the second insulating layer and subsequently etching a portion of the etch stop layer to form a preliminary contact hole, and an etch stop exposed in the preliminary contact hole Isotropically etching the layer to form a contact hole in which a lower portion thereof is extended and a contact plug is exposed on the bottom surface; To provide.

상기 등방성 식각은 상기 제2 절연층과 상기 저지층의 식각 선택비가 1:5 내지 1:10인 식각액을 사용하여 수행한다. The isotropic etching is performed using an etchant having an etching selectivity ratio of 1: 5 to 1:10 between the second insulating layer and the blocking layer.

상기 식각액은 불산(HF)과 과산화 수소(H2O2)의 혼합액을 사용한다. The etchant uses a mixture of hydrofluoric acid (HF) and hydrogen peroxide (H 2 O 2 ).

상기 식각액은 인산(H3PO4)을 사용한다. The etchant uses phosphoric acid (H 3 PO 4 ).

따라서 상기 예비 콘택홀의 저면에 형성되어 있는 식각 저지층의 하부를 식각액에 의해 식각함으로서, 하부의 도전성 패턴인 상기 콘택 플러그의 손상을 최소화 할 수 있다. 동시에 상기 식각액에 의해 상기 예비 콘택홀 하부 측면의 식각 저지층의 일부가 식각되어 하부가 횡방향으로 확장된 콘택홀을 형성함으로서 포토 미스얼라인 마진(photo misalign margin)을 증가시키는 효과가 있다. Therefore, by etching the lower portion of the etch stop layer formed on the bottom surface of the preliminary contact hole with an etchant, damage of the contact plug, which is a conductive pattern underneath, may be minimized. At the same time, a portion of the etch stop layer of the lower side of the preliminary contact hole is etched by the etchant to form a contact hole in which the lower portion extends in the lateral direction, thereby increasing photo misalign margin.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조에서 콘택 형성 방법을 설명하기 위한 단면도들이다. 2A to 2F are cross-sectional views illustrating a method for forming a contact in the manufacture of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판상에 도전성 콘택 플러그를 포함하는 제1 절연층을 형성한다. Referring to FIG. 2A, a first insulating layer including a conductive contact plug is formed on a semiconductor substrate.

구체적으로 설명하면, 액티브 영역과 필드 영역(도시안함)이 구분되어 있는 반도체 기판(30)상에 절연층(34)을 형성한다. 그리고 상기 절연층(34)상에 포토레지스트 패턴(도시안함)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 절연층(34)의 소정 부위를 식각한다. 상기 식각은 상기 반도체 기판(30)의 액티브 영역의 소정 부위를 노출한다. Specifically, the insulating layer 34 is formed on the semiconductor substrate 30 in which the active region and the field region (not shown) are divided. A photoresist pattern (not shown) is formed on the insulating layer 34, and a predetermined portion of the insulating layer 34 is etched using the photoresist pattern as an etching mask. The etching exposes a predetermined portion of the active region of the semiconductor substrate 30.

그리고 상기 식각된 부위를 매몰하면서 도전 물질을 증착시켜 도전층을 형성한다. 상기 도전 물질은 텅스텐(W)을 사용할 수 있다. The conductive material is deposited by burying the etched portion to form a conductive layer. Tungsten (W) may be used as the conductive material.

이어서, 상기 도전층을 에치백(etch back)하여 상기 식각된 부위의 내부에 상기 도전 물질이 채워지고 상기 식각된 부위 이외의 영역에는 절연층(34)이 노출되는 형태의 콘택 플러그(32)를 갖는 제1 절연층(36)을 형성한다. 상기 에치백은 화학 기계적 연마 공정 등을 수행하여 달성할 수 있다. Subsequently, the contact layer 32 is formed by etching back the conductive layer to fill the conductive material in the etched portion and exposing the insulating layer 34 to a region other than the etched portion. The first insulating layer 36 having is formed. The etch back may be achieved by performing a chemical mechanical polishing process or the like.

도 2b를 참조하면, 상기 제1 절연층상에 N2O 플라즈마 처리를 하여 15 내지 30Å의 산화막(38)을 성장시킨다. Referring to FIG. 2B, an oxide film 38 of 15 to 30 kW is grown by performing N 2 O plasma treatment on the first insulating layer.

상기 공정은 후속 공정에서 콘택 플러그(32)를 보호하고, 손상을 최소화 하기 위해 수행되는 것이다. The process is performed to protect the contact plug 32 in a subsequent process and to minimize damage.

도 2c를 참조하면, 상기 제1 절연층(36)상에 질화막으로 이루어지는 식각 저지층(40), 제2 절연층(42)및 질화막으로 이루어지는 반사 방지막(44)을 순차적으로 형성한다. Referring to FIG. 2C, an etch stop layer 40 made of a nitride film, a second insulating layer 42, and an antireflection film 44 made of a nitride film are sequentially formed on the first insulating layer 36.

상기 식각 저지층(40)은 후속 공정에서 제2 절연층(42)을 식각할 때, 상기 제2 절연층(42)을 정확한 위치까지 식각하기 위한 층이다. The etch stop layer 40 is a layer for etching the second insulating layer 42 to an accurate position when etching the second insulating layer 42 in a subsequent process.

또한 상기 반사 방지막(44)은 상기 제2 절연층(42)을 식각하기 위한 포토레지스트 패턴을 형성할 때 난반사를 방지하기 위한 막이다. 상기 반사 방지막(44)은 상기 식각 저지층(40)보다 얇은 두께로 형성시켜 후속 공정에서 상기 반사 방지막(44)의 제거를 용이하게 한다. In addition, the anti-reflection film 44 is a film for preventing diffuse reflection when forming a photoresist pattern for etching the second insulating layer 42. The anti-reflection film 44 is formed to be thinner than the etch stop layer 40 to facilitate the removal of the anti-reflection film 44 in a subsequent process.

도 2d를 참조하면, 반사 방지막(44) 및 제2 절연층(42)의 소정 부위를 식각하고, 연속적으로 상기 식각 저지층(40)의 일부를 식각하여 하부의 콘택 플러그를 노출시키기 위한 예비 콘택홀(46)을 형성한다. 상기 식각은 건식 식각 공정에 의해 수행된다. 상기 식각에 의해 형성되는 상기 예비 콘택홀(46)의 저면에는 식각 저지층(40a)이 남아있다. Referring to FIG. 2D, a preliminary contact for etching a predetermined portion of the anti-reflection film 44 and the second insulating layer 42, and subsequently etching a portion of the etch stop layer 40 to expose a lower contact plug. The hole 46 is formed. The etching is performed by a dry etching process. An etch stop layer 40a remains on the bottom surface of the preliminary contact hole 46 formed by the etching.

구체적으로 설명하면, 상기 반사 방지막(44)상에 포토레지스트를 도포하고, 상기 식각이 수행되어야 하는 소정 부위를 노광하여 포토레지스트 패턴(도시안함)을 형성한다. 상기 포토레지스트 패턴은 상기 콘택 플러그(32)영역의 상부에 해당되는 부위가 식각되도록 형성한다. In detail, a photoresist is applied on the anti-reflection film 44 and a predetermined portion to be etched is exposed to form a photoresist pattern (not shown). The photoresist pattern is formed so that a portion corresponding to an upper portion of the contact plug 32 region is etched.

상기 포토레지스트 패턴(도시안함)을 식각 마스크로 하여, 상기 식각 저지층(40)이 노출되도록 상기 반사 방지막(44)과 제2 절연층(42)을 이방성 식각한다. 상기 식각 저지층(40)은 상기 제2 절연층(42)에 비해 식각 속도가 느리기 때문에, 상기 식각 저지층(46)을 식각 종말점으로 하여 정확한 위치에까지 식각을 수행할 수 있다. Using the photoresist pattern (not shown) as an etch mask, the anti-reflection film 44 and the second insulating layer 42 are anisotropically etched to expose the etch stop layer 40. Since the etch stop layer 40 has a lower etch rate than the second insulating layer 42, the etch stop layer 40 may be etched to an accurate position using the etch stop layer 46 as an etch end point.

그리고 상기 제2 절연층(42)이 식각되면, 상기 포토레지스트 패턴(도시안함)을 제거한다. 그리고 상기 제2 절연층(42)상에 형성되어 있는 상기 반사 방지막(44) 및 식각된 부위의 저면에 노출된 식각 저지층(46)의 일부를 식각한다. 상기 식각 저지층(46)을 모두 식각하지 않고 남겨 두는 것은 건식 식각을 수행하는 이온들이 하부의 콘택 플러그(32)에 포격되어 상기 콘택 플러그(32)를 손상시키는 것을 방지하기 위함이다. When the second insulating layer 42 is etched, the photoresist pattern (not shown) is removed. A portion of the etch stop layer 46 exposed on the bottom surface of the anti-reflection film 44 and the etched portion is formed on the second insulating layer 42. Leaving the etch stop layer 46 without etching all of the etch stop layer is to prevent the ions performing dry etching from being bombarded by the lower contact plug 32 to damage the contact plug 32.

그리고 상기 반사 방지막(44)은 식각 저지층(40)보다 얇은 두께로 형성되어 있으므로, 상기 식각 저지층(46)이 식각될 때 상기 제2 절연층(42)상부의 반사 방지막(44)도 동시에 제거된다. Since the anti-reflection film 44 is formed to have a thickness thinner than that of the etch stop layer 40, when the etch stop layer 46 is etched, the anti-reflection film 44 on the second insulating layer 42 is also simultaneously. Removed.

도 2e를 참조하면, 상기 예비 콘택홀(46)내에 노출되어 있는 식각 저지층(40a)을 등방성 식각하여 콘택홀을 형성한다. Referring to FIG. 2E, the etch stop layer 40a exposed in the preliminary contact hole 46 isotropically etched to form a contact hole.

구체적으로, 상기 예비 콘택홀(46)의 저면에 남아있는 식각 저지층(40a) 및 상기 예비 콘택홀(46)의 하부 측벽에 노출된 식각 저지층(40a)의 일부를 식각액을 사용하여 식각한다. 상기 식각을 수행하면, 저면에 콘택 플러그(32)와 제1 절연층(36)의 상부면의 일부가 노출되고, 하부가 횡방향으로 확장된 콘택홀(48)이 형성된다.Specifically, the etching stop layer 40a remaining on the bottom surface of the preliminary contact hole 46 and a portion of the etch stop layer 40a exposed on the lower sidewall of the preliminary contact hole 46 are etched using an etchant. . When the etching is performed, a portion of the upper surface of the contact plug 32 and the first insulating layer 36 is exposed on the bottom surface, and a contact hole 48 having a lower portion extending laterally is formed.

상기 식각액은 상기 제2 절연층(42a)과 상기 식각 저지층(40a)간에 1:5 내지 1:10의 식각 선택비를 갖는 식각액을 사용한다. 또한 상기 식각 저지층(40a)과의 반응에 의해 반응물이나 결함을 발생시키지 않는 식각액을 사용한다. As the etchant, an etchant having an etching selectivity of 1: 5 to 1:10 may be used between the second insulating layer 42a and the etch stop layer 40a. In addition, an etchant that does not generate reactants or defects by reaction with the etch stop layer 40a is used.

상기 식각액은 불산(HF)과 과산화 수소(H2O2)혼합 용액을 사용한다. 또는, 상기 식각액은 인산(H3PO4)을 사용한다. The etchant uses a mixture solution of hydrofluoric acid (HF) and hydrogen peroxide (H 2 O 2 ). Alternatively, the etching solution uses phosphoric acid (H 3 PO 4 ).

상기 예비 콘택홀(46)이 형성되어 있는 결과물에 상기 식각액을 사용하여 식각을 수행한다. 상기 식각액은 상기 제2 절연층(42a)과 상기 식각 저지층(42a)간에 1:5 내지 1:10의 식각 선택비를 갖기 때문에, 상기 제2 절연층(42a)의 식각이 최소화되어 상기 콘택홀의 상부를 넓게 하지 않는다. 따라서 상기 콘택홀(48)의 상부가 넓어져서 발생되는 인접 콘택홀과의 브릿지(bridge)등과 같은 불량을 방지할 수 있다. The etching solution is performed on the resultant in which the preliminary contact hole 46 is formed. Since the etchant has an etching selectivity of 1: 5 to 1:10 between the second insulating layer 42a and the etch stop layer 42a, the etching of the second insulating layer 42a is minimized to allow the contact. Do not widen the top of the hole. Therefore, it is possible to prevent a defect such as a bridge with an adjacent contact hole caused by the upper portion of the contact hole 48 being widened.

상기 식각을 수행하면, 상기 예비 콘택홀(46)의 하부 측벽에 노출되어 있는 식각 저지층(40a)이 식각되어, 하부가 횡 방향으로 확장된 콘택홀(48)을 형성할 수 있다. 즉, 상기 콘택홀(48)의 저부에서 식각 저지층(40b)의 높이 만큼은 상기 콘택홀의 다른 부위에 비해 더 넓게 식각되어 있다. When the etching is performed, the etch stop layer 40a exposed on the lower sidewall of the preliminary contact hole 46 may be etched to form a contact hole 48 having a lower portion extending in the lateral direction. That is, the height of the etch stop layer 40b at the bottom of the contact hole 48 is etched wider than other portions of the contact hole.

상기 콘택홀(48)의 하부가 횡방향으로 확장되어 형성되므로, 상기 콘택홀(48)을 형성하기 위한 포토레지스트 패턴을 형성할 때 포토 미스얼라인(photo misalign)이 발생하더라도 상기 콘택 플러그(32)가 상기 콘택홀(48)의 저부에 노출될 가능성이 커진다. 상기 포토 미스 얼라인에 대한 마진이 증가하므로 공정 불량이 감소되는 효과가 있다. Since the lower portion of the contact hole 48 extends in the lateral direction, even when photo misalignment occurs when the photoresist pattern for forming the contact hole 48 is formed, the contact plug 32 is formed. ) Is more likely to be exposed at the bottom of the contact hole 48. Since the margin for the photo misalignment increases, process defects are reduced.

또한, 상기 예비 콘택홀(46)의 저면에 남아있는 식각 저지층(40a)은 상기 식각액에 의해 식각되므로, 상기 식각 저지층(46a)의 하부에 구비되는 콘택 플러그(32)의 상부면의 손상이 최소화된다. 즉, 종래와 같이 건식 식각을 위한 이온들이 콘택 플러그(32)의 상부면으로 포격되지 않기 때문에 상기 콘택 플러그(32)의 상부면 손상이 최소화된다. In addition, since the etch stop layer 40a remaining on the bottom surface of the preliminary contact hole 46 is etched by the etchant, damage to the top surface of the contact plug 32 provided below the etch stop layer 46a. This is minimized. That is, damage to the top surface of the contact plug 32 is minimized because ions for dry etching are not bombarded with the top surface of the contact plug 32 as in the related art.

그러나 상기 식각 저지층(42a)을 식각하기 위한 식각액은 상기 콘택홀(48)의 형상을 고려하여 선택적으로 사용하여야 한다. However, the etchant for etching the etch stop layer 42a should be selectively used in consideration of the shape of the contact hole 48.                     

구체적으로, 형성하여야 할 콘택홀(48)의 사이즈가 작거나 깊이가 깊을 경우에 상기 인산(H3PO4)을 식각액으로 사용하면, 상기 인산은 상기 예비 콘택홀(46)의 저면까지 침투하기가 어려워서 상기 식각 저지층(40a)의 식각이 양호하게 이루어지지 않는다. 이에 따라 상기 콘택홀(48)의 프로파일(profile)의 구현이 용이하지 않다. 따라서 콘택홀(48)의 사이즈가 크거나 깊지 않을 경우에 한하여 상기 인산을 식각액으로 사용하여 상기 공정을 수행할 수 있다. Specifically, when the phosphoric acid (H 3 PO 4 ) is used as an etchant when the size of the contact hole 48 to be formed is small or deep, the phosphoric acid penetrates to the bottom of the preliminary contact hole 46. It is difficult to etch the etching stop layer 40a is not good. Accordingly, the profile of the contact hole 48 may not be easily implemented. Therefore, the process may be performed using the phosphoric acid as an etchant only when the size of the contact hole 48 is not large or deep.

반면에, 상기 불산(HF)과 과산화 수소(H2O2)의 혼합 용액은 콘택홀(48)이 작거나 깊을 경우에도 공정에 적용시킬 수 있다. On the other hand, the mixed solution of hydrofluoric acid (HF) and hydrogen peroxide (H 2 O 2 ) can be applied to the process even when the contact hole 48 is small or deep.

도 2f를 참조하면, 상기 콘택홀(48)의 저면에 남아있는 산화막(38)을 제거한 후에 상기 콘택홀(48) 내부에 도전 물질을 매몰하여 상기 콘택 플러그(32)와 전기적으로 연결한다. Referring to FIG. 2F, after removing the oxide film 38 remaining on the bottom surface of the contact hole 48, a conductive material is buried in the contact hole 48 to be electrically connected to the contact plug 32.

상기 콘택홀(48) 저면에 남아있는 산화막(38)은 이전에 N2O 플라즈마 처리에 의해 생성된 막이다. 상기 산화막(38)은 R.F SPUTTER 공정을 수행하여 제거할 수 있다. The oxide film 38 remaining on the bottom of the contact hole 48 is a film previously produced by N 2 O plasma treatment. The oxide layer 38 may be removed by performing an RF SPUTTER process.

상기 도전 물질(50)을 매몰하기 이전에 먼저 상기 콘택홀(48)의 측벽 및 저면에 Ti/TiN 물질로 이루어지는 베리어 금속막(50a)을 증착시켜 콘택 저항을 감소시킬 수 있다. 그리고 상기 콘택홀(48) 내부에 매몰되는 도전 물질(50)은 텅스텐을 포함한다. Before buried in the conductive material 50, a barrier metal film 50a made of a Ti / TiN material may be deposited on the sidewalls and the bottom of the contact hole 48 to reduce contact resistance. The conductive material 50 embedded in the contact hole 48 may include tungsten.

따라서 하부의 도전성 패턴을 손상시키지 않으면서, 동시에 포토 미스얼라인 에 의한 불량을 최소화하는 콘택을 형성할 수 있다. Therefore, it is possible to form a contact that minimizes defects caused by photo misalignment without damaging the lower conductive pattern.

상술한 바와 같이 본 발명에 의하면, 콘택홀의 하부에 노출된 식각 저지층을 식각액에 의해 식각함으로서 하부가 횡방향으로 확장된 콘택홀을 형성할 수 있다. As described above, according to the present invention, the etching stop layer exposed to the lower portion of the contact hole is etched by the etching liquid to form a contact hole in which the lower portion is laterally extended.

따라서 콘택홀 저면에 노출되는 하부의 도전성 패턴의 손상을 방지한다. 동시에 상기 콘택홀을 형성하기 위한 포토레지스트 패턴을 형성할 때 발생되는 포토 미스 얼라인 마진이 증가된다. 때문에 포토 미스 얼라인에 의해 상기 콘택홀과 상기 하부의 도전성 패턴이 전기적으로 연결되지 않는 불량을 최소화 할 수 있다. Therefore, damage to the lower conductive pattern exposed on the bottom of the contact hole is prevented. At the same time, the photo misalignment margin generated when forming the photoresist pattern for forming the contact hole is increased. Therefore, a defect in which the contact hole and the lower conductive pattern are not electrically connected by the photo misalignment can be minimized.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (10)

반도체 기판상에 도전성 콘택 플러그를 포함하는 제1 절연층을 형성하는 단계;Forming a first insulating layer comprising a conductive contact plug on a semiconductor substrate; 상기 제1 절연층에 N2O 플라즈마 처리하여, 상기 콘택 플러그 상에 산화막을 성장시키는 단계; N 2 O plasma treatment on the first insulating layer to grow an oxide film on the contact plug; 상기 제1 절연층 및 산화막 상에, 질화막으로 이루어지는 식각 저지층 및 제2 절연층을 순차적으로 형성하는 단계;Sequentially forming an etch stop layer and a second insulating layer formed of a nitride film on the first insulating layer and the oxide film; 상기 제2 절연층의 소정 부위를 식각하고, 연속적으로 상기 식각 저지층의 일부를 식각하여 예비 콘택홀을 형성하는 단계;Etching a predetermined portion of the second insulating layer and subsequently etching a portion of the etch stop layer to form a preliminary contact hole; 상기 예비 콘택홀 내에 노출되어 있는 식각 저지층을 등방성 식각하여 콘택홀을 형성하는 단계; Isotropically etching the etch stop layer exposed in the preliminary contact hole to form a contact hole; 상기 콘택홀 저면에 남아있는 산화막을 제거하여 콘택 플러그를 노출시키는 단계; 및Removing the oxide film remaining on the bottom of the contact hole to expose the contact plug; And 상기 콘택홀에 도전 물질을 매몰하여 상기 콘택 플러그와 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조에서 콘택 형성 방법. Burying a conductive material in the contact hole and electrically connecting the contact plug to the contact plug. 제1항에 있어서, 상기 콘택홀을 형성하기 위해 수행되는 등방성 식각은 상기 제2 절연층과 상기 저지층의 식각 선택비가 1:5 내지 1:10인 식각액을 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 제조에서 콘택 형성 방법. The semiconductor of claim 1, wherein the isotropic etching performed to form the contact hole is performed using an etchant having an etch selectivity between the second insulating layer and the stop layer of about 1: 5 to 1:10. Method for forming a contact in the manufacture of the device. 제2항에 있어서, 상기 식각액은 불산과 과산화 수소의 혼합액을 사용하는 것을 특징으로 하는 반도체 장치의 제조에서 콘택 형성 방법.The method of claim 2, wherein the etching solution comprises a mixture of hydrofluoric acid and hydrogen peroxide. 제2항에 있어서, 상기 식각액은 인산을 사용하는 것을 특징으로 하는 반도체 장치의 제조에서 콘택 형성 방법. The method of claim 2, wherein the etching solution uses phosphoric acid. 제1항에 있어서, 상기 콘택 플러그상 형성되는 산화막은 15 내지 30Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조에서 콘택 형성 방법.The method of forming a semiconductor device according to claim 1, wherein the oxide film formed on the contact plug has a thickness of 15 to 30 GPa. 삭제delete 제1항에 있어서, 상기 제2 절연층을 식각하여 예비 콘택홀을 형성하기 이전에 상기 제2 절연층 상에 질화물로 이루어지는 반사 방지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조에서 콘택 형성 방법. The semiconductor device of claim 1, further comprising forming an anti-reflective film made of nitride on the second insulating layer before etching the second insulating layer to form a preliminary contact hole. Contact formation method. 제7항에 있어서, 상기 반사 방지막은 상기 식각 저지층에 비해 얇은 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조에서 콘택 형성 방법.The method of claim 7, wherein the anti-reflection film is formed to a thickness thinner than that of the etch stop layer. 제7항에 있어서, 상기 반사 방지막은 상기 예비 콘택홀을 형성하기 위하여 상기 식각 저지층의 일부를 식각할 때 동시에 제거하는 것을 특징으로 하는 반도체 장치의 제조에서 콘택 형성 방법.The method of claim 7, wherein the anti-reflection film is simultaneously removed when the portion of the etch stop layer is etched to form the preliminary contact hole. 제1항에 있어서, 상기 예비 콘택홀을 형성하는 단계는 건식 식각에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조에서 콘택 형성 방법.The method of claim 1, wherein the forming of the preliminary contact hole is performed by dry etching.
KR1020010032788A 2001-06-12 2001-06-12 Method for forming contact in semiconductor processing KR100681267B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010032788A KR100681267B1 (en) 2001-06-12 2001-06-12 Method for forming contact in semiconductor processing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010032788A KR100681267B1 (en) 2001-06-12 2001-06-12 Method for forming contact in semiconductor processing

Publications (2)

Publication Number Publication Date
KR20020094520A KR20020094520A (en) 2002-12-18
KR100681267B1 true KR100681267B1 (en) 2007-02-09

Family

ID=27708718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010032788A KR100681267B1 (en) 2001-06-12 2001-06-12 Method for forming contact in semiconductor processing

Country Status (1)

Country Link
KR (1) KR100681267B1 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791326B1 (en) * 2004-09-02 2008-01-03 삼성전자주식회사 Method for making contact-hole of semiconductor chip
KR101368803B1 (en) 2007-10-02 2014-02-28 삼성전자주식회사 Semiconductor memory device and the method of forming the same
KR101108410B1 (en) * 2011-10-31 2012-01-30 정원호 Wireless pilot system for small ship
KR20200085111A (en) 2019-01-04 2020-07-14 삼성전자주식회사 Semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100195250B1 (en) * 1996-10-10 1999-06-15 윤종용 Method for forming a contact hole of a semiconductor device
KR20000060687A (en) * 1999-03-18 2000-10-16 윤종용 Cylindrical capacitor having hsg silicons on its inner surface and a method for fabricating thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100195250B1 (en) * 1996-10-10 1999-06-15 윤종용 Method for forming a contact hole of a semiconductor device
KR20000060687A (en) * 1999-03-18 2000-10-16 윤종용 Cylindrical capacitor having hsg silicons on its inner surface and a method for fabricating thereof

Also Published As

Publication number Publication date
KR20020094520A (en) 2002-12-18

Similar Documents

Publication Publication Date Title
US5668052A (en) Method of manufacturing semiconductor device
US20020168849A1 (en) Method of manufacturing interconnection line in semiconductor device
JPH0645457A (en) Method for manufacture of contact via in integrated circuit
US5994237A (en) Semiconductor processing methods of forming a contact opening to a semiconductor substrate
US6706638B2 (en) Method of forming opening in dielectric layer
KR100297738B1 (en) Method for manufacturing semiconductor device having chamfered metal silicide layer
US6287957B1 (en) Self-aligned contact process
KR100681267B1 (en) Method for forming contact in semiconductor processing
US6236091B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
KR100419815B1 (en) Semiconductor device and method of manufacturing the same
JP2000150632A (en) Manufacture of semiconductor substrate
KR0165453B1 (en) Method of isolation on a semiconductor device
JP3173652B2 (en) Semiconductor device and method of manufacturing the same
KR100643484B1 (en) method for manufacturing semiconductor devices
KR100831671B1 (en) Method for forming isolation of semiconductor device
KR100408863B1 (en) Method of forming a gate oxide in a semiconductor device
KR0140726B1 (en) Method of manufacture semiconductor device
KR100920037B1 (en) Method for forming trench of semiconductor device
KR100209279B1 (en) Method for forming a contact of semiconductor device
KR100196217B1 (en) Forming method for plug
KR100562269B1 (en) Method for fabriacting via of semiconductor device
KR0172774B1 (en) Methd of forming contact hole of semiconductor device
KR100318262B1 (en) Method for forming alignment key of semiconductor device
KR100265010B1 (en) Method of forming a contact hole in a semiconductor device
KR100227635B1 (en) Method of forming contact hole in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee