KR100510034B1 - Semiconductor memory device with memory cell having low cell ratio - Google Patents

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KR100510034B1
KR100510034B1 KR10-2003-0058945A KR20030058945A KR100510034B1 KR 100510034 B1 KR100510034 B1 KR 100510034B1 KR 20030058945 A KR20030058945 A KR 20030058945A KR 100510034 B1 KR100510034 B1 KR 100510034B1
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

메모리 셀(100)에 있어서, 드라이버 트랜지스터인 N 채널 MOS 트랜지스터(102, 104)와 액세스 트랜지스터인 N 채널 MOS 트랜지스터(106, 108)와의 셀 비는 1이고, 제 1 및 제 2 기억 노드(118, 120)에는 각각 캐패시터(114, 116)가 접속된다. 워드선 드라이버(150)는 전원 전압 Vcc가 승압된 전압 Vpp를 승압 전원 발생 회로(38)로부터 받아, 워드선(148)을 그 승압된 전압 Vpp에서 활성화한다. 비트선 프리차지 회로(130)는 BLPC 신호 발생 회로(152)로부터 출력되는 신호에 따라서, 워드선(148)의 비활성화시, 비트선(140, 142)을 전원 전위 Vcc로 프리차지한다.In the memory cell 100, the cell ratio between the N-channel MOS transistors 102 and 104, which are the driver transistors, and the N-channel MOS transistors 106 and 108, which are the access transistors, is 1, and the first and second memory nodes 118, Capacitors 114 and 116 are connected to 120, respectively. The word line driver 150 receives the voltage Vpp boosted by the power supply voltage Vcc from the boosted power generation circuit 38, and activates the word line 148 at the boosted voltage Vpp. The bit line precharge circuit 130 precharges the bit lines 140 and 142 to the power supply potential Vcc when the word line 148 is deactivated in accordance with the signal output from the BLPC signal generation circuit 152.

Description

셀 비가 작은 메모리 셀을 구비하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELL HAVING LOW CELL RATIO} A semiconductor memory device having a memory cell having a small cell ratio {SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELL HAVING LOW CELL RATIO}

본 발명은 반도체 기억 장치에 관한 것으로, 특히, 스태틱형 메모리 셀을 구비한 반도체 기억 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a static memory cell.

대표적인 반도체 기억 장치의 하나인 SRAM(Static Random Access Memory)는 기억 데이터를 유지하기 위한 리프레쉬 동작이 불필요한 RAM이다. SRAM의 메모리 셀은, 부하 소자 및 드라이버 트랜지스터로 이루어지는 2개의 인버터를 교차 접속한 플립플롭이 액세스 트랜지스터를 거쳐서 비트선쌍에 접속되는 구성으로 되어 있다.Static random access memory (SRAM), which is one of the representative semiconductor memory devices, is a RAM that does not require a refresh operation for retaining stored data. The memory cell of the SRAM has a configuration in which a flip-flop in which two inverters consisting of a load element and a driver transistor are cross-connected is connected to a bit line pair via an access transistor.

SRAM의 메모리 셀에서는, 플립플롭에서의 2개의 기억 노드의 전위 상태가 기억 데이터에 대응하여, 예컨대, 2개의 기억 노드의 전위가 각각 H(논리 하이) 레벨, L(논리 로우) 레벨에 상당할 때가 기억 데이터 "1"에 대응하고, 그 반대의 상태가 기억 데이터 "0"에 대응한다. 교차 접속된 기억 노드 상의 데이터는 쌍(雙)안정 상태이며, 전원 전압이 공급되고 있는 한은 상태가 유지된다.In a memory cell of an SRAM, the potential state of two memory nodes in a flip-flop corresponds to the storage data, for example, the potentials of the two memory nodes correspond to H (logical high) level and L (logical low) level, respectively. The time corresponds to the storage data "1", and the reverse state corresponds to the storage data "0". The data on the cross-connected storage nodes are in a pair stable state, and the state is maintained as long as the power supply voltage is supplied.

SRAM의 메모리 셀에서 데이터의 기록이 실행될 때는, 기록 데이터에 대응하여 비트선쌍에 상반하는 전압을 인가해서, 워드선을 활성화하여 액세스 트랜지스터를 ON함으로써 플립플롭의 상태를 설정한다. 한편, 데이터의 판독은, 워드선을 활성화하여 액세스 트랜지스터를 ON해서, 2개의 기억 노드의 전위를 비트선쌍에 각각 전달하고, 이 때의 비트선쌍의 전위 변화를 검출함으로써 실행된다.When data is written in the memory cell of the SRAM, a voltage opposite to the bit line pair is applied corresponding to the write data, the word line is activated, and the access transistor is turned on to set the flip-flop state. On the other hand, the data is read by activating the word line, turning on the access transistor, transferring the potentials of the two storage nodes to the bit line pairs, and detecting the potential change of the bit line pairs at this time.

또한, SRAM에는 비트선쌍을 프리차지하는 비트선 프리차지 회로가 구비되어 있다. 비트선 프리차지 회로는 N 채널 MOS 트랜지스터로 구성되며, 프리차지 지령을 받고 있는 기간 동안, 비트선쌍을 전원 전압 Vcc-Vth의 전위로 프리차지한다. 여기서, Vth는 비트선 프리차지 회로를 구성하는 N 채널 MOS 트랜지스터의 임계값 전압이다.The SRAM also includes a bit line precharge circuit for precharging the bit line pairs. The bit line precharge circuit is composed of an N-channel MOS transistor, and precharges a pair of bit lines to the potential of the power supply voltage Vcc-Vth during the period of receiving the precharge command. Here, Vth is the threshold voltage of the N-channel MOS transistors constituting the bit line precharge circuit.

종래부터, SRAM의 메모리 셀은, 판독 동작 시에 기억 데이터가 파괴되는 것을 방지하기 위해서, 드라이버 트랜지스터와 액세스 트랜지스터와의 전류 구동 능력비(「셀 비(比)」나 「β 비」라고도 함)가 2.5∼3 이상으로 되도록 설계된다. 셀 비를 마련하는 이유는, 데이터 판독 시에 워드선이 활성화되면 접속 전위로 소정의 기억 노드에 비트선으로부터 전하가 공급되지만, 그 공급되는 전하를 드라이버 트랜지스터가 충분한 구동력을 갖고 방전할 수 없으면, 공급된 전하에 의해서 기억 노드의 전위가 상승하고, 또 한쪽의 드라이버 트랜지스터가 ON함으로써 기억 데이터가 파괴되어 버리기 때문이다.Background Art Conventionally, memory cells of SRAM have a current driving capability ratio (also referred to as "cell ratio" or "β ratio") between a driver transistor and an access transistor in order to prevent the storage data from being destroyed during a read operation. Is designed to be 2.5 to 3 or more. The reason for providing a cell ratio is that when a word line is activated during data reading, charge is supplied from a bit line to a predetermined storage node at a connection potential, but if the driver transistor cannot discharge the supplied charge with sufficient driving force, This is because the potential of the memory node rises due to the supplied electric charge, and the memory data is destroyed by turning on the other driver transistor.

이 때문에, 일반적으로, SRAM에서는 드라이버 트랜지스터의 게이트 폭을 액세스 트랜지스터의 게이트 폭보다 크게 할 필요가 있고, 이에 의해서 SRAM의 메모리 셀이 대형화된다.For this reason, in general, in SRAM, it is necessary to make the gate width of the driver transistor larger than the gate width of the access transistor, thereby increasing the memory cell of the SRAM.

그래서, 셀 비를 1 또는 1 근방(이하, 「레티오리스(ratioless)」라고도 함)으로 할 수 있어, 그에 따라 메모리 셀의 면적 축소를 도모한 SRAM이 일본 특허 공개 소화 제 63-128662 호 공보에 개시되어 있다. 이 SRAM은 비트선쌍에 접속되는 플립플롭형 센스 증폭기를 구비한다. 이 센스 증폭기는, 데이터의 판독 동작이 시작되어 비트선쌍상에 기억 데이터가 판독된 후, 레티오리스로 함으로써 기억 데이터가 파괴되기까지의 얼마안되는 시간에 활성화되어, 그 판독 데이터를 증폭하여 재차 메모리 셀에 기록한다. 이것에 의해서, 레티오리스로 하여도 결과적으로 기억 데이터가 파괴되지 않는 SRAM이 실현되어 있다.Therefore, the cell ratio can be set to 1 or around 1 (hereinafter also referred to as "reatioless"), and accordingly, an SRAM designed to reduce the area of a memory cell is disclosed in Japanese Patent Laid-Open No. 63-128662. Is disclosed. This SRAM has a flip-flop type sense amplifier connected to a pair of bit lines. The sense amplifier is activated at a short time until the data is destroyed after the data read operation is started and the stored data is read on the pair of bit lines. The sense amplifier is used to amplify the read data again. To record. This realizes an SRAM in which the stored data is not destroyed even in the case of a rethios.

SRAM에서는, 메모리 셀이 대형화한다고 하는 문제가 있는 한편, 판독 속도라고 하는 관점에서는 드라이버 트랜지스터의 전류 구동 능력은 큰 쪽이 좋다. 그러나, 드라이버 트랜지스터의 전류 구동 능력을 크게 하면, 드라이버 트랜지스터의 도통시의 임피던스가 작아져, 기록 불능으로 된다고 하는 문제가 있다. 반대로, 기록이 용이하게 되도록 드라이버 트랜지스터의 전류 구동 능력을 작게 하면, 상술한 바와 같이, 판독 동작 시에 기억 데이터가 파괴된다.In the SRAM, there is a problem that the memory cell is enlarged, while the current driving capability of the driver transistor is better in terms of read speed. However, when the current driving capability of the driver transistor is increased, there is a problem that the impedance at the time of conduction of the driver transistor becomes small, which makes writing impossible. On the contrary, if the current driving capability of the driver transistor is made small to facilitate writing, as described above, the stored data is destroyed during the read operation.

그래서, 이러한 문제의 해결을 도모한 SRAM이 일본 특허 공개 소화 제 62-257698 호 공보에 개시되어 있다. 이 SRAM은 드라이버 트랜지스터의 드레인과 일정 전위 사이에 용량이 접속된다. 이것에 의해서, 이 용량의 방전 상태를 이용하여 기억 데이터의 판독 속도의 향상이 도모되고, 또한, 이 용량의 축전 전하에 의해 판독 동작 시의 기억 데이터의 파괴가 방지된다.Therefore, an SRAM aiming at solving such a problem is disclosed in Japanese Patent Laid-Open No. 62-257698. In this SRAM, a capacitor is connected between the drain and the constant potential of the driver transistor. As a result, the reading speed of the stored data can be improved by using the discharge state of this capacity, and the destruction of the stored data during the read operation is prevented by the storage charge of this capacity.

최근, IT 기술의 비약적인 진전과 함께, 여러 전자 기기에서 소형화 및 고성능화의 요구가 점점 더 높아지고 있다. 그리고, 전자 기기에 탑재되는 반도체 기억 장치에 대해서도, 고집적화 및 고성능화(고속화 또한 저소비 전력화)를 모두 만족하는 것이 요구되고 있다.In recent years, with the rapid progress of IT technology, the demand for miniaturization and high performance in various electronic devices is increasing. Also for semiconductor memory devices mounted in electronic devices, it is required to satisfy both high integration and high performance (high speed and low power consumption).

상술한 일본 특허 공개 소화 제 63-128662 호 공보에 개시된 SRAM은 레티오리스를 실현하여 고집적예에 적합한 것으로 말할 수 있지만, 이 SRAM에서의 판독 동작은 메모리 셀 내의 기억 데이터가 일단 파괴되는 파괴 판독이며, 판독 동작에서 메모리 셀의 외부로부터 메모리 셀로 기억 데이터를 재차 기록하는 동작이 필요해진다. 그리고, 이 재기록 동작은 활성화되는 워드선에 접속되는 모든 메모리 셀에 대하여 실행되어야 한다. 이로 인해, 이 SRAM에서는 더욱 고속화나 저소비 전력화는 실현할 수 없다.Although the SRAM disclosed in Japanese Patent Laid-Open No. 63-128662 described above can be said to be suitable for high integration by realizing Rethioris, the read operation in this SRAM is a destructive read in which the stored data in the memory cell is once destroyed, In the read operation, an operation of writing the storage data again from the outside of the memory cell to the memory cell is required. This rewrite operation must be performed for all the memory cells connected to the word line to be activated. For this reason, further high speed and low power consumption cannot be realized in this SRAM.

또한, 최근 몇 년은 전자 기기의 휴대화나 에너지 절약화를 배경에, 반도체 기억 장치에 대한 저소비 전력화의 필요가 특히 높아져 오고 있다. 소비 전력은 전원 전압의 2승에 비례하기 때문에, 저소비 전력화에 대해서는 전원 전압의 저전압화가 가장 유효하다. 따라서, 새롭게 제안되는 반도체 기억 장치도 저전압 하에서의 사용이 당연히 상정되어, 저전압 하에서도 높은 성능(performance)을 갖는 것이 필요하게 된다.In recent years, the need for lower power consumption for semiconductor memory devices has increased particularly in the background of portable electronic devices and energy saving. Since the power consumption is proportional to the power of the power supply voltage, lowering the power supply voltage is most effective for lowering power consumption. Therefore, the newly proposed semiconductor memory device is naturally assumed to be used under low voltage, and therefore, it is necessary to have high performance even under low voltage.

상술한 일본 특허 공개 소화 제 63-128662 호 공보나 일본 특허 공개 소화 제 62-257698 호 공보에 개시된 종래의 SRAM은 이러한 저전압화에 충분히 대응할 수 없다. 즉, 예를 들면 외부 전원 전압이 1.8V이고, 메모리 셀을 구성하는 액세스 트랜지스터 및 드라이버 트랜지스터의 임계값 전압이 1.0V라고 하면, 종래의 SRAM에서는 메모리 셀의 기억 노드의 전위를 최대 0.8V까지밖에 상승시킬 수 없어, 드라이버 트랜지스터를 ON시킬 수 없게 된다.The conventional SRAM disclosed in Japanese Patent Laid-Open No. 63-128662 or Japanese Patent Laid-Open No. 62-257698 cannot sufficiently cope with such a low voltage. That is, for example, when the external power supply voltage is 1.8V and the threshold voltages of the access transistors and driver transistors constituting the memory cell are 1.0V, in the conventional SRAM, the potential of the memory node of the memory cell is increased only up to 0.8V. The driver transistor cannot be turned ON.

여기서, 트랜지스터의 임계값 전압을 낮추는 것을 생각할 수 있지만, 임계값 전압을 낮추면 OFF 시의 리크 전류가 증가하여, 대기 동안의 소비 전력이 증가해 버린다. 따라서, 종래의 SRAM에서는 저소비 전력화에 충분히 대응할 수가 없다.Here, it is conceivable to lower the threshold voltage of the transistor. However, lowering the threshold voltage increases the leakage current during OFF, which increases the power consumption during standby. Therefore, in the conventional SRAM, it is not possible to sufficiently cope with lower power consumption.

또한, 상술한 일본 특허 공개 소화 제 62-257698 호 공보에 개시된 SRAM은 판독 속도의 향상 및 판독 파괴의 방지를 실현할 수 있지만, 기록 동작에서는 마련한 용량의 충방전이 필요하기 때문에, 그 분만큼 기록 동작에 필요한 시간은 길어진다. 그리고, 상술한 저전압화가 진행됨에 따라 용량의 충방전 시간은 점점더 길어져, 반도체 기억 장치의 고속화를 실현하는 것이 곤란해진다.In addition, although the SRAM disclosed in Japanese Patent Laid-Open No. 62-257698 described above can realize an improvement in read speed and prevention of read destruction, the write operation requires charge and discharge of the prepared capacity, so that the write operation is performed for that amount. The time required to lengthen. As the above-mentioned low voltage progresses, the charge / discharge time of the capacitor becomes longer and longer, and it becomes difficult to realize the high speed of the semiconductor memory device.

그래서, 본 발명은 이러한 과제를 해결하기 위해서 행해진 것으로서, 그 목적은, 레티오리스를 실현하여 메모리 셀의 면적을 축소하고, 고집적화를 실현함과 동시에, 저전압 하에서 안정하고 또한 고속으로 동작하는 반도체 기억 장치를 제공하는 것이다. Accordingly, the present invention has been made to solve such a problem, and its object is to realize a retirement, reduce the area of a memory cell, achieve high integration, and operate stably and at high speed under low voltage. To provide.

본 발명에 따르면, 반도체 기억 장치는, 데이터를 기억하는 메모리 셀과, 메모리 셀과 접속되는 워드선과, 메모리 셀과 접속되고 각 비트선이 제 1 용량값을 갖는 비트선쌍과, 비트선쌍을 전원 전위로 프리차지하는 비트선 프리차지 회로와, 전원 전위보다도 높은 제 1 전위의 전압을 발생하는 승압 회로와, 승압 회로로부터 제 1 전위의 전압을 받아 제 1 전위의 전압에 의해 워드선을 활성화하는 워드선 활성화 회로를 구비하며, 메모리 셀은, 각각이 부하 소자 및 구동 소자로 이루어지고 교차 접속되는 제 1 및 제 2 인버터와, 제 1 인버터의 출력 노드 및 제 2 인버터의 입력 노드에 접속되고 제 1 용량값의 1/8 이상의 제 2 용량값을 갖는 제 1 기억 노드와, 제 2 인버터의 출력 노드 및 제 1 인버터의 입력 노드에 접속되고 제 2 용량값을 갖는 제 2 기억 노드와, 제 1 및 제 2 기억 노드를 비트선쌍의 한쪽 및 다른쪽의 비트선과 각각 접속하는 제 1 및 제 2 게이트 소자를 포함하며, 구동 소자의 전류 구동 능력은 제 1 및 제 2 게이트 소자의 전류 구동 능력의 2배보다도 작다.According to the present invention, a semiconductor memory device includes a memory cell for storing data, a word line connected with the memory cell, a bit line pair connected with the memory cell and each bit line having a first capacitance value, and the bit line pair having a power supply potential. A bit line precharge circuit precharged to a low voltage, a boost circuit generating a voltage having a first potential higher than a power supply potential, and a word line receiving a voltage of the first potential from the boost circuit and activating a word line by the voltage of the first potential. And an activation circuit, wherein the memory cell is connected to the first and second inverters, each of which consists of a load element and a driving element, and is connected to the first node, an output node of the first inverter and an input node of the second inverter, and has a first capacitance. A first storage node having a second capacitance value equal to or greater than 1/8 of the value, a second storage node connected to an output node of the second inverter and an input node of the first inverter, and having a second capacitance value; First and second gate elements connecting the first and second memory nodes with one and the other bit lines of the bit line pair, respectively, wherein the current driving capability of the driving element is the current driving capability of the first and second gate elements; Less than twice

또한, 본 발명에 따르면, 반도체 기억 장치는, 행렬 형상으로 배치되고, 또한, 데이터를 기억하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이의 행마다 배열되는 복수의 워드선과, 메모리 셀 어레이의 열마다 배열되고 각 비트선이 제 1 용량값을 갖는 복수의 비트선쌍과, 대응하는 비트선쌍을 전원 전위로 프리차지하는 복수의 비트선 프리차지 회로와, 전원 전위보다도 높은 소정의 전위의 전압을 발생하는 승압 회로와, 승압 회로로부터 소정의 전위의 전압을 받아 소정의 전위의 전압에 의해 대응하는 워드선을 활성화하는 복수의 워드선 활성화 회로를 구비하며, 복수의 메모리 셀 각각은, 각각이 부하 소자 및 구동 소자로 이루어지고 교차 접속되는 제 1 및 제 2 인버터와, 제 1 인버터의 출력 노드 및 제 2 인버터의 입력 노드에 접속되고 제 1 용량값의 1/8 이상의 제 2 용량값을 갖는 제 1 기억 노드와, 제 2 인버터의 출력 노드 및 제 1 인버터의 입력 노드에 접속되고 제 2 용량값을 갖는 제 2 기억 노드와, 제 1 및 제 2 기억 노드를 대응하는 비트선쌍의 한쪽 및 다른쪽의 비트선과 각각 접속하는 제 1 및 제 2 게이트 소자를 포함하며, 구동 소자의 전류 구동 능력은 제 1 및 제 2 게이트 소자의 전류 구동 능력의 2배보다도 작고, 복수의 워드선 중 어느 하나가 활성화되어 있을 때, 그 활성화되어 있는 워드선에 직교하는 비트선쌍에 대응하는 비트선 프리차지 회로는 불활성화된다.In addition, according to the present invention, a semiconductor memory device includes a memory cell array arranged in a matrix and including a plurality of memory cells for storing data, a plurality of word lines arranged for each row of the memory cell array, and a memory. A plurality of bit line pairs arranged for each column of the cell array, each bit line having a first capacitance value, a plurality of bit line precharge circuits for precharging the corresponding bit line pairs to a power supply potential, and a predetermined potential higher than the power supply potential. A boost circuit for generating a voltage and a plurality of word line activation circuits for receiving a voltage of a predetermined potential from the boost circuit and for activating a corresponding word line by a voltage of the predetermined potential, each of the plurality of memory cells First and second inverters, each of which is a load element and a driving element, and is connected to each other, an output node of the first inverter and an input node of the second inverter A first storage node connected to the first storage node having a second capacitance value equal to or greater than 1/8 of the first capacitance value, an output node of the second inverter and an input node of the first inverter and having a second capacitance value; And first and second gate elements connecting the first and second memory nodes with one and the other of the corresponding bit line pairs, respectively, wherein the current driving capability of the drive element is equal to that of the first and second gate elements. When less than twice the current driving capability and any one of the plurality of word lines is activated, the bit line precharge circuit corresponding to the bit line pair orthogonal to the activated word line is deactivated.

본 발명에 따른 반도체 기억 장치에 따르면, 메모리 셀에 포함되는 기억 노드의 용량값을 확보하여 메모리 셀을 레티오리스로 하고, 또한, 데이터의 판독/기록 시에 비트선쌍으로부터 기억 노드로 공급되는 전하량이 충분히 확보되도록 했기 때문에, 메모리 셀의 면적이 축소되고 고집적화가 실현됨과 동시에, 저전압 하에서 안정하고 또한 고속인 동작이 실현된다.According to the semiconductor memory device according to the present invention, the capacity of the memory node included in the memory cell is secured so that the memory cell is a rethios, and the amount of charge supplied from the bit line pair to the memory node when data is read / written. Since it is sufficiently secured, the area of the memory cell is reduced and high integration is realized, and stable and high speed operation is achieved under low voltage.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.The above and other objects, features, aspects, advantages, and the like of the present invention will become more apparent from the following detailed embodiments described with reference to the accompanying drawings.

이하, 본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same or equivalent part in drawing, and the description is not repeated.

(실시예 1)(Example 1)

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치(10)의 구성을 개념적으로 나타내는 전체 블럭도이다.1 is an overall block diagram conceptually showing the configuration of a semiconductor memory device 10 according to the first embodiment of the present invention.

도 1을 참조하면, 반도체 기억 장치(10)는 행 어드레스 단자(12)와, 열 어드레스 단자(14)와, 제어 신호 단자(16)와, 데이터 입출력 단자(18)와, 전원 단자(20)를 구비한다. 또한, 반도체 기억 장치(10)는 행 어드레스 버퍼(22)와, 열 어드레스 버퍼(24)와, 제어 신호 버퍼(26)와, 입출력 버퍼(28)를 구비한다. 또한, 반도체 기억 장치(10)는 행 어드레스 디코더(30)와, 열 어드레스 디코더(32)와, 센스 앰프/기록 드라이버(34)와, 멀티플렉서(35)와, 메모리 셀 어레이(36)와, 승압 전원 발생 회로(38)를 구비한다.Referring to FIG. 1, the semiconductor memory device 10 includes a row address terminal 12, a column address terminal 14, a control signal terminal 16, a data input / output terminal 18, and a power supply terminal 20. It is provided. The semiconductor memory device 10 also includes a row address buffer 22, a column address buffer 24, a control signal buffer 26, and an input / output buffer 28. The semiconductor memory device 10 further includes a row address decoder 30, a column address decoder 32, a sense amplifier / write driver 34, a multiplexer 35, a memory cell array 36, and a boost. A power generation circuit 38 is provided.

행 어드레스 단자(12) 및 열 어드레스 단자(14)는 각각 행 어드레스 신호 X0∼Xm 및 열 어드레스 신호 Y0∼Yn(m, n은 자연수)를 수신한다. 제어 신호 단자(16)는 기록 제어 신호 /W, 출력 허가 신호 /OE 및 칩 선택 신호 /CS를 수신한다.The row address terminal 12 and the column address terminal 14 receive the row address signals X0 to Xm and the column address signals Y0 to Yn (m and n are natural numbers), respectively. The control signal terminal 16 receives the write control signal / W, the output permission signal / OE and the chip select signal / CS.

행 어드레스 버퍼(22)는 행 어드레스 신호 X0∼Xm을 취입하여 내부 행 어드레스 신호를 발생해서 행 어드레스 디코더(30)로 출력한다. 열 어드레스 버퍼(24)는 열 어드레스 신호 Y0∼Yn을 취입하여 내부 열 어드레스 신호를 발생해서 열 어드레스 디코더(32)로 출력한다. 제어 신호 버퍼(26)는 기록 제어 신호 /W, 출력 허가 신호 /OE 및 칩 선택 신호 /CS를 취입하여, 기록 허가 신호 WE 및 출력 허가 신호 OE를 센스 앰프/기록 드라이버(34)로 출력한다.The row address buffer 22 accepts the row address signals X0 to Xm, generates an internal row address signal, and outputs it to the row address decoder 30. The column address buffer 24 takes in column address signals Y0 to Yn, generates an internal column address signal, and outputs it to the column address decoder 32. The control signal buffer 26 takes in the write control signal / W, the output permission signal / OE and the chip select signal / CS, and outputs the write permission signal WE and the output permission signal OE to the sense amplifier / write driver 34.

데이터 입출력 단자(18)는 반도체 기억 장치(10)에서 기록/판독되는 데이터를 외부와 수수하는 단자로서, 데이터 기록 시는 외부로부터 입력되는 데이터 DQ0∼DQi(i는 자연수)를 수신하고, 데이터 판독 시에는 데이터 DQ0∼DQi를 외부에 출력한다.The data input / output terminal 18 is a terminal for receiving data written / read in the semiconductor memory device 10 from the outside. When data is written, the data input / output terminal 18 receives data DQ0 to DQi (i is a natural number) input from the outside to read data. Data DQ0 to DQi are externally output.

입출력 버퍼(28)는, 데이터 기록 시는 데이터 DQ0∼DQi를 취입하여 래치해서 내부 데이터 IDQ0∼IDQi를 센스 앰프/기록 드라이버(34)로 출력한다. 한편, 입출력 버퍼(28)는, 데이터 판독 시에는, 센스 앰프/기록 드라이버(34)로부터 수신하는 내부 데이터 IDQ0∼IDQi를 데이터 입출력 단자(18)로 출력한다.The input / output buffer 28 receives and latches the data DQ0 to DQi at the time of data writing, and outputs the internal data IDQ0 to IDQi to the sense amplifier / write driver 34. On the other hand, the input / output buffer 28 outputs internal data IDQ0 to IDQi received from the sense amplifier / write driver 34 to the data input / output terminal 18 when reading data.

전원 단자(20)는 외부로부터 전원 전압 Vcc 및 접지 전압 Vss를 받는다. 승압 전원 발생 회로(38)는 전원 단자(20)로부터 전원 전압 Vcc 및 접지 전압 Vss를 받아 전압 Vpp(Vpp > 전원 전압 Vcc + Vthn)를 발생하여, 발생한 전압 Vpp를 행 어드레스 디코더(30)에 포함되는 워드선 드라이버로 출력한다. 여기서, 전압 Vthn은 메모리 셀 어레이(36)에 포함되는 메모리 셀을 구성하는 N 채널 MOS 트랜지스터의 임계값 전압이다. 또, 이 승압 전원 발생 회로(38)는 「승압 회로」를 구성한다.The power supply terminal 20 receives a power supply voltage Vcc and a ground voltage Vss from the outside. The boosted power generation circuit 38 receives the power supply voltage Vcc and the ground voltage Vss from the power supply terminal 20 to generate a voltage Vpp (Vpp> power supply voltage Vcc + Vthn), and includes the generated voltage Vpp in the row address decoder 30. To the word line driver. Here, the voltage Vthn is the threshold voltage of the N-channel MOS transistors constituting the memory cells included in the memory cell array 36. In addition, this boosted power generation circuit 38 constitutes a "boost boost circuit".

행 어드레스 디코더(30)는 행 어드레스 신호 X0∼Xm에 대응하는 메모리 셀 어레이(36)상의 워드선을 선택하여, 선택된 워드선을 도시되지 않는 워드선 드라이버에 의해서 전압 Vpp에서 활성화한다. 또한, 열 어드레스 디코더(32)는 열 어드레스 신호 Y0∼Yn에 대응하는 메모리 셀 어레이(36)상의 비트선쌍을 선택하기 위한 열 선택 신호를 멀티플렉서(35)로 출력한다.The row address decoder 30 selects a word line on the memory cell array 36 corresponding to the row address signals X0 to Xm, and activates the selected word line at a voltage Vpp by a word line driver (not shown). The column address decoder 32 also outputs a column selection signal for selecting the pair of bit lines on the memory cell array 36 corresponding to the column address signals Y0 to Yn to the multiplexer 35.

센스 앰프/기록 드라이버(34)는, 데이터 기록 시는, 제어 신호 버퍼(26)로부터 기록 허가 신호 WE를 수신하고, 입출력 버퍼(28)로부터 받는 내부 데이터 IDQ0∼IDQi의 논리 레벨에 따라서, 각 내부 데이터에 대응하는 I/O선쌍 중 어느 한쪽의 I/O선에 전원 전압 Vcc을 인가하고, 다른쪽의 I/O선에 접지 전압 GND를 인가한다. 또한, 센스 앰프/기록 드라이버(34)는, 데이터 판독 시는 제어 신호 버퍼(26)로부터 출력 허가 신호 OE를 받아, 판독 데이터에 대응하여 I/0선쌍에 발생하는 미소의 전압 변화를 검출/증폭해서, 판독 데이터의 논리 레벨을 판정하여 판독 데이터를 입출력 버퍼(28)로 출력한다.When data is written, the sense amplifier / write driver 34 receives the write permission signal WE from the control signal buffer 26, and according to the logic level of the internal data IDQ0 to IDQi received from the input / output buffer 28, the respective internal components are each internal. The power supply voltage Vcc is applied to one of the I / O line pairs corresponding to the data, and the ground voltage GND is applied to the other I / O line. In addition, the sense amplifier / write driver 34 receives the output permission signal OE from the control signal buffer 26 at the time of reading data, and detects / amplifies a small voltage change occurring in the I / 0 line pair corresponding to the read data. The logic level of the read data is determined to output the read data to the input / output buffer 28.

멀티플렉서(35)는 열 어드레스 디코더(32)로부터 수신하는 열 선택 신호에 따라서, I/0선쌍을 선택된 비트선쌍과 접속한다.The multiplexer 35 connects the I / 0 line pair with the selected bit line pair in accordance with the column selection signal received from the column address decoder 32.

메모리 셀 어레이(36)는, 메모리 셀이 행렬 형상으로 배치된 기억 소자군이며, 각 행에 대응하는 워드선을 거쳐서 행 어드레스 디코더(30)와 접속되고, 또한, 각 열에 대응하는 비트선쌍을 거쳐서 멀티플렉서(35)와 접속된다.The memory cell array 36 is a group of memory elements in which memory cells are arranged in a matrix, and is connected to the row address decoder 30 via word lines corresponding to each row, and also through bit line pairs corresponding to each column. It is connected to the multiplexer 35.

이 반도체 기억 장치(10)에서는, 데이터 기록 시는, 행 어드레스 신호 X0∼Xm에 따른 워드선이 행 어드레스 디코더(30)에 의해서 전압 Vpp에서 활성화되어, 열 어드레스 신호 Y0∼Yn에 따른 비트선쌍이 열 어드레스 디코더(32)에 의해서 선택되어 멀티플렉서(35)에 의해 I/O선쌍과 접속된다. 그리고, 센스 앰프/기록 드라이버(34)는 입출력 버퍼(28)로부터 수신하는 내부 데이터 IDQ0∼IDQi를 I/O선쌍에 기록하고, 이에 따라, 행 어드레스 신호 X0∼Xm 및 열 어드레스 신호 Y0∼Yn에 의해 선택된 메모리 셀에 내부 데이터 IDQ0∼IDQi가 기록된다.In this semiconductor memory device 10, at the time of data writing, the word lines corresponding to the row address signals X0 to Xm are activated at the voltage Vpp by the row address decoder 30, and the bit line pairs corresponding to the column address signals Y0 to Yn are changed. It is selected by the column address decoder 32 and connected to the I / O line pair by the multiplexer 35. Then, the sense amplifier / write driver 34 writes the internal data IDQ0 to IDQi received from the input / output buffer 28 to the I / O line pair, and accordingly, to the row address signals X0 to Xm and the column address signals Y0 to Yn. The internal data IDQ0 to IDQi are written to the selected memory cell.

한편, 데이터 판독 시는, 도시되지 않은 비트선 프리차지 회로에 의해서 각 비트선쌍이 전원 전위 Vcc로 프리차지된 후, 열 어드레스 신호 Y0∼Yn에 따른 비트선쌍이 열 어드레스 디코더(32)에 의해서 선택되고, 선택된 비트선쌍이 멀티플렉서(35)에 의해서 I/O선쌍과 접속된다. 그리고, 행 어드레스 신호 X0∼Xm에 따른 워드선이 행 어드레스 디코더(30)에 의해서 전압 Vpp에서 활성화되면, 선택된 메모리 셀로부터 비트선쌍 및 I/0선쌍으로 데이터가 판독된다.On the other hand, at the time of data reading, after each bit line pair is precharged to the power supply potential Vcc by a bit line precharge circuit (not shown), the bit line pairs corresponding to the column address signals Y0 to Yn are selected by the column address decoder 32. The selected bit line pair is connected to the I / O line pair by the multiplexer 35. When the word line corresponding to the row address signals X0 to Xm is activated at the voltage Vpp by the row address decoder 30, data is read from the selected memory cell into the bit line pair and the I / 0 line pair.

그리고, 센스 앰프/기록 드라이버(34)는 판독 데이터에 대응하여 I/O선쌍에 발생한 미소의 전압 변화를 검출/증폭해서 판독 데이터를 입출력 버퍼(28)로 출력한다. 이것에 의해서, 행 어드레스 신호, X0∼Xm 및 열 어드레스 신호 Y0∼Yn에 의해 선택된 메모리 셀로부터 내부 데이터 IDQ0∼IDQi가 판독된다.The sense amplifier / write driver 34 then detects / amplifies a small voltage change generated in the I / O line pair corresponding to the read data, and outputs the read data to the input / output buffer 28. As a result, the internal data IDQ0 to IDQi are read from the memory cells selected by the row address signals, X0 to Xm and the column address signals Y0 to Yn.

도 2는 실시예 1에 따른 반도체 기억 장치(10)에서의 메모리 셀 어레이(36)에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도이다.FIG. 2 is a circuit diagram showing the configuration of memory cells arranged in a matrix in the memory cell array 36 in the semiconductor memory device 10 according to the first embodiment, and their peripheral circuits.

도 2를 참조하면, 메모리 셀 어레이(36)에는, 비트선쌍(140, 142) 및 워드선(148)이 직교하여 배치되고, 비트선쌍(140, 142) 및 워드선(148)에 메모리 셀(100)이 접속된다. 또한, 비트선쌍(140, 142)에는 비트선 프리차지 회로(130)가 접속된다.Referring to FIG. 2, in the memory cell array 36, the bit line pairs 140 and 142 and the word line 148 are orthogonal to each other, and the memory cell (s) in the bit line pairs 140 and 142 and the word line 148 are arranged. 100) is connected. In addition, a bit line precharge circuit 130 is connected to the bit line pairs 140 and 142.

워드선 드라이버(150)는 전원 전압 Vcc가 승압된 전압 Vpp을 승압 전원 발생 회로(38)로부터 받아, 도시되지 않은 행 어드레스 디코더(30)에 의해 워드선(148)이 선택되면, 전압 Vpp로 워드선(148)을 활성화한다. 한편, 워드선 드라이버(150)는, 워드선(148)이 선택되어 있을 때는, 접지 전압 GND로 워드선(148)을 불활성화한다. 또, 이 워드선 드라이버(150)는 「워드선 활성화 회로」를 구성한다.The word line driver 150 receives the voltage Vpp from which the power supply voltage Vcc is stepped up from the boosted power generation circuit 38, and when the word line 148 is selected by the row address decoder 30 (not shown), the word line driver 150 reads the word at the voltage Vpp. Activate line 148. On the other hand, when the word line 148 is selected, the word line driver 150 inactivates the word line 148 with the ground voltage GND. This word line driver 150 constitutes a "word line activation circuit".

BLPC 신호 발생 회로(152)는 워드선(148)이 불활성화되어 있는 기간 또는 워드선(148)이 활성화되기 직전에, 비트선 프리차지 신호 BLPC를 H 레벨로 출력한다. 인버터(156)는 비트선 프리차지 신호 BLPC를 받아, 그 반전 신호 /BLPC를 비트선 프리차지 회로(130)로 출력한다.The BLPC signal generation circuit 152 outputs the bit line precharge signal BLPC at the H level just before the period during which the word line 148 is inactive or before the word line 148 is activated. The inverter 156 receives the bit line precharge signal BLPC and outputs the inverted signal / BLPC to the bit line precharge circuit 130.

비트선 프리차지 회로(130)는 P 채널 MOS 트랜지스터(132∼136)와 전원 노드(122)를 포함한다. P 채널 MOS 트랜지스터(132)는 전원 노드(122)와 비트선(140) 사이에 접속되고, 신호 /BLPC를 게이트에 수신한다. P 채널 MOS 트랜지스터(134)는 전원 노드(122)와 비트선(142) 사이에 접속되고, 신호 /BLPC를 게이트에 받는다. P 채널 MOS 트랜지스터(136)는 비트선(140, 142) 사이에 접속되고, 신호 /BLPC를 게이트에 수신한다.The bit line precharge circuit 130 includes P channel MOS transistors 132 to 136 and a power supply node 122. The P-channel MOS transistor 132 is connected between the power supply node 122 and the bit line 140 and receives the signal / BLPC at the gate. The P-channel MOS transistor 134 is connected between the power supply node 122 and the bit line 142 and receives the signal / BLPC at the gate. The P-channel MOS transistor 136 is connected between the bit lines 140 and 142 and receives the signal / BLPC at the gate.

비트선 프리차지 회로(130)는 신호 /BLPC가 L 레벨인 동안, 즉, 비트선 프리차지 신호 BLPC가 H 레벨인 동안, 비트선쌍(140, 142)을 전원 전위 Vcc로 프리차지한다.The bit line precharge circuit 130 precharges the bit line pairs 140 and 142 to the power supply potential Vcc while the signal / BLPC is at the L level, that is, while the bit line precharge signal BLPC is at the H level.

메모리 셀(100)은 N 채널 MOS 트랜지스터(102∼108)와, P 채널 박막 트랜지스터(이하, 박막 트랜지스터를 「TFT(Thin Film Transistor)」라고도 함)(110, 112)와, 기억 노드(118, 120)와, 캐패시터(114, 116)와, 전원 노드(122)와, 접지 노드(124)를 포함한다.The memory cell 100 includes N-channel MOS transistors 102 to 108, P-channel thin film transistors (hereinafter, referred to as TFTs (Thin Film Transistors)) 110 and 112, and memory nodes 118. 120, capacitors 114 and 116, power node 122, and ground node 124.

P 채널 TFT(110, 112)는 폴리 실리콘으로 형성된, 스위칭 기능을 구비하는 저항 소자이며, T(tera, 「T」는 1012을 나타냄)Ω 오더의 OFF 저항과 G(giga, 「G」는 109을 나타냄)Ω 오더의 ON 저항을 갖는 고저항 소자이다.The P-channel TFTs 110 and 112 are resistive elements having a switching function formed of polysilicon, and T (tera, "T" represents 10 12 ) Ω OFF resistance and G (giga, "G" represents a 10: 9) is a resistance element having a high oN resistance of the order Ω.

P 채널 TFT(110)는 전원 노드(122)와 기억 노드(118) 사이에 접속되고, 게이트가 기억 노드(120)에 접속된다. P 채널 TFT(112)는 전원 노드(122)와 기억 노드(120) 사이에 접속되고, 게이트가 기억 노드(118)에 접속된다. N 채널 MOS 트랜지스터(102)는 기억 노드(118)와 접지 노드(124) 사이에 접속되고, 게이트가 기억 노드(120)에 접속된다. N 채널 MOS 트랜지스터(104)는 기억 노드(120)와 접지 노드(124) 사이에 접속되고, 게이트가 기억 노드(118)에 접속된다.The P channel TFT 110 is connected between the power supply node 122 and the memory node 118, and a gate is connected to the memory node 120. The P channel TFT 112 is connected between the power supply node 122 and the memory node 120, and a gate is connected to the memory node 118. The N-channel MOS transistor 102 is connected between the memory node 118 and the ground node 124, and a gate is connected to the memory node 120. N-channel MOS transistor 104 is connected between memory node 120 and ground node 124, and a gate is connected to memory node 118.

폴리실리콘으로 이루어지는 P 채널 TFT(110, 112)는 기판 중에 형성되는 대량의 N 채널 MOS 트랜지스터(102, 104)의 상층에 형성할 수 있기 때문에, 메모리 셀의 사이즈 축소에 기여하고 있다.The P-channel TFTs 110 and 112 made of polysilicon can be formed on the upper layers of the large number of N-channel MOS transistors 102 and 104 formed in the substrate, thereby contributing to the size reduction of the memory cell.

P 채널 TFT(110) 및 N 채널 MOS 트랜지스터(102), 및 P 채널 TFT(112) 및 N 채널 MOS 트랜지스터(104)는 각각 인버터를 구성하며, 이 2개의 인버터가 교차 접속됨으로써 플립플롭이 구성되어 있다. 이것에 의해, 기억 노드(118, 120)에서 상보인 데이터가 쌍안정 상태로 래치되어, 메모리 셀(100)에 데이터가 기억된다.The P-channel TFT 110 and the N-channel MOS transistor 102, and the P-channel TFT 112 and the N-channel MOS transistor 104 each constitute inverters, and the two inverters are cross-connected to form flip-flops. have. As a result, the data complementary to the storage nodes 118 and 120 are latched in a bistable state, and the data is stored in the memory cell 100.

N 채널 MOS 트랜지스터(106)는 기억 노드(118)와 비트선(140) 사이에 접속되고, 게이트가 워드선(148)에 접속된다. N 채널 MOS 트랜지스터(108)는 비트선(140)에 상보인 비트선(142)과 기억 노드(120) 사이에 접속되고, 게이트가 워드선(148)에 접속된다.The N-channel MOS transistor 106 is connected between the memory node 118 and the bit line 140, and the gate is connected to the word line 148. The N-channel MOS transistor 108 is connected between the bit line 142 complementary to the bit line 140 and the memory node 120, and a gate is connected to the word line 148.

N 채널 MOS 트랜지스터(106, 108)는 워드선(148)이 활성화되었을 때에 메모리 셀(100)을 비트선쌍(140, 142)과 접속하는 게이트 소자(이하, 「액세스 트랜지스터」라고도 함)를 구성한다. 한편, N 채널 MOS 트랜지스터(102, 104)는 각각 기억 노드(118, 120)의 전하를 뽑아내는 구동 소자(이하, 「드라이버 트랜지스터」라고도 함)를 구성한다.The N-channel MOS transistors 106 and 108 constitute a gate element (hereinafter referred to as an "access transistor") that connects the memory cell 100 with the bit line pairs 140 and 142 when the word line 148 is activated. . On the other hand, the N-channel MOS transistors 102 and 104 each constitute a driving element (hereinafter also referred to as a "driver transistor") that extracts the charges of the memory nodes 118 and 120.

드라이버 트랜지스터인 N 채널 MOS 트랜지스터(102, 104)와 액세스 트랜지스터인 N 채널 MOS 트랜지스터(106, 108)는 셀 비가 1이며, 또한, 각 N 채널 MOS 트랜지스터는 제조상 허용되는 최소 치수의 게이트 폭 및 게이트 길이를 갖는다.The N-channel MOS transistors 102 and 104, which are driver transistors, and the N-channel MOS transistors 106, 108, which are access transistors, have a cell ratio of 1, and each N-channel MOS transistor has a gate width and a gate length of a minimum allowable in manufacturing. Has

캐패시터(114)는 기억 노드(118)와 정전위의 셀 플레이트 CP와의 사이에 접속된다. 캐패시터(116)는 기억 노드(120)와 셀 플레이트 CP 사이에 접속된다. 캐패시터(114, 116)는 기판의 상부에 형성되고, 따라서, 캐패시터(114, 116)가 마련되는 것에 의한 메모리 셀(100)의 면적 증가는 없다.The capacitor 114 is connected between the memory node 118 and the cell plate CP of the potential potential. The capacitor 116 is connected between the memory node 120 and the cell plate CP. Capacitors 114 and 116 are formed on top of the substrate, therefore, there is no increase in the area of memory cell 100 due to the provision of capacitors 114 and 116.

또, 캐패시터(144, 146)는 비트선(140, 142)의 기생 용량을 나타내고 있다.The capacitors 144 and 146 represent parasitic capacitances of the bit lines 140 and 142.

이하, 이 메모리 셀(100)의 동작에 대하여 설명한다. The operation of this memory cell 100 will be described below.

(1) 판독 동작 메모리 셀(100)에 데이터 "1"가 기록되어 있는 경우, 즉, 기억 노드(118, 120)의 전위가 각각 "H 레벨", "L 레벨"에 상당하는 전위인 경우의 판독 동작에 대하여 설명한다.(1) Read operation When data "1" is written in the memory cell 100, that is, when the potentials of the storage nodes 118 and 120 are the potentials corresponding to "H level" and "L level", respectively. The read operation will be described.

판독 동작에 앞서, BLPC 신호 발생 회로(152)는 비트선 프리차지 신호 BLPC를 H 레벨로 출력하여 비트선 프리차지 회로(130)를 활성화하고, 비트선 프리차지 회로(130)는 비트선(140, 142)을 전원 전위 Vcc로 프리차지한다. 그리고, 워드선 드라이버(150)에 의해서 워드선(148)이 전압 Vpp에서 활성화될 때까지, BLPC 신호 발생 회로(152)는 비트선 프리차지 신호 BLPC를 L 레벨로 하여, 비트선 프리차지 회로(130)는 불활성화된다.Prior to the read operation, the BLPC signal generation circuit 152 outputs the bit line precharge signal BLPC at the H level to activate the bit line precharge circuit 130, and the bit line precharge circuit 130 performs the bit line 140. , 142 is precharged to the power supply potential Vcc. Then, until the word line 148 is activated at the voltage Vpp by the word line driver 150, the BLPC signal generation circuit 152 sets the bit line precharge signal BLPC to the L level so that the bit line precharge circuit ( 130 is inactivated.

그 후, 워드선(148)이 전압 Vpp에서 활성화되어, N 채널 MOS 트랜지스터(106, 108)가 ON되면, 기억 노드(118, 120)의 전위에 따라 각각 비트선(140, 142)의 전위가 변화하고, 그 변화를 도시되지 않은 센스 앰프에 의해 검출함으로써 메모리 셀(100)의 기억 데이터가 판독된다.After that, when the word line 148 is activated at the voltage Vpp, and the N-channel MOS transistors 106 and 108 are turned on, the potentials of the bit lines 140 and 142 are respectively changed according to the potentials of the memory nodes 118 and 120. The stored data of the memory cell 100 is read by changing and detecting the change by a sense amplifier (not shown).

도 3은 데이터 판독 시에 있어서의 기억 노드(118, 120), 비트선쌍(140, 142) 및 워드선(148)의 전위 변화를 나타내는 도면이다.3 is a diagram showing potential changes of the storage nodes 118 and 120, the bit line pairs 140 and 142, and the word line 148 during data reading.

도 3을 참조하면, 종축 및 횡축은 각각 전위 및 경과 시간을 나타낸다. 곡선 C1, C2는 각각 기억 노드(118, 120)의 전위 변화를 나타내고, 곡선 C3, C4는 각각 비트선(140, 142)의 전위 변화를 나타내며, 곡선 C5는 워드선(148)의 전위 변화를 나타낸다.Referring to Fig. 3, the vertical axis and the horizontal axis represent the potential and the elapsed time, respectively. Curves C1 and C2 represent potential changes of the memory nodes 118 and 120, respectively, curves C3 and C4 represent potential changes of the bit lines 140 and 142, respectively, and curve C5 represents the potential change of the word lines 148. Indicates.

판독 동작이 개시되기 전의 시각 T0에서는, 기억 노드(118, 120)의 전위가 각각 전원 전위 Vcc 및 접지 전위 GND이며, 비트선(140, 142)은 비트선 프리차지 회로(130)에 의해서 전원 전위 Vcc로 프리차지되어 있다. 또한, 워드선(148)의 전위는 접지 전위 GND이다.At time T0 before the read operation is started, the potentials of the storage nodes 118 and 120 are the power supply potential Vcc and the ground potential GND, respectively, and the bit lines 140 and 142 are powered by the bit line precharge circuit 130. Precharged to Vcc. The potential of the word line 148 is the ground potential GND.

시각 T1에서, 워드선(148)이 활성화되면, 워드선(148)의 전위가 상승하기 시작한다. 시각 T2에서, 워드선(148)의 전위가 N 채널 MOS 트랜지스터(106, 108)의 임계값 전압 Vthn을 초과하면, N 채널 MOS 트랜지스터(106, 108)가 ON된다. 그렇게 하면, 비트선(142)으로부터 N 채널 MOS 트랜지스터(108)를 거쳐서 기억 노드(120) 및 그것에 접속되는 캐패시터(116)에 전하가 공급되어, 기억 노드(120)의 전위는 상승하기 시작하고, 비트선(142)의 전위는 하강하기 시작한다.At time T1, when the word line 148 is activated, the potential of the word line 148 starts to rise. At the time T2, when the potential of the word line 148 exceeds the threshold voltage Vthn of the N-channel MOS transistors 106 and 108, the N-channel MOS transistors 106 and 108 are turned on. Then, electric charge is supplied from the bit line 142 via the N-channel MOS transistor 108 to the memory node 120 and the capacitor 116 connected thereto, and the potential of the memory node 120 starts to rise, The potential of the bit line 142 starts to fall.

시각 T3에서, 워드선(148)의 전위는 Vpp에 도달하고, 그 직후의 시각 T4에서, 기억 노드(120)의 전위는 가장 높아진다. 비트선(142)으로부터 기억 노드(120)로 공급되는 전하는 N 채널 MOS 트랜지스터(104)를 거쳐서 방전되기 때문에, 시각 T4 이후에는, 비트선(142)의 전위가 저하하고, 따라서 기억 노드(120)의 전위도 저하한다.At time T3, the potential of the word line 148 reaches Vpp, and at the time T4 immediately after that, the potential of the memory node 120 becomes the highest. Since the electric charge supplied from the bit line 142 to the memory node 120 is discharged through the N-channel MOS transistor 104, after the time T4, the potential of the bit line 142 decreases, and thus the memory node 120. Also decreases.

여기서, 이 메모리 셀(100)은 셀 비가 1이며, 드라이버 트랜지스터인 N 채널 MOS 트랜지스터(104)의 전류 구동 능력이 충분하지 않다고 하는 바, N 채널 MOS 트랜지스터(104)에 의해서 방전되지 않고서 기억 노드(120)의 전위 상승을 야기하는 전하를 기억 노드(120)에 접속된 캐패시터(116)가 흡수하기 때문에, 기억 노드(120)의 전위의 상승이 임계값 전압 Vthn보다도 작은 범위로 억제되고 있다.Since the memory cell 100 has a cell ratio of 1 and the current driving capability of the N-channel MOS transistor 104 which is a driver transistor is insufficient, the memory node 100 is not discharged by the N-channel MOS transistor 104. Since the capacitor 116 connected to the memory node 120 absorbs the charge causing the potential rise of the 120, the increase in the potential of the memory node 120 is suppressed to a range smaller than the threshold voltage Vthn.

즉, 가령 캐패시터(116)가 마련되지 않고, 기억 노드(120) 자체의 용량도 작다고 하면, 기억 노드(120)의 전위는 N 채널 MOS 트랜지스터(102)의 임계값 전압 Vthn을 초과해 버린다. 그렇게 하면, N 채널 MOS 트랜지스터(102)가 ON되어 기억 노드(118)의 전위가 저하하고, 따라서 N 채널 MOS 트랜지스터(104)가 OFF되어 기억 데이터가 반전된다. 즉, 기억 데이터는 파괴된다.That is, for example, if the capacitor 116 is not provided and the capacity of the memory node 120 itself is also small, the potential of the memory node 120 exceeds the threshold voltage Vthn of the N-channel MOS transistor 102. By doing so, the N-channel MOS transistor 102 is turned on, and the potential of the storage node 118 is lowered. Therefore, the N-channel MOS transistor 104 is turned off and the stored data is inverted. That is, the stored data is destroyed.

캐패시터(116)의 용량은 기억 노드(120)의 전위가 N 채널 MOS 트랜지스터(102)의 임계값 전압 Vthn을 초과하지 않도록 적절히 결정된다.The capacitance of the capacitor 116 is appropriately determined so that the potential of the storage node 120 does not exceed the threshold voltage Vthn of the N-channel MOS transistor 102.

도 4는 도 2에 나타낸 메모리 셀(100)에서의 판독 동작에 있어서, 캐패시터(116)의 용량값에 대한 기억 노드(120)의 최대 전위의 의존성을 나타낸 도면이다.FIG. 4 is a diagram showing the dependence of the maximum potential of the storage node 120 on the capacitance value of the capacitor 116 in the read operation in the memory cell 100 shown in FIG. 2.

도 4를 참조하면, 횡축 및 종축은 각각 캐패시터(116)의 용량값 및 기억 노드(120)의 최대 전위를 나타낸다. 마름모 표시가 나타낸 곡선은 비트선(142)의 기생 용량이 180fF인 경우를 나타내며, 사각형 표시가 나타낸 곡선은 비트선(142)의 기생 용량이 360fF인 경우를 나타낸다. 또한, 이 실시예 1에서는, 전원 전압 Vcc가 1.6V이고, N 채널 MOS 트랜지스터(102)의 임계값 전압 Vthn이 1.0V 정도이다.4, the horizontal axis and the vertical axis represent the capacitance value of the capacitor 116 and the maximum potential of the memory node 120, respectively. The curve indicated by the rhombus display indicates the case where the parasitic capacitance of the bit line 142 is 180 fF, and the curve indicated by the square mark indicates the case where the parasitic capacitance of the bit line 142 is 360 fF. In the first embodiment, the power supply voltage Vcc is 1.6V, and the threshold voltage Vthn of the N-channel MOS transistor 102 is about 1.0V.

기억 노드(120)의 최대 전위가 1.0V로 되는 것은, 비트선(142)의 기생 용량이 180fF일 때가 약 23fF, 비트선(142)의 기생 용량이 360fF일 때가 약 43fF이다. 따라서, 예를 들면, 비트선(142)의 기생 용량이 180fF일 때는, 용량값이 23fF보다도 큰 캐패시터(116)를 마련하면, 기억 노드(120)의 전위는 N 채널 MOS 트랜지스터(102)의 임계값 전압인 1.0V를 초과하는 경우는 없으며, 메모리 셀(100)의 셀 비가 1이더라도 기억 데이터가 반전되는 일없이, 기억 데이터를 파괴하지 않고 판독할 수 있다.The maximum potential of the memory node 120 is 1.0 V at about 23 fF when the parasitic capacitance of the bit line 142 is 180 fF, and about 43 fF when the parasitic capacitance of the bit line 142 is 360 fF. Thus, for example, when the parasitic capacitance of the bit line 142 is 180 fF, if the capacitor 116 having a capacitance value larger than 23 fF is provided, the potential of the storage node 120 is at the threshold of the N-channel MOS transistor 102. The value voltage does not exceed 1.0 V, and even if the cell ratio of the memory cell 100 is 1, the data can be read without destroying the stored data without inversion.

그리고, 허용 가능한 기억 노드(120)의 최대 전위를 1.0V로 했을 때, 비트선(142)의 기생 용량과 캐패시터(116)의 용량과의 비(이하, 간단히 「용량비」라고도 함)는, 비트선(142)의 기생 용량이 180fF일 때는 약 7.8, 비트선(142)의 기생 용량이 360fF일 때는 약 8.3으로 된다. 통상, DRAM에서의 비트선과 메모리 셀의 용량비는 3 전후이며, 상술한 값은 DRAM의 값보다도 크다.When the maximum potential of the allowable storage node 120 is 1.0 V, the ratio of the parasitic capacitance of the bit line 142 to the capacitance of the capacitor 116 (hereinafter, simply referred to as the "capacity ratio") is a bit. When the parasitic capacitance of the line 142 is 180 fF, it is about 7.8, and when the parasitic capacitance of the bit line 142 is 360 fF, it is about 8.3. Usually, the capacity ratio of the bit line to the memory cell in the DRAM is around 3, and the above-mentioned value is larger than the value of the DRAM.

상술한 예에서는 기억 노드(120)의 최대 전위를 1.0V로 했지만, 전원 전압의 저전압화에 있어서는 N 채널 MOS 트랜지스터(102)의 임계값 전압을 저전압화하는 것이 바람직하며(N 채널 MOS 트랜지스터(104)에 대해서도 마찬가지임), 따라서, 기억 노드(120)의 최대 전위도 낮추는 것이 바람직하다. 기억 노드(120)의 최대 전위가 1.0V보다도 낮은 경우, 도 4로부터 알 수 있는 바와 같이 용량비를 작게 해야 하여, 기억 노드(120)의 전위 상승을 억제하기 위해서는 상술한 데이터를 고려해서 적어도 용량비를 8 이하로 하는 것이 바람직하다. 또한, 이 메모리 셀(100)은 DRAM과 상이한 데이터를 유지하는 래치 회로를 갖기 때문에, 용량비가 DRAM의 값을 하회할 필요는 없다. 따라서, 용량비는 3 이상 8 이하로 하는 것이 바람직하다고 생각된다.In the above-described example, the maximum potential of the memory node 120 is 1.0 V. However, in lowering the power supply voltage, it is preferable to lower the threshold voltage of the N-channel MOS transistor 102 (N-channel MOS transistor 104). The same is true for the storage node 120. Therefore, it is desirable to lower the maximum potential of the memory node 120 as well. When the maximum potential of the memory node 120 is lower than 1.0 V, as shown in FIG. 4, the capacity ratio should be made small. In order to suppress the potential rise of the memory node 120, at least the capacity ratio is considered in consideration of the above-described data. It is preferable to set it as 8 or less. In addition, since the memory cell 100 has a latch circuit that holds data different from that of the DRAM, the capacity ratio does not need to be lower than the value of the DRAM. Therefore, it is thought that it is preferable to set capacity ratio to 3 or more and 8 or less.

이상과 같이, 이 메모리 셀(100)에서는, DRAM에 대하여 용량비를 크게 할 수 있어, DRAM에 대해 용량비의 허용 범위가 확장된다. 따라서, DRAM과 비교하여, 1쌍의 비트선쌍에 많은 메모리 셀을 접속하거나, 비트선쌍을 길게 하는 것이 가능해져, 설계의 자유도가 향상된다.As described above, in this memory cell 100, the capacity ratio can be increased for the DRAM, and the allowable range of the capacity ratio for the DRAM is extended. Therefore, as compared with DRAM, it is possible to connect many memory cells to one pair of bit line pairs or to lengthen the bit line pairs, thereby improving the degree of freedom in design.

또, 캐패시터(116)의 용량값이 지나치게 크면, 데이터 기록 시에 기억 노드(120) 및 캐패시터(116)의 충전 시간이 길어지기 때문에, 기록 동작이 지연되게 된다. 따라서, 캐패시터(116)의 용량값은 도 4에서 설명한 용량값을 기준으로 하여, 전원 전압 변동 등에 의한 기억 노드(120)로의 공급 전하의 변동을 고려한 후에, 동작이 보증되는 마진을 갖는 값으로 적절히 결정될 필요가 있다.In addition, if the capacitance value of the capacitor 116 is too large, the charging time of the memory node 120 and the capacitor 116 becomes long at the time of data writing, and the writing operation is delayed. Therefore, the capacitance value of the capacitor 116 is appropriately set to a value having a margin that is guaranteed after operation considering the variation of the supply charge to the memory node 120 due to the variation in the power supply voltage, based on the capacitance value described in FIG. 4. It needs to be determined.

또한, 이 실시예 1에서는, 상술한 바와 같이, 비트선쌍(140, 142)은 P 채널 MOS 트랜지스터로 구성되는 비트선 프리차지 회로(130)에 의해서 전원 전위 Vcc로 프리차지된다. 비트선쌍(140, 142)을 전원 전위 Vcc(전원 전위 Vcc-Vthn이 아님)로 프리차지하는 이유는 이하와 같다.In addition, in the first embodiment, as described above, the bit line pairs 140 and 142 are precharged to the power source potential Vcc by the bit line precharge circuit 130 composed of P-channel MOS transistors. The reason why the bit line pairs 140 and 142 are precharged to the power source potential Vcc (not the power source potential Vcc-Vthn) is as follows.

상술한 바와 같이, N 채널 MOS 트랜지스터(102∼108)의 임계값 전압 Vthn은 1.0V 정도이다. 이 반도체 기억 장치(10)가 저전압 하에서 사용되는 경우, 즉, 예컨대 전원 전압 Vcc이 1.6V인 경우, 종래의 SRAM과 같이 비트선쌍(140, 142)의 프리차지 전위가 전원 전위 Vcc-Vthn, 즉 0.6V라고 하면, H 레벨인 기억 노드(118)의 전위는 판독 동작에 따라 1.6V로부터 0.6V로 저하한다. 따라서, N 채널 MOS 트랜지스터(104)가 OFF되어 버리기 때문에, 메모리 셀(100)은 오동작한다.As described above, the threshold voltage Vthn of the N-channel MOS transistors 102 to 108 is about 1.0V. When the semiconductor memory device 10 is used under a low voltage, i.e., when the power supply voltage Vcc is 1.6 V, the precharge potential of the bit line pairs 140 and 142 is the power supply potential Vcc-Vthn, i.e., as in the conventional SRAM. If it is 0.6V, the potential of the storage node 118 at the H level drops from 1.6V to 0.6V in accordance with the read operation. Therefore, since the N-channel MOS transistor 104 is turned off, the memory cell 100 malfunctions.

그래서, 비트선 프리차지 회로(130)는 전원 노드(122)의 전원 전위 Vcc로부터 임계값 전압 Vthn의 저하를 일으키지 않도록 P 채널 MOS 트랜지스터로 구성된다. 이것에 의해서, 비트선쌍(140, 142)은 전원 노드(122)로부터 공급되는 전원 전위 Vcc로 프리차지된다.Thus, the bit line precharge circuit 130 is composed of a P-channel MOS transistor so as not to cause a drop in the threshold voltage Vthn from the power supply potential Vcc of the power supply node 122. As a result, the bit line pairs 140 and 142 are precharged to the power supply potential Vcc supplied from the power supply node 122.

또, 상술한 예에서는 메모리 셀(100)에 데이터 "1"이 기억되어 있는 경우에 대하여 설명했지만, 데이터 "0"이 기억되어 있는 경우에 대해서도 마찬가지로 생각할 수 있다.In the above-described example, the case where the data "1" is stored in the memory cell 100 has been described. However, the case where the data "0" is stored can be similarly considered.

(2) 기록 동작(2) recording operation

메모리 셀(100)에 데이터 "1"을 기록하는 경우, 즉, 기억 노드(118, 120)의 전위를 각각 "H 레벨", "L 레벨"에 상당하는 전위로 하는 경우에 대하여 설명한다.The case where data "1" is written in the memory cell 100, that is, the case where the potentials of the memory nodes 118 and 120 are set to the potentials corresponding to "H level" and "L level", respectively, will be described.

다시 도 2를 참조하면, 워드선 드라이버(150)에 의해서 워드선(148)이 전압 Vpp에서 활성화되어, N 채널 MOS 트랜지스터(106, 108)가 ON된 상태에서, 도시하지 않은 센스 앰프/기록 드라이버(34)에 의해서 비트선(140, 142)에 각각 전원 전압 Vcc 및 접지 전압 GND가 인가되면, 비트선(140)으로부터 N 채널 MOS 트랜지스터(106)를 거쳐서 기억 노드(118) 및 캐패시터(114)에 전하가 공급된다. 한편, 기억 노드(120) 및 캐패시터(116)로부터는 N 채널 MOS 트랜지스터(108)를 거쳐서 비트선(142)에 전하가 방전되어, P 채널 TFT(110, 112) 및 N 채널 MOS 트랜지스터(102, 104)로 구성되는 플립플롭의 상태가 설정된다.Referring again to FIG. 2, a sense amplifier / write driver (not shown) in a state where the word line 148 is activated at the voltage Vpp by the word line driver 150 and the N-channel MOS transistors 106 and 108 are turned on. When the power supply voltage Vcc and the ground voltage GND are applied to the bit lines 140 and 142 by the 34, the memory node 118 and the capacitor 114 are passed from the bit line 140 via the N-channel MOS transistor 106. Charge is supplied. On the other hand, charges are discharged from the memory node 120 and the capacitor 116 to the bit line 142 via the N-channel MOS transistor 108, so that the P-channel TFTs 110 and 112 and the N-channel MOS transistor 102, The state of the flip-flop consisting of 104 is set.

여기서, N 채널 MOS 트랜지스터(106, 108)의 임계값 전압 Vthn분 전원 전위 Vcc보다도 높은 전위보다도 도 높은 전위 Vpp에서 워드선(148)을 활성화하는 이유는 이하와 같다.Here, the reason for activating the word line 148 at the potential Vpp higher than the potential higher than the threshold voltage Vthn power supply potential Vcc of the N-channel MOS transistors 106 and 108 is as follows.

반도체 기억 장치(10)가 저전압 하에서 사용되는 경우, 즉 전원 전압 Vcc가 1.6V인 경우, 가령, 활성화된 워드선(148)의 전위가 전원 전위 Vcc였다고 하면, N 채널 MOS 트랜지스터(102∼108)의 임계값 전압 Vthn이 1.0V 정도이기 때문에, 기억 노드(118)의 전위는 0.6V까지밖에 상승하지 않는다. 따라서, 드라이버 트랜지스터인 N 채널 MOS 트랜지스터(104)는 ON되지 않아, 플립플롭의 상태를 설정할 수가 없다.When the semiconductor memory device 10 is used under a low voltage, that is, when the power supply voltage Vcc is 1.6 V, for example, the potential of the activated word line 148 is the power supply potential Vcc, the N-channel MOS transistors 102 to 108 are used. Since the threshold voltage Vthn is about 1.0V, the potential of the storage node 118 rises only to 0.6V. Therefore, the N-channel MOS transistor 104, which is a driver transistor, is not turned on, and the flip-flop state cannot be set.

여기서, N 채널 MOS 트랜지스터(102∼108)의 임계값 전압 Vthn을 낮추는 것도 생각할 수 있지만, 임계값 전압 Vthn을 낮추면 N 채널 MOS 트랜지스터(102∼108)의 OFF 시의 리크 전류가 증가하여, 대기 동안의 소비 전력이 증가해 버린다.Here, it is conceivable to lower the threshold voltage Vthn of the N-channel MOS transistors 102 to 108, but lowering the threshold voltage Vthn increases the leakage current when the N-channel MOS transistors 102 to 108 are turned off. Power consumption increases.

또한, P 채널 TFT(110)의 ON 전류에 의해서 기억 노드(118)를 충전하는 것도 생각되지만, P 채널 TFT(110)(P 채널 TFT(112)도 마찬가지)는 기판 상에 형성되기 때문에, OFF 전류에 대한 ON 전류의 비를 크게 할 수 없어, OFF 전류의 크기는 대기 동안의 저소비 전력화의 요청으로부터 결정되기 때문에, ON 전류를 크게 하는 것은 가능하지 않다.It is also conceivable to charge the memory node 118 by the ON current of the P-channel TFT 110, but the P-channel TFT 110 (also the P-channel TFT 112) is formed on the substrate, so that it is OFF. Since the ratio of the ON current to the current cannot be increased, and the magnitude of the OFF current is determined from the request for lowering power consumption during standby, it is not possible to increase the ON current.

즉, 이 메모리 셀(100)에서는, P 채널 TFT(110, 112)의 ON 전류 및 OFF 전류가 각각 1 ×10-11A(암페어) 및 1 ×10-13A 정도이며, 캐패시터(114, 116)의 용량은 25fF(펨토 파라드, 「f」는 10-15를 나타냄) 정도이기 때문에, P 채널 TFT 110의 ON 전류에 의해서 기억 노드(118)의 전위를 N 채널 MOS 트랜지스터(104)의 임계값 전압 Vthn인 1.0V 이상으로 하기 위해서는 하기의 시간 t가 필요하다.That is, in this memory cell 100, the ON current and the OFF current of the P-channel TFTs 110 and 112 are about 1 x 10 -11 A (amps) and 1 x 10 -13 A, respectively, and the capacitors 114 and 116 are respectively. ) Is about 25fF (femto parade, where "f" represents 10-15 ), so that the potential of the memory node 118 is thresholded by the N-channel MOS transistor 104 by the ON current of the P-channel TFT 110. The following time t is required to be 1.0V or more, which is the value voltage Vthn.

(수학식 1)(Equation 1)

t = 전하 Q/전류 I = (25 ×10-15F) ×(1.0V-0.6V)/(1 ×10-11A) = 1.0×10-3 초t = charge Q / current I = (25 × 10 -15 F) × (1.0 V-0.6 V) / (1 × 10 -11 A) = 1.0 × 10 -3 seconds

따라서, P 채널 TFT(110)의 ON 전류에 의해서 기억 노드(118)를 1.0V 이상으로 하기 위해서는, m(밀리)초 오더의 시간이 필요하여, 단기간의 기록 사이클에서 기억 노드(118)의 전위를 N 채널 MOS 트랜지스터(104)의 임계값 전압 Vthn 이상으로 인상하는 것은 어렵다.Therefore, in order to make the memory node 118 1.0 V or more by the ON current of the P-channel TFT 110, a time of m (millisecond) order is required, and thus the potential of the memory node 118 in a short write cycle. Is difficult to raise above the threshold voltage Vthn of the N-channel MOS transistor 104.

이상의 것으로부터, 승압된 전압 Vpp(Vpp > Vcc + Vthn)에서 워드선(148)을 활성화하여, 비트선(140)으로부터의 전하의 공급에 따라서만 기억 노드(118)를 전원 전위 Vcc로 하는 필요가 있다.From the above, it is necessary to activate the word line 148 at the boosted voltage Vpp (Vpp> Vcc + Vthn), and to make the memory node 118 the power supply potential Vcc only in accordance with the supply of charge from the bit line 140. There is.

그리고, 이와 같이 워드선(148)의 전압을 승압함으로써 N 채널 MOS 트랜지스터(106, 108)의 전류 구동 능력이 높아지기 때문에, 캐패시터(114, 116)가 부가된 것에 의한 기억 노드(118, 120)의 충방전 시간의 증대도 억제되어, P 채널 TFT(110, 112)의 전류 구동 능력에 관계없이, 메모리 셀(100)은 고속이면서 또한 안정하게 동작한다.Since the current driving capability of the N-channel MOS transistors 106 and 108 is increased by boosting the voltage of the word line 148 in this manner, the capacitors 114 and 116 are added to the memory nodes 118 and 120. The increase in charge / discharge time is also suppressed, and the memory cell 100 operates at high speed and stably regardless of the current driving capability of the P-channel TFTs 110 and 112.

또, 상술한 예에서는 메모리 셀(100)에 데이터 "1"을 기록하는 경우에 대하여 설명했지만, 데이터 "0"을 기록하는 경우에 대해서도 마찬가지로 생각할 수 있다.In the above-described example, the case where data " 1 " is written to the memory cell 100 has been described, but the case where the data " 0 " is written can be similarly considered.

도 5는 도 1에 나타낸 메모리 셀 어레이(36)에서의 메모리 셀(100)의 어레이 배치를 도시하는 도면이다.FIG. 5 is a diagram showing the arrangement of the memory cells 100 in the memory cell array 36 shown in FIG.

도 5를 참조하면, 메모리 셀 어레이(36)에는 도 2에 나타낸 메모리 셀(100)이 행렬 형상으로 배치되고, 각 메모리 셀(100)은 행 및 열마다 각각 배열된 워드선(148) 및 비트선쌍(140, 142)과 접속된다. 각 워드선(148)에 대응하여, 그 워드선을 활성화하는 워드선 드라이버(150)가 마련되어, 각 비트선쌍(140, 142)에 대응하여, 그 비트선쌍을 전원 전위로 프리차지하는 비트선 프리차지 회로(130)가 마련된다. 또한, 각 비트선 프리차지 회로(130)에 대응하여 BLPC 신호 발생 회로(152)가 마련된다.Referring to FIG. 5, the memory cells 100 shown in FIG. 2 are arranged in a matrix in the memory cell array 36, and each memory cell 100 includes word lines 148 and bits arranged in rows and columns, respectively. It is connected to the wire pairs 140 and 142. In response to each word line 148, a word line driver 150 for activating the word line is provided, and corresponding to each bit line pair 140 and 142, a bit line precharge for precharging the bit line pair to a power supply potential. Circuit 130 is provided. In addition, a BLPC signal generation circuit 152 is provided corresponding to each bit line precharge circuit 130.

이 메모리 셀 어레이(36)에서는, 활성화된 워드선(148)에 접속되는 비선택의 메모리 셀(100)과 접속되는 비트선쌍(140, 142)에 대응하는 비트선 프리차지 회로(130)는 그 워드선(148)이 활성화되어 있는 기간 동안 불활성화된다. 즉, 어떤 선택된 메모리 셀(100)로부터의 데이터 판독 동작에 따라 워드선(148)이 활성화되면, 그 활성화된 워드선(148)에 접속되는 비선택의 메모리 셀에서도 액세스 트랜지스터인 N 채널 MOS 트랜지스터(106, 108)는 ON하지만, 이 때, 모든 비트선 프리차지 회로(130)가 불활성화된다.In this memory cell array 36, the bit line precharge circuit 130 corresponding to the bit line pairs 140 and 142 connected to the non-selected memory cell 100 connected to the activated word line 148 has its own. The word line 148 is inactivated during the period in which it is activated. That is, when the word line 148 is activated in accordance with a data read operation from a selected memory cell 100, an N-channel MOS transistor that is an access transistor is used even in an unselected memory cell connected to the activated word line 148. 106 and 108 are ON, but at this time, all the bit line precharge circuits 130 are deactivated.

따라서, 비선택의 메모리 셀에 대응하는 비트선쌍(140, 142)은 통상의 데이터 판독 시와 동일한 상태이며, 비선택의 메모리 셀에 있어서, 워드선(148)이 활성화되어 액세스 트랜지스터가 ON하더라도, 판독 동작의 설명에서 설명한 바와 같이 기억 데이터가 파괴되는 일은 없이, 해당 메모리 셀(100)이 어레이 배치된 메모리 셀 어레이(36)가 실현된다.Therefore, the bit line pairs 140 and 142 corresponding to the unselected memory cells are in the same state as in normal data reading, and even in the unselected memory cells, even if the word line 148 is activated and the access transistor is turned on, As described in the description of the read operation, the memory cell array 36 in which the memory cells 100 are arranged in an array is realized without the storage data being destroyed.

도 6은 도 5에 나타낸 비트선 프리차지 회로(152)의 활성 상태를 설명하는 타이밍차트이다.FIG. 6 is a timing chart for explaining an active state of the bit line precharge circuit 152 shown in FIG.

도 6을 참조하면, 워드선(148)이 불활성화되어 있는 시각 T1 이전, 시각 T2∼T3 및 시각 T4 이후에서는, BLPC 신호 발생 회로(152)가 비트선 프리차지 신호 BLPC를 H 레벨로 출력한다. 따라서, 비트선 프리차지 회로(130)는 상기 기간 동안 활성화되어 있고, 대응하는 비트선쌍(140, 142)을 전원 전위로 프리차지하고 있다.Referring to FIG. 6, before the time T1 when the word line 148 is inactivated, after the time T2 to T3 and after the time T4, the BLPC signal generation circuit 152 outputs the bit line precharge signal BLPC at the H level. . Accordingly, the bit line precharge circuit 130 is active during the period, and precharges the corresponding bit line pairs 140 and 142 to a power supply potential.

워드선(148)이 활성화되는 시각 T1∼T2 및 시각 T3∼T4의 기간에서는, BLPC 신호 발생 회로(152)가 비트선 프리차지 신호 BLPC를 L 레벨로 출력한다. 따라서, 비트선 프리차지 회로(130)는, 상기 기간 동안에는 불활성화되어, 활성화된 워드선(148)에 접속되는 비선택의 메모리 셀(100)의 기억 데이터가 파괴되는 일은 없다.In the periods of time T1 to T2 and the time T3 to T4 at which the word line 148 is activated, the BLPC signal generation circuit 152 outputs the bit line precharge signal BLPC at L level. Therefore, the bit line precharge circuit 130 is inactivated during this period so that the stored data of the non-selected memory cell 100 connected to the activated word line 148 is not destroyed.

또, 상술한 예에서는, 메모리 셀 어레이(36)가 블럭 분할되어 있는 경우에 대해서는 언급치 않고 있지만, 메모리 셀 어레이(36)가 복수의 블럭으로 분할되어 있는 경우는, 적어도 활성화된 워드선(148)을 포함하는 블럭에서, 비트선 프리차지 회로(130)가 상기 기간 동안에 불활성화되어 있으면 된다.In the above-described example, the case where the memory cell array 36 is divided into blocks is not mentioned. However, when the memory cell array 36 is divided into a plurality of blocks, at least the activated word line 148 is activated. In the block including the above, the bit line precharge circuit 130 may be deactivated during the above period.

이상과 같이, 이 실시예 1에 따른 반도체 기억 장치(10)에 따르면, 기억 노드(118, 120)에 접속되는 캐패시터(114, 116)를 마련하고, 비트선 프리차지 회로(130)에 의해서 비트선쌍(140, 142)을 전원 전위 Vcc로 프리차지하며, 워드선(148)을 전압 Vpp에서 활성화하도록 했기 때문에, 메모리 셀(100)을 레티오리스로 할 수 있어, 셀 면적이 축소되고, 따라서 장치 면적을 축소할 수 있다.As described above, according to the semiconductor memory device 10 according to the first embodiment, the capacitors 114 and 116 connected to the memory nodes 118 and 120 are provided, and the bit line precharge circuit 130 provides the bit. Since the line pairs 140 and 142 are precharged to the power supply potential Vcc, and the word line 148 is activated at the voltage Vpp, the memory cell 100 can be rethioted, thereby reducing the cell area and thus the device. The area can be reduced.

또한, 메모리 셀(100)은 저전압 하에서도 안정하게 동작하여, 반도체 기억 장치(10)의 저소비 전력화를 실현할 수 있다. 또한, 메모리 셀(100)은 데이터를 비파괴 판독할 수 있어, 그 때문에 재기록 동작이 불필요하여, 따라서 반도체 기억 장치(10)의 고속 동작화를 실현할 수 있다.In addition, the memory cell 100 operates stably under low voltage, thereby realizing low power consumption of the semiconductor memory device 10. In addition, the memory cell 100 can read data nondestructively, so that a rewrite operation is unnecessary, and therefore, the high speed operation of the semiconductor memory device 10 can be realized.

(실시예 2)(Example 2)

실시예 2에서는 비트선 프리차지 회로가 N 채널 MOS 트랜지스터로 구성된다.In the second embodiment, the bit line precharge circuit is composed of N-channel MOS transistors.

다시 도 1을 참조하면, 실시예 2에 따른 반도체 기억 장치(10A)는 실시예 1에 따른 반도체 기억 장치(10)의 구성에서, 승압 전원 발생 회로(38) 대신에 승압 전원 발생 회로(38A)를 구비한다. 승압 전원 발생 회로(38A)는 발생한 전압 Vpp를 행 어드레스 디코더(30)에 포함되는 워드선 드라이버로 출력하고, 또한, 도시되지 않은 BLPC 신호 발생 회로에도 출력하는 점에서 승압 전원 발생 회로(38)와 상이하다.Referring back to FIG. 1, in the configuration of the semiconductor memory device 10 according to the first embodiment, the semiconductor memory device 10A according to the second embodiment includes a boosted power generation circuit 38A instead of the boosted power generation circuit 38. It is provided. The boosted power generation circuit 38A outputs the generated voltage Vpp to the word line driver included in the row address decoder 30 and also to the BLPC signal generation circuit (not shown). Different.

또, 반도체 기억 장치(10A)에서의 그 밖의 구성은 반도체 기억 장치(10)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.In addition, since the other structure in the semiconductor memory device 10A is the same as that of the semiconductor memory device 10, the description is not repeated.

도 7은 실시예 2에 따른 반도체 기억 장치(10A)에서의 메모리 셀 어레이(36)에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도이다.FIG. 7 is a circuit diagram showing the configuration of the memory cells arranged in a matrix in the memory cell array 36 in the semiconductor memory device 10A according to the second embodiment, and their peripheral circuits.

도 7을 참조하면, BLPC 신호 발생 회로(152A)는 승압 전원 발생 회로(38A)로부터 전원 전압 Vcc가 승압된 전압 Vpp를 받아, 워드선(148)이 불활성화되어 있는 기간 또는 워드선(148)이 활성화되기 직전에, 전압 Vpp로 이루어지는 H 레벨의 비트선 프리차지 신호 BLPC를 비트선 프리차지 회로(230)에 출력한다.Referring to FIG. 7, the BLPC signal generation circuit 152A receives the voltage Vpp from which the power supply voltage Vcc is boosted from the boosted power generation circuit 38A, so that the word line 148 is inactive or the word line 148. Immediately before the activation, the H line bit line precharge signal BLPC having the voltage Vpp is output to the bit line precharge circuit 230.

비트선 프리차지 회로(230)는 N 채널 MOS 트랜지스터(232∼236)와 전원 노드(122)를 포함한다. N 채널 MOS 트랜지스터(232)는 전원 노드(122)와 비트선(140) 사이에 접속되고, 비트선 프리차지 신호 BLPC를 게이트에 수신한다. N 채널 MOS 트랜지스터(234)는 전원 노드(122)와 비트선(142) 사이에 접속되고, 비트선 프리차지 신호 BLPC를 게이트에 수신한다. N 채널 MOS 트랜지스터(236)는 비트선(140, 142)의 사이에 접속되고, 비트선 프리차지 신호 BLPC를 게이트에 수신한다.The bit line precharge circuit 230 includes N channel MOS transistors 232 to 236 and a power supply node 122. The N-channel MOS transistor 232 is connected between the power supply node 122 and the bit line 140 and receives the bit line precharge signal BLPC at the gate. The N-channel MOS transistor 234 is connected between the power supply node 122 and the bit line 142 and receives the bit line precharge signal BLPC at the gate. The N-channel MOS transistor 236 is connected between the bit lines 140 and 142 and receives the bit line precharge signal BLPC at the gate.

비트선 프리차지 회로(230)는, 비트선 프리차지 신호 BLPC가 H 레벨인 기간 동안, 즉, BLPC 신호 발생 회로(152A)로부터 비트선 프리차지 신호 BLPC로서 전압 Vpp을 받고 있을 때, 비트선쌍(140, 142)을 전원 전위 Vcc로 프리차지한다.The bit line precharge circuit 230 receives a bit line pair (when the voltage Vpp is received as the bit line precharge signal BLPC from the BLPC signal generation circuit 152A during the period in which the bit line precharge signal BLPC is at the H level. 140 and 142 are precharged to the power supply potential Vcc.

도 7에 표시되는 그 밖의 회로의 구성은 도 2에 나타낸 회로의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다. 또한, 실시예 2에서의 메모리 셀(100) 및 그 주변 회로의 동작도 실시예 1에서의 메모리 셀(100) 및 그 주변 회로의 동작과 동일하기 때문에, 그 설명은 반복하지 않는다.Since the structure of the other circuit shown in FIG. 7 is the same as that of the circuit shown in FIG. 2, the description is not repeated. In addition, since the operation of the memory cell 100 and its peripheral circuit in Embodiment 2 is also the same as the operation of the memory cell 100 and its peripheral circuit in Embodiment 1, the description is not repeated.

실시예 2에 따른 반도체 기억 장치(10A)에 따르면, 메모리 셀(100)을 구성하는 대량 트랜지스터와 동일한 도전형의 N 채널 MOS 트랜지스터로 비트선 프리차지 회로(230)가 구성되기 때문에, 메모리 셀 주변에 새롭게 N형 웰 영역을 형성할 필요가 없어, 장치 면적이 축소된다.According to the semiconductor memory device 10A according to the second embodiment, since the bit line precharge circuit 230 is formed of an N-channel MOS transistor of the same conductivity type as that of the large-capacity transistors constituting the memory cell 100, the memory cell peripheral portion There is no need to newly form an N-type well region in the device, and the device area is reduced.

(실시예 3)(Example 3)

도 8은 본 발명의 실시예 3에 따른 반도체 기억 장치(10B)의 구성을 개념적으로 나타내는 전체 블럭도이다.FIG. 8 is an overall block diagram conceptually showing the configuration of the semiconductor memory device 10B according to the third embodiment of the present invention.

도 8을 참조하면, 반도체 기억 장치(10B)는, 도 1에 나타낸 실시예 1에 따른 반도체 기억 장치(10)의 구성에 있어서, 강압 전원 발생 회로(40)를 더 구비하며, 승압 전원 발생 회로(38) 및 메모리 셀 어레이(36) 대신에 각각 승압 전원 발생 회로(38B) 및 메모리 셀 어레이(36A)를 구비한다.Referring to FIG. 8, the semiconductor memory device 10B further includes a step-down power generation circuit 40 in the configuration of the semiconductor memory device 10 according to the first embodiment shown in FIG. 1. Instead of the 38 and the memory cell array 36, a boosted power generation circuit 38B and a memory cell array 36A are provided, respectively.

강압 전원 발생 회로(40)는 전원 단자(20)로부터 전원 전압 Vcc 및 접지 전압 Vss를 받아 일정 전위로 이루어지는 전압 VDC를 발생하여, 발생한 전압 VDC를 승압 전원 발생 회로(38B), 도시되지 않은 비트선 프리차지 회로, 및 메모리 셀 어레이(36A)에 포함되는 메모리 셀로 출력한다. 또, 이 강압 전원 발생 회로(40)는 「내부 전원 발생 회로」를 구성한다.The step-down power generation circuit 40 receives the power supply voltage Vcc and the ground voltage Vss from the power supply terminal 20, and generates a voltage V DC having a constant potential, thereby boosting the generated voltage V DC to the boosted power generation circuit 38B, not shown. Output to the bit line precharge circuit and the memory cells included in the memory cell array 36A. Moreover, this step-down power generation circuit 40 constitutes an "internal power generation circuit".

승압 전원 발생 회로(38B)는 강압 전원 발생 회로(40)로부터 전압 VDC를 받아 전압 Vpp(Vpp > VDC + Vthn)를 발생하여, 발생한 전압 Vpp을 행 어드레스 디코더(30)에 포함되는 워드선 드라이버로 출력한다.The step-up power generation circuit 38B receives the voltage V DC from the step-down power generation circuit 40 to generate a voltage Vpp (Vpp> V DC + Vthn), and the generated word Vpp is included in the row address decoder 30. Output to the driver.

메모리 셀 어레이(36A)는 실시예 1, 2에서의 메모리 셀 어레이(36)와 구성은 동일하지만, 그것에 포함되는 각 메모리 셀에 공급되는 전압이 강압 전원 발생 회로(40)로부터 출력되는 전압 VDC인 점에서 메모리 셀 어레이(36)와 상이하다.The memory cell array 36A has the same configuration as the memory cell array 36 in the first and second embodiments, but the voltage V DC outputted from the step-down power generating circuit 40 is supplied with the voltage supplied to each memory cell included therein. Is different from the memory cell array 36 in that respect.

반도체 기억 장치(10B)에서의 그 밖의 구성은 실시예 1에 따른 반도체 기억 장치(10)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.Since the other configuration of the semiconductor memory device 10B is the same as that of the semiconductor memory device 10 according to the first embodiment, the description thereof will not be repeated.

도 9는 실시예 3에 따른 반도체 기억 장치(10B)에서의 메모리 셀 어레이(36A)에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도이다.9 is a circuit diagram showing the configuration of memory cells arranged in a matrix in the memory cell array 36A and the peripheral circuits thereof in the semiconductor memory device 10B according to the third embodiment.

도 9를 참조하면, 메모리 셀(100A) 및 비트선 프리차지 회로(130A)는 각각 실시예 1에서의 메모리 셀(100) 및 비트선 프리차지 회로(130)의 구성에 있어서, 전원 전위 Vcc의 전원 노드(122) 대신에 도시되지 않은 강압 전원 발생 회로(40)로부터 출력되는 전압 VDC가 인가되는 전원 노드(222)를 포함한다.Referring to Fig. 9, the memory cell 100A and the bit line precharge circuit 130A each have the configuration of the memory cell 100 and the bit line precharge circuit 130 according to the first embodiment. Instead of the power supply node 122, the power supply node 222 to which the voltage V DC output from the step-down power generation circuit 40 (not shown) is applied.

메모리 셀(100A) 및 비트선 프리차지 회로(130A)에서의 그 밖의 구성은 각각 메모리 셀(100) 및 비트선 프리차지 회로(130)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다. 또한, 실시예 3에서의 메모리 셀(100A) 및 그 주변 회로의 동작도 실시예 1에서의 메모리 셀(100) 및 그 주변 회로의 동작과 동일하기 때문에, 그 설명은 반복하지 않는다.Since the other configurations in the memory cell 100A and the bit line precharge circuit 130A are the same as those of the memory cell 100 and the bit line precharge circuit 130, respectively, the description thereof will not be repeated. In addition, since the operation of the memory cell 100A and its peripheral circuit in the third embodiment is also the same as that of the memory cell 100 and its peripheral circuit in the first embodiment, the description is not repeated.

실시예 3에서는 강압 전원 발생 회로(40)에 의해서 일정 전위로 제어된 전압 VDC가 메모리 셀(100A) 및 비트선 프리차지 회로(130A)에 공급되기 때문에, 메모리 셀(100A)에 포함되는 캐패시터(114, 116)의 용량값을 필요 최저한으로 할 수 있다.In Embodiment 3, since the voltage V DC controlled to the constant potential by the step-down power generation circuit 40 is supplied to the memory cell 100A and the bit line precharge circuit 130A, the capacitor included in the memory cell 100A. The capacitance values of (114, 116) can be made the minimum required.

즉, 비트선(140, 142)의 기생 용량을 Cb, 비트선의 전위를 Vb라고 하면, 기록 동작 시에 비트선으로부터 접지 전위에 있는 기억 노드에 흘러들어 오는 전하량 Q는 수학식 2로 나타내어진다.In other words, if the parasitic capacitance of the bit lines 140 and 142 is Cb and the potential of the bit line is Vb, the amount of charge Q flowing from the bit line to the storage node at the ground potential at the time of the write operation is expressed by equation (2).

(수학식 2)(Equation 2)

Q = Cb ×VbQ = Cb × Vb

수학식 2로부터 알 수 있는 바와 같이, 전압 Vb가 변동하면 유입되는 전하량 Q가 변동하여, 특히, 전압 Vb가 높아지는 쪽으로 변동하면, 전하량 Q는 증가한다. 전하량 Q의 증가는 기억 노드의 전위 상승을 초래하여, 드라이버 트랜지스터의 오동작을 야기한다. 따라서, 전압 변동에 대하여 완강한 메모리 셀이기 위해서는, 캐패시터(114, 116)의 용량값에 마진을 갖게 해 놓아야 한다.As can be seen from Equation 2, when the voltage Vb fluctuates, the amount of charge Q flowing in fluctuates. In particular, when the voltage Vb fluctuates, the charge Q increases. An increase in the charge amount Q causes an increase in the potential of the memory node, causing a malfunction of the driver transistor. Therefore, in order to be a memory cell that is robust against voltage fluctuations, it is necessary to have a margin in the capacitance values of the capacitors 114 and 116.

그러나, 실시예 3에서는, 전압 Vb는 강압 전원 발생 회로(40)에 의해서 일정 전위로 제어된 전압 VDC이기 때문에, 메모리 셀(100A)에 유입되는 전하량 Q도 일정하게 된다. 그 때문에, 메모리 셀(100A)에 포함되는 캐패시터(114, 116)는 그 용량값이 필요 최저한으로 억제되어 있다. 따라서, 메모리 셀(100A)에서는, 데이터 기록 시에 캐패시터(114) 또는 캐패시터(116)의 충전 시간이 필요 최소한으로 억제된다.However, in the third embodiment, since the voltage Vb is the voltage V DC controlled at the constant potential by the step-down power generation circuit 40, the amount of charge Q flowing into the memory cell 100A is also constant. Therefore, the capacitors 114 and 116 contained in the memory cell 100A are suppressed to the minimum necessary for their capacitance values. Therefore, in the memory cell 100A, the charging time of the capacitor 114 or the capacitor 116 at the time of data writing is suppressed to the minimum necessary.

이상과 같이, 실시예 3에 따른 반도체 기억 장치(10B)에 따르면, 데이터의 판독/기록 시에 비트선으로부터 메모리 셀로 공급되는 전하량을 안정화했기 때문에, 메모리 셀에 포함되는 캐패시터의 용량값을 필요 최저한으로 할 수 있어, 그 결과, 기록 동작 시간이 단축된다.As described above, according to the semiconductor memory device 10B according to the third embodiment, since the amount of charge supplied from the bit line to the memory cell is stabilized at the time of reading / writing data, the capacitance value of the capacitor included in the memory cell is required to be the lowest. As a result, the recording operation time is shortened.

(실시예 4)(Example 4)

실시예 4에서는, 강압 전원 발생 회로(40)에 의해서 일정 전위로 제어된 전압 VDC가 이용되고, 또한, 비트선 프리차지 회로가 N 채널 MOS 트랜지스터로 구성된다.In the fourth embodiment, the voltage V DC controlled to the constant potential by the step-down power generation circuit 40 is used, and the bit line precharge circuit is composed of N-channel MOS transistors.

다시 도 8을 참조하면, 실시예 4에 따른 반도체 기억 장치(10C)는 실시예 3에 따른 반도체 기억 장치(10B)의 구성에 있어서, 승압 전원 발생 회로(38B) 대신에 승압 전원 발생 회로(38C)를 구비한다. 승압 전원 발생 회로(38C)는 발생한 전압 Vpp를 행 어드레스 디코더(30)에 포함되는 워드선 드라이버로 출력함과 동시에, 도시되지 않은 BLPC 신호 발생 회로에도 출력하는 점에서 승압 전원 발생 회로(38B)와 상이하다. 반도체 기억 장치(10C)에서의 그 밖의 구성은 반도체 기억 장치(10B)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.Referring back to FIG. 8, in the configuration of the semiconductor memory device 10B according to the third embodiment, the semiconductor memory device 10C according to the fourth embodiment includes a boosted power generation circuit 38C instead of the boosted power generation circuit 38B. ). The boosted power generation circuit 38C outputs the generated voltage Vpp to the word line driver included in the row address decoder 30 and also to the BLPC signal generation circuit (not shown). Different. Since the other structure in the semiconductor memory device 10C is the same as that of the semiconductor memory device 10B, the description thereof is not repeated.

도 10은 실시예 4에 따른 반도체 기억 장치(10C)에서의 메모리 셀 어레이(36A)에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도이다.FIG. 10 is a circuit diagram showing the configuration of memory cells arranged in a matrix in the memory cell array 36A and the peripheral circuits of the semiconductor memory device 10C according to the fourth embodiment.

도 10을 참조하면, 비트선쌍(140, 142)에는 비트선 프리차지 회로(230A)가 접속된다. 비트선 프리차지 회로(230A)는, 실시예 2에서의 비트선 프리차지 회로(230)의 구성에 있어서, 전원 전위 Vcc의 전원 노드(122) 대신에 일정 전위로 제어된 전압 VDC가 인가되는 전원 노드(222)를 포함한다. 비트선 프리차지 회로(230A)의 그 밖의 구성은 비트선 프리차지 회로(230)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.Referring to FIG. 10, a bit line precharge circuit 230A is connected to the bit line pairs 140 and 142. In the configuration of the bit line precharge circuit 230 in the second embodiment, the bit line precharge circuit 230A is applied with a voltage V DC controlled to a constant potential instead of the power supply node 122 of the power source potential Vcc. Power node 222. Since the other configuration of the bit line precharge circuit 230A is the same as that of the bit line precharge circuit 230, the description thereof will not be repeated.

또한, 도 10에 표시되는 그 밖의 회로의 구성은 도 7에 나타낸 회로의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다. 또한, 실시예 4에서의 메모리 셀(100A) 및 그 주변 회로의 동작도 실시예 1에서의 메모리 셀(100) 및 그 주변 회로의 동작과 동일하기 때문에, 그 설명은 반복하지 않는다.In addition, since the structure of the other circuit shown in FIG. 10 is the same as that of the circuit shown in FIG. 7, the description is not repeated. In addition, since the operation of the memory cell 100A and its peripheral circuit in the fourth embodiment is also the same as the operation of the memory cell 100 and its peripheral circuit in the first embodiment, the description is not repeated.

실시예 4에 따른 반도체 기억 장치(10C)에 따르면, 데이터의 판독/기록 시에 비트선으로부터 메모리 셀로 공급되는 전하량을 안정화한 후, 또한, 메모리 셀(100A)을 구성하는 대량 트랜지스터와 동일한 도전형의 N 채널 MOS 트랜지스터로 비트선 프리차지 회로(230A)가 구성되기 때문에, 기록 동작 시간이 단축됨과 동시에, 장치 면적도 축소된다.According to the semiconductor memory device 10C according to the fourth embodiment, after the amount of charge supplied from the bit line to the memory cell at the time of reading / writing data is stabilized, the same conductivity type as that of the large-capacity transistor constituting the memory cell 100A is also provided. Since the bit line precharge circuit 230A is constituted by the N-channel MOS transistors, the write operation time is shortened and the device area is also reduced.

또, 지금까지 나타낸 실시예에서는, 메모리 셀의 셀 비를 1로 했지만, 셀 비가 2보다도 작으면, 셀 비가 2.5∼3 이상이던 종래의 SRAM에 대하여 셀 면적의 축소 효과가 있다.In the embodiment shown so far, the cell ratio of the memory cell is set to 1, but when the cell ratio is smaller than 2, there is an effect of reducing the cell area with respect to the conventional SRAM whose cell ratio is 2.5 to 3 or more.

또한, 지금까지 나타낸 실시예에서는, 캐패시터(114, 116)를 마련함으로써 셀 비가 1이더라도 안정한 판독 동작이 실현되었지만, 기억 노드(118, 120)가 캐패시터(114, 116)에 상당하는 용량값을 구비하면, 기억 노드(118, 120)에 별도로 캐패시터를 마련할 필요는 없으며, 이 경우도 캐패시터(114, 116)가 마련되는 경우와 동일한 기능이 실현할 수 있다.Further, in the embodiment shown so far, stable reading operation is realized even when the cell ratio is 1 by providing the capacitors 114 and 116, but the memory nodes 118 and 120 have capacitance values corresponding to the capacitors 114 and 116. In this case, it is not necessary to provide a capacitor separately in the storage nodes 118 and 120, and in this case, the same function as that in which the capacitors 114 and 116 are provided can be realized.

또한, 지금까지 나타낸 실시예에서는 부하 소자로서 P 채널 TFT(110, 112)이 마련되었지만, P 채널 TFT(110, 112) 대신에 폴리실리콘으로 형성된 고저항 소자를 마련하더라도 된다.In addition, although the P channel TFTs 110 and 112 were provided as load elements in the embodiment shown so far, a high resistance element formed of polysilicon may be provided instead of the P channel TFTs 110 and 112.

이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허청구범위에 의해서 표시되며, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.The disclosed embodiments are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is indicated by the claims rather than the description of the above-described embodiments, and is intended to include the meaning equivalent to the claims and all modifications within the scope.

이상 설명한 바와 같이, 본 발명에 의하면, 레티오리스를 실현하여 메모리 셀의 면적을 축소하고, 고집적화를 실현함과 동시에, 저전압 하에서 안정하고 또한 고속으로 동작하는 반도체 기억 장치를 얻을 수 있다.As described above, according to the present invention, it is possible to obtain a semiconductor memory device capable of realizing a rethio lease, reducing the area of a memory cell, realizing high integration, and stably and rapidly operating at low voltage.

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 구성을 개념적으로 나타내는 전체 블럭도,1 is an overall block diagram conceptually showing a configuration of a semiconductor memory device according to Embodiment 1 of the present invention;

도 2는 실시예 1에 따른 반도체 기억 장치에서의 메모리 셀 어레이에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도,FIG. 2 is a circuit diagram showing the configuration of a memory cell and its peripheral circuits arranged in a matrix in a memory cell array in the semiconductor memory device according to the first embodiment; FIG.

도 3은 데이터 판독 시에 있어서의 기억 노드, 비트선쌍 및 워드선의 전위 변화를 나타내는 도면,3 is a diagram showing potential changes of a storage node, a bit line pair, and a word line when data is read;

도 4는 도 2에 나타내는 메모리 셀에서의 판독 동작에서, 캐패시터의 용량값에 대한 기억 노드의 최대 전위의 의존성을 나타낸 도면,FIG. 4 is a diagram showing the dependence of the maximum potential of the storage node on the capacitance value of the capacitor in the read operation in the memory cell shown in FIG. 2;

도 5는 도 1에 나타내는 메모리 셀 어레이에서의 메모리 셀의 어레이 배치를 도시하는 도면,FIG. 5 is a diagram showing an array arrangement of memory cells in the memory cell array shown in FIG. 1;

도 6은 도 5에 나타내는 비트선 프리차지 회로의 활성 상태를 설명하는 타이밍차트,6 is a timing chart for explaining an active state of the bit line precharge circuit shown in FIG. 5;

도 7은 실시예 2에 따른 반도체 기억 장치에서의 메모리 셀 어레이에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도,FIG. 7 is a circuit diagram showing the configuration of a memory cell and its peripheral circuits arranged in a matrix in a memory cell array in the semiconductor memory device according to the second embodiment; FIG.

도 8은 본 발명의 실시예 3에 따른 반도체 기억 장치의 구성을 개념적으로 나타내는 전체 블럭도,8 is an overall block diagram conceptually showing the configuration of a semiconductor memory device according to a third embodiment of the present invention;

도 9는 실시예 3에 따른 반도체 기억 장치에서의 메모리 셀 어레이에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도,9 is a circuit diagram showing a configuration of a memory cell arranged in a matrix in a memory cell array and a peripheral circuit thereof in the semiconductor memory device according to the third embodiment;

도 10은 실시예 4에 따른 반도체 기억 장치에서의 메모리 셀 어레이에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도.Fig. 10 is a circuit diagram showing the structure of a memory cell and its peripheral circuits arranged in a matrix in a memory cell array in the semiconductor memory device according to the fourth embodiment.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

10, 10A, 10B, 10C : 반도체 기억 장치10, 10A, 10B, 10C: semiconductor memory

12 : 행 어드레스 단자12: row address terminal

14 : 열 어드레스 단자14: column address terminal

16 : 제어 신호 단자16: control signal terminal

18 : 데이터 입출력 단자18: data input / output terminal

20 : 전원 단자20: power supply terminal

22 : 행 어드레스 버퍼22: row address buffer

24 : 열 어드레스 버퍼24: column address buffer

26 : 제어 신호 버퍼26: control signal buffer

28 : 입출력 버퍼28: I / O buffer

30 : 행 어드레스 디코더30: row address decoder

32 : 열 어드레스 디코더32: column address decoder

34 : 센스 앰프/기록 드라이버34: sense amplifier / recording driver

35 : 멀티플렉서35: multiplexer

36, 36A : 메모리 셀 어레이36, 36A: memory cell array

38, 38A, 38B, 38C : 승압 전원 발생 회로38, 38A, 38B, 38C: Boosted Power Generation Circuit

40 : 강압 전원 발생 회로40: step-down power generation circuit

100, 100A : 메모리 셀100, 100A: memory cell

102~108, 232~236 : N 채널 MOS 트랜지스터102-108, 232-236: N-channel MOS transistor

110, 112 : P 채널 MOS 트랜지스터110, 112: P-channel MOS transistor

Claims (3)

데이터를 기억하는 메모리 셀과,A memory cell for storing data, 상기 메모리 셀과 접속되는 워드선과,A word line connected to said memory cell, 상기 메모리 셀과 접속되고, 각 비트선이 제 1 용량값을 갖는 비트선쌍과,A bit line pair connected to the memory cell, each bit line having a first capacitance value; 상기 비트선쌍을 전원 전위로 프리차지하는 비트선 프리차지 회로와,A bit line precharge circuit for precharging the pair of bit lines to a power supply potential; 상기 전원 전위보다도 높은 제 1 전위의 전압을 발생하는 승압 회로와,A boosting circuit for generating a voltage at a first potential higher than the power supply potential; 상기 승압 회로로부터 상기 제 1 전위의 전압을 받아, 상기 제 1 전위의 전압으로 상기 워드선을 활성화하는 워드선 활성화 회로A word line activation circuit that receives the voltage of the first potential from the boosting circuit and activates the word line at the voltage of the first potential 를 구비하되,Provided with 상기 메모리 셀은,The memory cell, 각각이 부하 소자 및 구동 소자로 이루어지고, 교차 접속되는 제 1 및 제 2 인버터와,First and second inverters each consisting of a load element and a driving element and cross-connected; 상기 제 1 인버터의 출력 노드 및 상기 제 2 인버터의 입력 노드에 접속되고, 상기 제 1 용량값의 1/8 이상의 제 2 용량값을 갖는 제 1 기억 노드와,A first storage node connected to an output node of the first inverter and an input node of the second inverter, the first storage node having a second capacitance value equal to or greater than 1/8 of the first capacitance value; 상기 제 2 인버터의 출력 노드 및 상기 제 1 인버터의 입력 노드에 접속되고, 상기 제 2 용량값을 갖는 제 2 기억 노드와,A second storage node connected to an output node of the second inverter and an input node of the first inverter, the second storage node having the second capacitance value; 상기 제 1 및 제 2 기억 노드를 상기 비트선쌍의 한쪽 및 다른쪽의 비트선과 각각 접속하는 제 1 및 제 2 게이트 소자를 포함하며,First and second gate elements connecting the first and second memory nodes with one and the other of the bit line pairs, respectively; 상기 구동 소자의 전류 구동 능력은 상기 제 1 및 제 2 게이트 소자의 전류 구동 능력의 2배보다도 작은The current driving capability of the drive element is less than twice the current driving capability of the first and second gate elements. 반도체 기억 장치.Semiconductor memory device. 제 1 항에 있어서,The method of claim 1, 상기 메모리 셀은,The memory cell, 한쪽이 상기 제 1 기억 노드에 접속되고, 다른쪽이 정전위 노드에 접속되는 제 1 용량 소자와,A first capacitive element, one of which is connected to the first storage node, and the other of which is connected to the electrostatic potential node; 한쪽이 상기 제 2 기억 노드에 접속되고, 다른쪽이 상기 정전위 노드에 접속되는 제 2 용량 소자를 더 포함하며,A second capacitive element, one of which is connected to the second storage node and the other of which is connected to the electrostatic potential node, 상기 제 1 및 제 2 기억 노드는 각각 상기 제 1 및 제 2 용량 소자가 접속됨으로써 상기 제 2 용량값을 갖는The first and second memory nodes each have the second capacitance value by being connected to the first and second capacitors. 반도체 기억 장치.Semiconductor memory device. 행렬 형상으로 배치되고, 또한, 데이터를 기억하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,A memory cell array arranged in a matrix shape and further comprising a plurality of memory cells for storing data; 상기 메모리 셀 어레이의 행마다 배열되는 복수의 워드선과,A plurality of word lines arranged for each row of the memory cell array; 상기 메모리 셀 어레이의 열마다 배열되고, 각 비트선이 제 1 용량값을 갖는 복수의 비트선쌍과,A plurality of pairs of bit lines arranged for each column of the memory cell array, each bit line having a first capacitance value; 대응하는 비트선쌍을 전원 전위로 프리차지하는 복수의 비트선 프리차지 회로와,A plurality of bit line precharge circuits for precharging corresponding bit line pairs to a power supply potential; 상기 전원 전위보다도 높은 소정의 전위의 전압을 발생하는 승압 회로와,A boosting circuit for generating a voltage having a predetermined potential higher than the power supply potential; 상기 승압 회로로부터 상기 소정 전위의 전압을 받아, 상기 소정 전위의 전압으로 대응하는 워드선을 활성화하는 복수의 워드선 활성화 회로A plurality of word line activation circuits for receiving a voltage of the predetermined potential from the boosting circuit and activating a word line corresponding to the voltage of the predetermined potential 를 구비하되,Provided with 상기 복수의 메모리 셀 각각은,Each of the plurality of memory cells, 각각이 부하 소자 및 구동 소자로 이루어지고, 교차 접속되는 제 1 및 제 2 인버터와,First and second inverters each consisting of a load element and a driving element and cross-connected; 상기 제 1 인버터의 출력 노드 및 상기 제 2 인버터의 입력 노드에 접속되고, 상기 제 1 용량값의 1/8 이상의 제 2 용량값을 갖는 제 1 기억 노드와,A first storage node connected to an output node of the first inverter and an input node of the second inverter, the first storage node having a second capacitance value equal to or greater than 1/8 of the first capacitance value; 상기 제 2 인버터의 출력 노드 및 상기 제 1 인버터의 입력 노드에 접속되고, 상기 제 2 용량값을 갖는 제 2 기억 노드와,A second storage node connected to an output node of the second inverter and an input node of the first inverter, the second storage node having the second capacitance value; 상기 제 1 및 제 2 기억 노드를 대응하는 비트선쌍의 한쪽 및 다른쪽의 비트선과 각각 접속하는 제 1 및 제 2 게이트 소자를 포함하며,First and second gate elements connecting the first and second memory nodes to one and the other of the corresponding bit line pairs, respectively; 상기 구동 소자의 전류 구동 능력은 상기 제 1 및 제 2 게이트 소자의 전류 구동 능력의 2배보다도 작고,The current drive capability of the drive element is less than twice the current drive capability of the first and second gate elements, 상기 복수의 워드선 중 어느 하나가 활성화되어 있을 때, 그 활성화되어 있는 워드선에 직교하는 비트선쌍에 대응하는 비트선 프리차지 회로가 불활성화되는When any one of the plurality of word lines is activated, the bit line precharge circuit corresponding to the bit line pair orthogonal to the activated word line is deactivated. 반도체 기억 장치.Semiconductor memory device.
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