KR0170694B1 - Sense amplifier pull-down driving circuit of semiconductor memory device - Google Patents

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KR0170694B1 KR1019950036648A KR19950036648A KR0170694B1 KR 0170694 B1 KR0170694 B1 KR 0170694B1 KR 1019950036648 A KR1019950036648 A KR 1019950036648A KR 19950036648 A KR19950036648 A KR 19950036648A KR 0170694 B1 KR0170694 B1 KR 0170694B1
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Abstract

본 발명은 센스 증폭기 풀다운 구동회로에 관해 게시한다. 종래의 센스 증폭기 풀다운 구동회로에서는 NMOS 트랜지스터를 사용하므로 소비전력을 증가시키고 누설전류를 유발하여 반도체 장치의 특성을 저하시키는 결과를 가져왔다. 그러나, 본 발명은 센스 증폭기 풀다운 구동회로에서 NMOS 트랜지스터 대신에 PMOS 트랜지스터를 사용하거나 또는 부하저항의 역할을 하는 MOS 트랜지스터나 아니면 다이오드를 NMOS 트랜지스터와 함께 사용하여 소비전력을 감소시키고 또 메모리 셀 트랜지스터의 채널을 통해 흐르는 누설전류를 방지함으로써 반도체 장치의 특성을 향상시킬 수가 있다.The present invention relates to a sense amplifier pulldown drive circuit. In the conventional sense amplifier pull-down driving circuit, NMOS transistors are used, resulting in increased power consumption and leakage current, resulting in deterioration of semiconductor device characteristics. However, the present invention reduces the power consumption by using a PMOS transistor in place of the NMOS transistor in the sense amplifier pull-down driving circuit, or by using a MOS transistor or a diode together with the NMOS transistor and reducing the channel of the memory cell transistor. It is possible to improve the characteristics of the semiconductor device by preventing the leakage current flowing through it.

Description

반도체 메모리 장치의 센스(SENSE) 증폭기 풀다운(PULL-DOWN) 구동회로SENSE amplifier pull-down driving circuit of semiconductor memory device

제1도는 종래의 센스 증폭기 풀다운 구동회로를 사용한 반도체 메모리 장치의 집적회로.1 is an integrated circuit of a semiconductor memory device using a conventional sense amplifier pull-down driving circuit.

제2도는 본 발명의 일 예에 의한 센스 증폭기 풀다운 구동회로를 사용한 반도체 메모리 장치의 집적회로.2 is an integrated circuit of a semiconductor memory device using a sense amplifier pull-down driving circuit according to an embodiment of the present invention.

제3도는 상기 제1도와 제2도에 도시한 센스 증폭기 풀다운 구동회로의 출력 파형을 비교하기 위하여 도시한 도면.3 is a diagram for comparing output waveforms of the sense amplifier pull-down driving circuits shown in FIGS. 1 and 2;

제4도는 본 발명의 다른 예에 의한 센스 증폭기 풀다운 구동회로를 사용한 반도체 메모리 장치의 집적회로.4 is an integrated circuit of a semiconductor memory device using a sense amplifier pull-down driving circuit according to another embodiment of the present invention.

제5도는 본 발명의 또 다른 예에 의한 센스 증폭기 풀다운 구동회로를 사용한 반도체 메모리 장치의 집적회로.5 is an integrated circuit of a semiconductor memory device using a sense amplifier pull-down driving circuit according to another embodiment of the present invention.

제6도는 본 발명의 또 다른 예에 의한 센스 증폭기 풀다운 구동회로를 사용한 반도체 메모리 장치의 집적회로.6 is an integrated circuit of a semiconductor memory device using a sense amplifier pull-down driving circuit according to another embodiment of the present invention.

본 발명은 반도체 메모리 장치의 집적회로에 관한 것으로서, 특히 반도체 메모리 장치의 소비전력을 감소시키고 동작 특성을 향상시키며 메모리 데이타의 보유시간을 개선할 수 있는 센스 증폭기 풀다운 구동회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit of a semiconductor memory device, and more particularly, to a sense amplifier pull-down driving circuit capable of reducing power consumption, improving operating characteristics, and improving retention time of memory data.

반도체 메모리 장치는 전원공급이 중단되면 메모리 내용을 손실하는 휘발성(Volatile) 메모리장치와 전원공급이 중단되어도 메모리 내용을 계속 저장하는 비휘발성(Non Volatile) 메모리장치가 있다. 상기 휘발성 메모리장치는 에스램(SRAM)과 디램(DRAM)으로 구분되며, 상기 디램은 전원공급이 유지되는 상태에서 메모리 내용을 계속 보유하기 위해서는 일정한 시간마다 메모리 셀에 리플래쉬 사이클(Refresh Cycle)을 제공해야 한다. 최근에는 디램의 메모리 용량이 급속도로 커지고 있는데 상기 용량이 커진다는 것은 메모리 셀의 증가를 의미한다. 메모리 셀이 증가하면 그만큼 저장(write), 독출(read) 또는 리프레쉬하기 위한 신호의 1주기(cycle) 동안에 데이타를 재충전(restore)해야할 메모리 셀의 수가 많아지게 된다.Semiconductor memory devices include a volatile memory device that loses memory contents when a power supply is interrupted, and a nonvolatile memory device that continuously stores memory contents even when a power supply is stopped. The volatile memory device is classified into an SRAM and a DRAM, and the DRAM has a refresh cycle in a memory cell at regular intervals in order to keep the contents of the memory while the power is maintained. Must be provided. Recently, the memory capacity of the DRAM is rapidly increasing, which means that the memory cell increases. As the number of memory cells increases, the number of memory cells to which data must be restored during one cycle of a signal for writing, reading, or refreshing increases.

이 때, 데이타를 재충전하기 위해서는 비트라인을 통해 센스 증폭기의 센싱(sensing) 동작이 이루어져야 함으로 신호의 1주기 동안에 재충전해야 할 메모리 셀의 수가 많으면 센싱에 필요한 소비전류가 그만큼 증가하게 된다. 상기 소비전류의 증가는 반도체 기판의 잡음(noise)을 유발하고 그것은 곧 반도체 장치의 동작 특성에 악영향을 미치게 된다. 따라서 이에 대한 대책이 강구되어야 한다.At this time, in order to recharge the data, the sensing operation of the sense amplifier must be performed through the bit line. If the number of memory cells to be recharged during one cycle of the signal is large, the current consumption required for sensing increases by that much. The increase in current consumption causes noise in the semiconductor substrate, which in turn adversely affects the operating characteristics of the semiconductor device. Therefore, countermeasures should be taken.

다음은 종래의 기술에 관해 살펴보기로 한다.Next, the conventional technology will be described.

제1도는 종래의 센스 증폭기 풀다운 구동회로를 사용한 반도체 메모리 장치의 집적회로를 나타낸다. 그 구조를 보면, 워드라인(33), 비트라인(7) 및 상보비트라인(9)을 갖는 메모리 셀 어레이(1)가 있고 상기 메모리 셀 어레이(1)에 두 개의 NMOS 트랜지스터들(25, 27)로 구성된 센스 증폭기(3)가 연결되어 있다. 상기 트랜지스터(25)는 드레인이 비트라인(7)에 접속되고 게이트가 상보비트라인(9)에 접속되며 소오스는 상기 트랜지스터(27)의 드레인에 접속된다. 상기 트랜지스터(27)은 드레인이 상기 트랜지스터(25)의 소오스에, 게이트는 비트라인(7)에, 소오스는 상보비트라인(9)에 접속된다.1 shows an integrated circuit of a semiconductor memory device using a conventional sense amplifier pull-down driving circuit. In its structure, there is a memory cell array 1 having a word line 33, a bit line 7 and a complementary bit line 9 and two NMOS transistors 25, 27 in the memory cell array 1; The sense amplifier 3 consisting of) is connected. The transistor 25 has a drain connected to the bit line 7, a gate connected to the complementary bit line 9, and a source connected to the drain of the transistor 27. The transistor 27 has a drain connected to the source of the transistor 25, a gate connected to the bit line 7, and a source connected to the complementary bit line 9.

상기 센스 증폭기(3)와 메모리 셀 어레이(1) 사이에는 비트라인 프리차지(precharge)회로가 구성된다. 상기 프리차지회로는 두 개의 NMOS 트랜지스터(21, 23)로 구성된다. 상기 트랜지스터(21)은 드레인이 비트라인(7)에 접속되고 소오스는 상기 트랜지스터(23)의 드레인에 접속되며 게이트는 제1신호단자(11)에 접속된다. 상기 트랜지스터(23)은 드레인이 상기 트랜지스터(21)의 소오스와 제1고정전인 VBL(약 1/2VCC)(13)에 접속되고 소오스는 상보비트라인(9)에 접속되며 게이트는 제1신호단자(11)에 접속된다.A bit line precharge circuit is formed between the sense amplifier 3 and the memory cell array 1. The precharge circuit is composed of two NMOS transistors 21 and 23. The transistor 21 has a drain connected to the bit line 7, a source connected to the drain of the transistor 23, and a gate connected to the first signal terminal 11. The transistor 23 has a drain connected to a source of the transistor 21 and a VBL (about 1/2 VCC) 13 having a first fixed voltage, a source connected to a complementary bit line 9, and a gate of the first signal terminal. (11).

상기 센스 증폭기 회로(3)와 센스 증폭기 풀다운 구동회로(5)는 LAB노드(15)를 통해 서로 연결되어 있다. 상기 센스 증폭기 풀다운 구동회로(5)는 NMOS 트랜지스터(31)로 구성되어 있다. 상기 트랜지스터(31)은 드레인이 트랜지스터(27)의 드레인에 접속되고 게이트는 제2신호단자(19)에 접속되며 소오스(17)는 제2고정전위(VSS)에 접속되어 있다.The sense amplifier circuit 3 and the sense amplifier pull-down driving circuit 5 are connected to each other via a LAB node 15. The sense amplifier pull-down driving circuit 5 is composed of an NMOS transistor 31. The transistor 31 has a drain connected to the drain of the transistor 27, a gate connected to the second signal terminal 19, and a source 17 connected to the second fixed potential VSS.

또한 상기 센스증폭기 회로(3)와 센스 증폭기 풀다운 구동회로(5) 사이에 NMOS 트랜지스터(29)로 구성된 LAB 프리차지회로가 연결되어 있다. 상기 트랜지스터(29)는 드레인이 LAB 노드(15)에 접속되고 게이트가 제1신호단자(11)에 접속되며 소오스가 제1고정전위인(VBL)(13)에 접속되어 있다.In addition, a LAB precharge circuit composed of an NMOS transistor 29 is connected between the sense amplifier circuit 3 and the sense amplifier pull-down driving circuit 5. The transistor 29 has a drain connected to the LAB node 15, a gate connected to the first signal terminal 11, and a source connected to a VBL 13 having a first fixed potential.

제1도에 도시한 회로의 동작상태를 보면, 반도체 장치가 대기상태(stand-by)에서는 제1신호단자(11)는 '1' 레벨이고, 제2신호단자(19)가 '0'레벨이므로 상기 제1신호단자(11)에 연결된 트랜지스터(21, 23, 29)는 온(ON)이 되고, 트랜지스터(25, 27, 31)은 오프(OFF)된다. 따라서 비트라인(7)과 상보비트라인(9) 및 LAB노드(15) 전위는 제1고정전위(VBL)(13)로 프리차지되어 있다.Referring to the operation state of the circuit shown in FIG. 1, when the semiconductor device is in a stand-by state, the first signal terminal 11 is at a '1' level, and the second signal terminal 19 is at a '0' level. Therefore, the transistors 21, 23, 29 connected to the first signal terminal 11 are turned on, and the transistors 25, 27, and 31 are turned off. Accordingly, the bit line 7, the complementary bit line 9, and the LAB node 15 potentials are precharged by the first fixed potential VBL 13.

상기 반도체 장치가 대기상태에서 동작상태로 되면 제1신호단자(11)가 '0'레벨이 되어 트랜지스터(21, 23, 29)는 오프되고 메모리 셀 어레이의 워드라인(33)이 '1'레벨이 되어 특정 메모리 셀이 선택된다. 다음에 제2신호단자(19)가 '1'레벨로 되어 상기 트랜지스터(31)가 온되고 LAB노드(15) 전위는 제1고정전위에서 제2고정전위(VSS)로 하강한다. 제3도의 41의 상태에서 43의 상태로 변경된다. 즉, 상기 비트라인 프리차지 회로의 트랜지스터들(21, 23, 29)이 오프 상태이므로 비트라인(7) 및 상보비트라인(9)은 '1' 레벨이 되어 센스 증폭기 회로의 트랜지스터들(25, 27)이 온이 되므로 메모리 셀에 대한 센싱이 이루어진다.When the semiconductor device is operated in a standby state, the first signal terminal 11 becomes '0' level so that the transistors 21, 23, and 29 are turned off, and the word line 33 of the memory cell array is '1' level. The specific memory cell is then selected. Next, the second signal terminal 19 becomes '1' level, the transistor 31 is turned on, and the potential of the LAB node 15 is lowered from the first fixed potential to the second fixed potential VSS. The state changes from the 41 state in FIG. 3 to the 43 state. That is, since the transistors 21, 23, and 29 of the bit line precharge circuit are in an off state, the bit line 7 and the complementary bit line 9 are at a '1' level so that the transistors 25, Since 27) is turned on, sensing of the memory cell is performed.

상술한 바와 같이, 종래의 센스 증폭기 풀다운 구동회로는 트랜지스터의 접지전위로 VSS를 사용하고 있기 때문에 센스 증폭기가 동작되고 있는 동안에 센스 증폭기로부터 상기 풀다운 구동회로로 구동전류가 흐르게 되어 고집적도의 반도체 메모리 장치에서는 소비전류를 증가시켜 과다한 소비전력을 가져오고, 상기 소비 전류의 증가는 기판의 잡음을 유발하여 반도체 장치의 특성을 저하시키는 결과를 가져온다. 또한 반도체 장치의 동작상태에서의 기판 잡음은 선택되지 않은 워드선의 전위를 상승시킴으로 메모리 셀 트랜지스터의 채널을 통한 누설전류를 유발하여 데이터 보유시간을 단축시킨다.As described above, since the conventional sense amplifier pull-down driving circuit uses VSS as the ground potential of the transistor, a driving current flows from the sense amplifier to the pull-down driving circuit while the sense amplifier is operating, so that a high density semiconductor memory device is provided. In the present invention, the power consumption increases, resulting in excessive power consumption, and the increase of the current consumption causes noise of the substrate, resulting in deterioration of the characteristics of the semiconductor device. In addition, the substrate noise in the operating state of the semiconductor device raises the potential of the unselected word lines to cause leakage current through the channel of the memory cell transistor, thereby shortening the data retention time.

따라서 본 발명의 목적은 구동전위를 접지전위(VSS)보다 약간 높게 만들 수 있는 센스 증폭기 풀다운 구동회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a sense amplifier pull-down driving circuit which can make the driving potential slightly higher than the ground potential VSS.

상기 목적을 달성하기 위하여 본 발명은, 비트라인과 상보비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인과 상보비트라인에 접속되어 비트라인과 상보비트라인을 프리차지시키는 회로와, 상기 비트라인과 상보비트라인에 접속된 센스 증폭기 회로와, 상기 센스 증폭기 회로에 연결된 센스 증폭기 풀다운 구동회로와, 상기 센스 증폭기 풀다운 구동회로를 프리차지시키는 회로를 갖는 반도체 메모리 장치의 집적회로에 있어서, 상기 센스 증폭기 풀다운 구동회로는 PMOS 트랜지스터로 구성하는 반도체 메모리 장치의 집적회로를 제공한다.In order to achieve the above object, the present invention provides a memory cell array having a bit line and a complementary bit line, a circuit connected to the bit line and the complementary bit line to precharge the bit line and the complementary bit line; A sense amplifier pull-down circuit comprising a sense amplifier circuit connected to a complementary bit line, a sense amplifier pull-down driving circuit connected to the sense amplifier circuit, and a circuit for precharging the sense amplifier pull-down driving circuit. The driver circuit provides an integrated circuit of a semiconductor memory device composed of PMOS transistors.

또, 비트라인과 상보비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인과 상보비트라인에 접속되어 비트라인과 상보비트라인을 프리차지시키는 회로와, 상기 비트라인과 상보비트라인에 접속된 센스 증폭기 회로와, 상기 센스 증폭기 회로에 연결된 센스 증폭기 풀다운 구동회로와, 상기 센스 증폭기 풀다운 구동회로를 프리차지시키는 회로를 갖는 반도체 메모리 장치의 집적회로에 있어서, 상기 센스 증폭기 풀다운 구동회로는 게이트와 트레인이 접속된 NMOS 트랜지스터와 일반적인 NMOS 트랜지스터로 구성하는 반도체 메모리 장치의 집적회로를 제공한다.A memory cell array having bit lines and complementary bit lines, circuits connected to the bit lines and complementary bit lines to precharge bit lines and complementary bit lines, and sense amplifiers connected to the bit lines and complementary bit lines; 10. An integrated circuit of a semiconductor memory device having a circuit, a sense amplifier pull-down driving circuit connected to the sense amplifier circuit, and a circuit for precharging the sense amplifier pull-down driving circuit, wherein the sense amplifier pull-down driving circuit is connected to a gate and a train. An integrated circuit of a semiconductor memory device comprising an NMOS transistor and a general NMOS transistor is provided.

상기 NMOS 트랜지스터가 온이 될 때 상기 게이트와 드레인이 접속된 NMOS 트랜지스터가 부하저항 역할을 하여 상기 센스 증폭기 풀다운 구동회로의 동작시 구동전위는 접지전위(VSS)보다 높아진다.When the NMOS transistor is turned on, the NMOS transistor connected to the gate and the drain serves as a load resistance, and the driving potential of the sense amplifier pull-down driving circuit is higher than the ground potential VSS.

또, 비트라인과 상보비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인과 상보비트라인에 접속되어 비트라인과 상보비트라인을 프리차지시키는 회로와, 상기 비트라인과 상보비트라인에 접속된 센스 증폭기 회로와, 상기 센스 증폭기 회로에 연결된 센스 증폭기 풀다운 구동회로와, 상기 센스 증폭기 풀다운 구동회로를 프리차지시키는 회로를 갖는 반도체 메모리 장치의 집적회로에 있어서, 상기 센스 증폭기 풀다운 구동회로는 게이트와 소오스가 접속된 PMOS 트랜지스터와 일반적인 NMOS 트랜지스터로 구성하는 반도체 메모리 장치의 집적회로를 제공한다.A memory cell array having bit lines and complementary bit lines, circuits connected to the bit lines and complementary bit lines to precharge bit lines and complementary bit lines, and sense amplifiers connected to the bit lines and complementary bit lines; 10. An integrated circuit of a semiconductor memory device having a circuit, a sense amplifier pull-down driving circuit connected to the sense amplifier circuit, and a circuit for precharging the sense amplifier pull-down driving circuit, wherein the sense amplifier pull-down driving circuit is connected to a gate and a source. An integrated circuit of a semiconductor memory device comprising a PMOS transistor and a general NMOS transistor is provided.

상기 NMOS 트랜지스터가 온이 될 때 상기 게이트와 소오스가 접속된 PMOS 트랜지스터가 부하저항 역할을 하여 상기 센스 증폭기 풀다운 구동회로의 구동전위는 접지전위(VSS)보다 높아진다.When the NMOS transistor is turned on, the PMOS transistor connected to the gate and the source serves as a load resistance, and the driving potential of the sense amplifier pull-down driving circuit is higher than the ground potential VSS.

또, 비트라인과 상보비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인과 상보비트라인에 접속되어 비트라인과 상보비트라인을 프리차지시키는 회로와, 상기 비트라인과 상보비트라인에 접속된 센스 증폭기 회로와, 상기 센스 증폭기 회로에 연결된 센스 증폭기 풀다운 구동회로와, 상기 센스 증폭기 풀다운 구동회로를 프리차지시키는 회로를 갖는 반도체 메모리 장치의 집적회로에 있어서, 상기 센스 증폭기 풀다운 구동회로는 다이오드와 NMOS 트랜지스터로 구성하는 반도체 메모리 장치의 집적회로를 제공한다A memory cell array having bit lines and complementary bit lines, circuits connected to the bit lines and complementary bit lines to precharge bit lines and complementary bit lines, and sense amplifiers connected to the bit lines and complementary bit lines; 10. An integrated circuit of a semiconductor memory device having a circuit, a sense amplifier pull-down driving circuit connected to the sense amplifier circuit, and a circuit for precharging the sense amplifier pull-down driving circuit, wherein the sense amplifier pull-down driving circuit comprises a diode and an NMOS transistor. An integrated circuit of a semiconductor memory device is provided.

상기 NMOS 트랜지스터가 온이 될 때 상기 다이오드의 내부저항에 의해 풀다운 구동회로의 구동전위는 접지전위(VSS)보다 높아진다.When the NMOS transistor is turned on, the driving potential of the pull-down driving circuit is higher than the ground potential VSS due to the internal resistance of the diode.

상기 본 발명에 의하여 센스 증폭기 풀다운 구동회로의 구동전위를 접지전위(VSS)보다 높게 할 수 있기 때문에 센싱에 의한 전류소모를 감소시켜 반도체 장치의 특성을 향상시킬 수가 있다.According to the present invention, the driving potential of the sense amplifier pull-down driving circuit can be made higher than the ground potential VSS, so that the current consumption due to sensing can be reduced, thereby improving the characteristics of the semiconductor device.

이하, 첨부 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 일 실시예에 의한 센스 증폭기 풀다운 구동회로를 사용한 반도체 메모리 장치의 집적회로를 나타낸다. 그 구조를 보면, 워드라인(83), 비트라인(57) 및 상보비트라인(59)을 갖는 메모리 셀 어레이(51)가 있고 상기 메모리 셀 어레이(51)에 두 개의 NMOS 트랜지스터들(75, 76)로 구성된 센스 증폭기(53)가 연결되어 있다. 상기 트랜지스터(75)는 드레인이 비트라인(57)에 접속되고 게이트가 상보비트라인(59)에 접속되며 소오스는 상기 트랜지스터(77)의 드레인에 접속된다. 상기 트랜지스터(77)는 드레인이 트랜지스터(75)의 소오스에, 게이트는 비트라인(57)에, 소오스는 상보비트라인(59)에 접속된다.2 illustrates an integrated circuit of a semiconductor memory device using a sense amplifier pull-down driving circuit according to an embodiment of the present invention. In the structure, there is a memory cell array 51 having a word line 83, a bit line 57, and a complementary bit line 59, and two NMOS transistors 75, 76 in the memory cell array 51. Is connected to a sense amplifier (53). The transistor 75 has a drain connected to the bit line 57, a gate connected to the complementary bit line 59, and a source connected to the drain of the transistor 77. The transistor 77 has a drain connected to the source of the transistor 75, a gate connected to the bit line 57, and a source connected to the complementary bit line 59.

상기 센스 증폭기(53)와 메모리 셀 어레이(51) 사이에는 비트라인 프리차지회로가 구성되어 있다. 상기 프리차지회로는 두 개의 NMOS 트랜지스터인(71, 73)로 구성된다. 상기 트랜지스터(71)는 드레인이 비트라인(57)에 접속되고 소오스는 상기 트랜지스터(73)의 드레인에 접속되며 게이트는 제1신호단자(61)에 접속된다. 상기 트랜지스터(73)은 드레인이 상기 트랜지스터(71)의 소오스와 제1고정전위(63)에 접속되고 소오스는 상보비트라인(59)에 접속되며 게이트는 제1신호단자(61)에 접속된다.A bit line precharge circuit is formed between the sense amplifier 53 and the memory cell array 51. The precharge circuit is composed of two NMOS transistors 71 and 73. The transistor 71 has a drain connected to the bit line 57, a source connected to the drain of the transistor 73, and a gate connected to the first signal terminal 61. The transistor 73 has a drain connected to the source of the transistor 71 and the first fixed potential 63, a source connected to the complementary bit line 59, and a gate connected to the first signal terminal 61.

상기 센스 증폭기 회로(53)와 센스 증폭기 풀다운 구동회로(55)는 LAB노드(65)를 통해 연결되어 있다. 상기 센스 증폭기 풀다운 구동회로(55)는 PMOS 트랜지스터(81)로 구성되어 있다. 상기 트랜지스터(81)는 소오스가 LAB노드(65)에 접속되고 게이트는 제2신호단자(69)에 접속되며 드레인은 제2고정전위(VSS)에 접속되어 있다.The sense amplifier circuit 53 and the sense amplifier pull-down driving circuit 55 are connected through a LAB node 65. The sense amplifier pull-down driving circuit 55 is composed of a PMOS transistor 81. The transistor 81 has a source connected to the LAB node 65, a gate connected to the second signal terminal 69, and a drain connected to the second fixed potential VSS.

또한 상기 센스증폭기 회로(53)와 센스 증폭기 풀다운 구동회로(55)사이에 NMOS 트랜지스터(79)로 구성된 LAB 프리차지회로가 연결되어 있다. 상기 LAB 프리차지회로의 NMOS 트랜지스터(79)는 드레인이 LAB노드(65)에 접속되고 게이트가 제1신호단자(61)에 접속되며 소오스가 제1고정전위(63)에 접속되어 있다.In addition, a LAB precharge circuit composed of an NMOS transistor 79 is connected between the sense amplifier circuit 53 and the sense amplifier pull-down driving circuit 55. The NMOS transistor 79 of the LAB precharge circuit has a drain connected to the LAB node 65, a gate connected to the first signal terminal 61, and a source connected to the first fixed potential 63.

제2도에 도시한 회로의 동작상태를 보면, 반도체 장치가 대기상태(stand-by)에서는 제1신호단자(61) 및 제2신호단자(69)는 '1' 레벨이므로 상기 제1신호단자(61)에 연결된 트랜지스터(71, 73, 79)는 온이되고, 트랜지스터(75, 77, 81)는 오프된다. 따라서 비트라인(57)과 상보비트라인(59) 및 LAB노드(65) 전위는 제1고정전위(VBL)(약 1/2VCC)(13)로 프리차지되어 있다.Referring to the operation state of the circuit shown in FIG. 2, when the semiconductor device is in a stand-by state, the first signal terminal 61 and the second signal terminal 69 are at a '1' level. Transistors 71, 73, 79 connected to 61 are turned on, and transistors 75, 77, 81 are turned off. Therefore, the potentials of the bit line 57, the complementary bit line 59, and the LAB node 65 are precharged to the first fixed potential VBL (about 1/2 VCC) 13.

상기 반도체 장치가 대기상태에서 동작상태로 되면 제1신호단자(61)가 '0'레벨이 되어 트랜지스터(71, 73, 79)는 오프되고 메모리 셀 어레이의 워드라인(83)이 '1'레벨이 되어 특정 메모리 셀이 선택된다. 다음에 제2신호단자(69)가 '0' 레벨로 되어 트랜지스터(81)가 온되고 LAB노드(65) 전위는 제1고정전위에서 제2고정전위(VSS)보다 트랜지스터(81)의 문턱전압(Vth : Threshold Voltage) 만큼 높은 전위로 하강한다. 제3도에 도시한 파형의 41레벨에서 45의 레벨로 변경된다. 즉, 상기 트랜지스터들(21, 23, 29)이 오프 상태이므로 비트라인(57)과 상보비트라인(59)은 '1'레벨이 되어 센스 증폭기 회로의 트랜지스터들(25, 27)이 온이 되므로 메모리 셀에 대한 센싱이 이루어진다.When the semiconductor device is operated in a standby state, the first signal terminal 61 becomes '0' level, the transistors 71, 73, and 79 are turned off, and the word line 83 of the memory cell array is '1' level. The specific memory cell is then selected. Next, the transistor 81 is turned on because the second signal terminal 69 is set to '0' level, and the potential of the LAB node 65 is higher than the second fixed potential VSS at the first fixed potential. Drop to high potential as high as (Vth: Threshold Voltage). The level is changed from the 41 level of the waveform shown in FIG. 3 to the level of 45. FIG. That is, since the transistors 21, 23, 29 are off, the bit line 57 and the complementary bit line 59 are at the '1' level, and the transistors 25, 27 of the sense amplifier circuit are turned on. Sensing is performed for the memory cell.

제4도는 본 발명의 2실시예에 의한 센스 증폭기 풀다운 구동회로를 사용한 반도체 장치의 집적회로를 나타낸다. 회로 구성은 제3도에 나타낸 회로와 비슷하고 다른 점은 센스 증폭기 풀다운 구동회로가 두 개의 NMOS 트랜지스터들(101, 103)로 구성되어 있는 것이다. 상기 트랜지스터(101)은 드레인이 LAB노드(65)에 접속되고 게이트와 드레인이 서로 접속되어 있으며, 트랜지스터(103)는 드레인이 상기 트랜지스터(101)의 소오스와 접속되고 게이트는 제2신호단자에, 소오스는 제2고정전위(VSS)에 접속되어 있다.4 shows an integrated circuit of a semiconductor device using the sense amplifier pull-down driving circuit according to the second embodiment of the present invention. The circuit configuration is similar to that shown in FIG. 3, except that the sense amplifier pull-down driving circuit is composed of two NMOS transistors 101 and 103. FIG. The transistor 101 has a drain connected to the LAB node 65 and a gate and a drain connected to each other, the transistor 103 has a drain connected to a source of the transistor 101 and a gate connected to a second signal terminal. The source is connected to the second fixed potential VSS.

상기 센스 증폭기 풀다운 구동회로의 동작은, 제2신호단자가 대기 상태시 '0'레벨에서 '1'레벨이 되면 트랜지스터(103)은 온이 되어 LAB 노드(65) 전위가 제1고정전위에서 떨어져 제2고정전위(VSS)보다 트랜지스터(101)의 문턱전압(Vth)만큼 높은 전위로 된다(제3도의 45).In the operation of the sense amplifier pull-down driving circuit, when the second signal terminal becomes '1' level from '0' level in the standby state, the transistor 103 is turned on so that the potential of the LAB node 65 drops from the first fixed potential. The potential becomes higher by the threshold voltage Vth of the transistor 101 than the second fixed potential VSS (45 in FIG. 3).

제5도는 본 발명의 3실시예에 의한 센스증폭기 풀다운 구동회로를 사용한 반도체 메모리 장치의 집적회로를 나타낸다. 회로 구성은 제3도에 나타낸 회로와 비슷하고, 다른 점은 센스 증폭기 풀다운 구동회로가 PMOS 트랜지스터(111)와 NMOS 트랜지스터(113)로 구성되어 있는 것이다.5 shows an integrated circuit of a semiconductor memory device using the sense amplifier pull-down driving circuit according to the third embodiment of the present invention. The circuit configuration is similar to that shown in FIG. 3, except that the sense amplifier pull-down driving circuit is composed of the PMOS transistor 111 and the NMOS transistor 113.

트랜지스터(111)는 드레인이 LAB 노드(65)에 접속되고 게이트와 소오스가 서로 접속되어 있으며, 트랜지스터(113)는 드레인이 상기 트랜지스터(111)의 소오스와 접속되고 게이트는 제2신호단자에 소오스는 제2고정전위(VSS)에 접속되어 있다.The transistor 111 has a drain connected to the LAB node 65 and a gate and a source connected to each other. The transistor 113 has a drain connected to a source of the transistor 111 and a gate connected to a second signal terminal. It is connected to the 2nd fixed potential VSS.

상기 센스 증폭기 풀다운 구동회로의 동작은, 제2신호단자가 대기상태시 '0'레벨에서 '1'레벨이 되면 트랜지스터(113)은 온이 되어 LAB노드(65) 전위가 제1고정전위에서 떨어져 제2고정전위(VSS)보다 트랜지스터(111)의 문턱전압(Vth)만큼 높은 전위로 된다(제3도의 45).In the operation of the sense amplifier pull-down driving circuit, when the second signal terminal becomes '1' from '0' level in the standby state, the transistor 113 is turned on so that the potential of the LAB node 65 is dropped from the first fixed potential. The potential becomes higher by the threshold voltage Vth of the transistor 111 than the second fixed potential VSS (45 in FIG. 3).

제6도는 본 발명의 4실시예에 의한 센스증폭기 풀다운 구동회로를 사용한 반도체 메모리 장치의 집적회로를 나타낸다. 회로 구성은 제3도에 나타낸 회로와 비슷하고 다른 점은 센스 증폭기 풀다운 구동회로가 다이오드(121)와 NMOS 트랜지스터(123)로 구성되어 있는 것이다.6 illustrates an integrated circuit of a semiconductor memory device using a sense amplifier pull-down driving circuit according to a fourth embodiment of the present invention. The circuit configuration is similar to that shown in FIG. 3, except that the sense amplifier pull-down driving circuit is composed of a diode 121 and an NMOS transistor 123.

다이오드(121)는 애노우드가 LAB 노드(65)에 접속되어 있고, 트랜지스터(123)은 드레인이 상기 다이오드(121)의 캐쏘우드와 접속되고 게이트는 제2신호단자에 소오스는 제2고정전위(VSS)에 접속되어 있다.The diode 121 has an anode connected to the LAB node 65, the transistor 123 has a drain connected to the cathode of the diode 121, a gate connected to the second signal terminal, and a source connected to the second fixed potential ( VSS).

상기 센스 증폭기 풀다운 구동회로의 동작은, 제2신호단자가 대기상태시 '0'레벨에서 '1'레벨이 되면 트랜지스터(123)는 온이 되어 LAB노드(65) 전위가 제1고정전위에서 떨어져 제2고정전위보다 다이오드(121)의 문턱전압(Vth)만큼 높은 전위로 된다(제3도의 45).In the operation of the sense amplifier pull-down driving circuit, when the second signal terminal becomes '1' from '0' level in the standby state, the transistor 123 is turned on so that the potential of the LAB node 65 drops from the first fixed potential. The potential becomes higher by the threshold voltage Vth of the diode 121 than the second fixed potential (45 in FIG. 3).

상술한 바와 같이, 본 발명에 의하면 센스 증폭기 풀다운 구동전위가 종래의 접지전위(VSS)보다 약간 높기 때문에, 센스 증폭기의 센싱에 의한 전류소모를 감소시켜준다. 상기 소비전류의 감소는 소비전력을 감소시킬 뿐만 아니라 기판 잡음을 감소시킴으로 반도체 장치의 특성을 향상시키고 나아가 메모리 셀 트랜지스터의 채널을 통한 누설전류를 방지하여 메모리 데이타의 보유시간을 향상시킬 수가 있다.As described above, according to the present invention, since the sense amplifier pull-down driving potential is slightly higher than the conventional ground potential VSS, current consumption by sensing of the sense amplifier is reduced. The reduction of the current consumption not only reduces power consumption but also reduces substrate noise, thereby improving the characteristics of the semiconductor device and further improving the retention time of the memory data by preventing leakage current through the channel of the memory cell transistor.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

Claims (4)

비트라인과 상보비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인과 상보비트라인에 접속되어 비트라인과 상보비트라인을 프리차지시키는 회로와, 상기 비트라인과 상보비트라인에 접속된 센스 증폭기 회로와, 상기 센스 증폭기 회로에 연결된 센스 증폭기 풀다운 구동회로와, 상기 센스 증폭기 풀다운 구동회로를 프리차지시키는 회로를 갖는 반도체 메모리 장치의 집적회로에 있어서, 상기 센스 증폭기 풀다운 구동회로는 PMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 집적회로.A memory cell array having bit lines and complementary bit lines, circuits connected to the bit lines and complementary bit lines to precharge bit lines and complementary bit lines, and sense amplifier circuits connected to the bit lines and complementary bit lines; And a sense amplifier pull-down driving circuit connected to the sense amplifier circuit and a circuit for precharging the sense amplifier pull-down driving circuit, wherein the sense amplifier pull-down driving circuit comprises a PMOS transistor. An integrated circuit of a semiconductor memory device. 비트라인과 상보비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인과 상보비트라인에 접속되어 비트라인과 상보비트라인을 프리차지시키는 회로와, 상기 비트라인과 상보비트라인에 접속된 센스 증폭기 회로와, 상기 센스 증폭기 회로에 연결된 센스 증폭기 풀다운 구동회로와, 상기 센스 증폭기 풀다운 구동회로를 프리차지시키는 회로를 갖는 반도체 메모리 장치의 집적회로에 있어서, 상기 센스 증폭기 풀다운 구동회로는 게이트와 트레인이 접속된 NMOS 트랜지스터와, 일반적인 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 집적회로.A memory cell array having bit lines and complementary bit lines, circuits connected to the bit lines and complementary bit lines to precharge bit lines and complementary bit lines, and sense amplifier circuits connected to the bit lines and complementary bit lines; And a sense amplifier pull-down driving circuit connected to the sense amplifier circuit and a circuit for precharging the sense amplifier pull-down driving circuit, wherein the sense amplifier pull-down driving circuit includes an NMOS having a gate and a train connected thereto. An integrated circuit of a semiconductor memory device, comprising a transistor and a general NMOS transistor. 비트라인과 상보비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인과 상보비트라인에 접속되어 비트라인과 상보비트라인을 프리차지시키는 회로와, 상기 비트라인과 상보비트라인에 접속된 센스 증폭기 회로와, 상기 센스 증폭기 회로에 연결된 센스 증폭기 풀다운 구동회로와, 상기 센스 증폭기 풀다운 구동회로를 프리차지시키는 회로를 갖는 반도체 메모리 장치의 집적회로에 있어서, 상기 센스 증폭기 풀다운 구동회로는 게이트와 드레인이 접속된 PMOS 트랜지스터와 일반적인 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 집적회로.A memory cell array having bit lines and complementary bit lines, circuits connected to the bit lines and complementary bit lines to precharge bit lines and complementary bit lines, and sense amplifier circuits connected to the bit lines and complementary bit lines; And a sense amplifier pull-down driving circuit connected to the sense amplifier circuit, and a circuit for precharging the sense amplifier pull-down driving circuit, wherein the sense amplifier pull-down driving circuit includes a PMOS having a gate and a drain connected thereto. An integrated circuit of a semiconductor memory device, comprising a transistor and a general NMOS transistor. 비트라인과 상보비트라인을 갖는 메모리 셀 어레이와, 상기 비트라인과 상보비트라인에 접속되어 비트라인과 상보비트라인을 프리차지시키는 회로와, 상기 비트라인과 상보비트라인에 접속된 센스 증폭기 회로와, 상기 센스 증폭기 회로에 연결된 센스 증폭기 풀다운 구동회로와, 상기 센스 증폭기 풀다운 구동회로를 프리차지시키는 회로를 갖는 반도체 메모리 장치의 집적회로에 있어서, 상기 센스 증폭기 풀다운 구동회로는 다이오드와 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 집적회로.A memory cell array having bit lines and complementary bit lines, circuits connected to the bit lines and complementary bit lines to precharge bit lines and complementary bit lines, and sense amplifier circuits connected to the bit lines and complementary bit lines; And a sense amplifier pull-down driving circuit connected to the sense amplifier circuit and a circuit for precharging the sense amplifier pull-down driving circuit, wherein the sense amplifier pull-down driving circuit comprises a diode and an NMOS transistor. An integrated circuit of a semiconductor memory device, characterized in that.
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* Cited by examiner, † Cited by third party
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KR20030053594A (en) * 2001-12-22 2003-07-02 삼성전자주식회사 Data Output Method and Data Output Circuit for reducing coupling effect

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