KR100482364B1 - Multilayer pad of semiconductor device and its manufacturing method - Google Patents

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Abstract

본 발명에 의한 반도체 소자의 다층 패드 및 그 제조방법에 관한 것이다. 본 발명에 의한 상기 다층 패드는 반도체 기판 상의 소정 부분에 형성된 하부 도전성 패드와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 형성되며, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록 와이드 비어 홀이 구비된 층간 절연막 및 도전성막을 사이에 두고 상기 하부 도전성 패드와 연결되도록 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 형성된 상부 도전성 패드로 이루어진다. 본 발명에 의하면, 상부 도전성 패드 자체의 두께가 그 하부에 형성된 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시 또는 와이어 본딩시에 도전성 패드에 스트레스가 가해지더라도 도전성 패드에 크랙이 발생하는 것을 막을 수 있게 된다. The present invention relates to a multilayer pad of a semiconductor device and a method of manufacturing the same. The multilayer pad according to the present invention includes a lower conductive pad formed on a predetermined portion on a semiconductor substrate and a substrate formed on the substrate including the lower conductive pad, and provided with a wide via hole to expose a predetermined portion of the surface of the lower conductive pad. And an upper conductive pad formed on a predetermined portion on the interlayer insulating film including a wide via hole so as to be connected to the lower conductive pad with an interlayer insulating film and a conductive film interposed therebetween. According to the present invention, since the thickness of the upper conductive pad itself is thicker than the thickness of the conductive film formed below, the conductive pad may be cracked even if stress is applied to the conductive pad during wafer probing or wire bonding. This can be prevented from occurring.

Description

반도체 소자의 다층 패드 및 그 제조방법Multilayer pad of semiconductor device and manufacturing method thereof

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 도전성 패드의 패드의 크랙 발생을 방지할 수 있도록 한 반도체 소자의 다층 패드 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a multilayer pad of a semiconductor device and a method of manufacturing the same so as to prevent cracking of a pad of the conductive pad.

딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자 제조시 W-플러그, Al-플로우 및, CMP(chemical mechanical polishing) 공정을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다. In the era of deep submicron, the application of a multi-layer wiring process combining W-plug, Al-flow, and chemical mechanical polishing (CMP) processes is inevitably required in manufacturing semiconductor devices.

다층 배선 공정에 W-플러그 공정을 적용할 경우, W CMP 공정의 적용을 위해 반도체 소자 제조시 콘택 홀과 비아 홀의 사이즈를 일원화시켜 주어야 하므로, 기존에 일반적으로 사용되어 오던 패드와는 상이한 구조를 가지도록 본딩 패드를 형성해 주어야 한다.When the W-plug process is applied to the multi-layer wiring process, the size of the contact hole and the via hole must be unified when manufacturing a semiconductor device in order to apply the W CMP process. Therefore, the W-plug process has a structure different from that of the conventional pads. Bond pads should be formed.

도 1 내지 도 4에는 이러한 W-플러그 공정 및 CMP 공정 적용과 관련된 종래 반도체 소자의 다층 배선 형성방법을 나타낸 공정수순도가 도시되어 있다. 상기 공정수순도를 참조하여 그 제조공정을 살펴보면 다음과 같다. 여기서는 일 예로서, 이층 배선 구조를 갖는 소자 제조방법에 관하여 살펴본다.1 to 4 show a process flowchart showing a method for forming a multilayer wiring of a conventional semiconductor device related to the application of the W-plug process and the CMP process. Looking at the manufacturing process with reference to the process flow chart as follows. As an example, a device manufacturing method having a two-layer wiring structure will be described.

제 1 단계로서, 도 1에 도시된 바와 같이 절연막(미 도시)이 구비된 반도체 기판(10) 상의 패드 형성부에, Al 합금이나 Cu 합금 재질의 하부(lower) 도전성 패드(12)를 5500 ~ 6500Å의 두께로 형성한다. As a first step, as shown in FIG. 1, a lower conductive pad 12 made of an Al alloy or a Cu alloy material is placed in a pad forming portion on a semiconductor substrate 10 having an insulating film (not shown). It is formed to a thickness of 6500Å.

제 2 단계로서, 하부 도전성 패드(12)를 포함한 기판(10) 상에 층간 절연막(14)을 형성하고 이를 평탄화 한 다음, 이후 형성될 상부 도전성 패드와의 연결을 위해 하부 도전성 패드(12)의 표면이 소정 부분 노출되도록 층간 절연막(14)을 선택식각하여 상기 절연막(14) 내에 복수개의 비아 홀(h)을 형성하고, 후속 공정인 W 재질의 도전성막 증착 공정이 원활하게 이루어지도록 하기 위하여, 상기 비아 홀(h) 내에만 선택적으로 Ti/TiN 적층 구조의 장벽 금속막(미 도시)을 형성한다. 이어, 비어 홀(h)을 포함한 층간 절연막(14) 상에 CVD 공정을 이용하여 W 재질의 도전성막을 증착하고, CMP 공정으로 이를 평탄화하여, 비어 홀(h) 내에 W 플러그(16)를 형성한다.As a second step, an interlayer insulating film 14 is formed and planarized on the substrate 10 including the lower conductive pads 12, and then the lower conductive pads 12 are connected to the upper conductive pads to be formed thereafter. In order to form a plurality of via holes (h) in the insulating film 14 by selectively etching the interlayer insulating film 14 to expose a predetermined portion of the surface, and to facilitate the subsequent deposition process of the conductive film of W material, A barrier metal film (not shown) of a Ti / TiN stacked structure is selectively formed only in the via hole h. Subsequently, a conductive film made of W material is deposited on the interlayer insulating layer 14 including the via hole h by using a CVD process, and planarized by the CMP process to form a W plug 16 in the via hole h. .

제 3 단계로서, 도 3에 도시된 바와 같이 W 플러그(16)와 연결되도록 층간 절연막(14) 상의 소정 부분에, Al 합금 재질이나 Cu 합금 재질의 상부(upper) 도전성 패드(18)를 5500 ~ 6500Å의 두께로 형성한다. 이때, 상부 도전성 패드(18)는 하부 도전성 패드(12)와 동일한 사이즈로 형성된다.As a third step, as shown in FIG. 3, the upper conductive pads 18 made of Al alloy material or Cu alloy material are placed in a predetermined portion on the interlayer insulating film 14 so as to be connected to the W plug 16. It is formed to a thickness of 6500Å. In this case, the upper conductive pad 18 is formed in the same size as the lower conductive pad 12.

제 4 단계로서, 도 4에 도시된 바와 같이 패드 창(와이어 본딩시 Au 볼이나 Au 범프가 형성될 부분)으로 사용될 부분의 상부 도전성 패드(18) 표면이 노출되도록, 상부 도전성 패드(18)를 포함한 층간 절연막(14) 상에 보호막(20)을 형성해 주므로써, 반도체 소자의 다층 패드 제조를 완료한다. As a fourth step, as shown in Fig. 4, the upper conductive pad 18 is exposed so that the surface of the upper conductive pad 18 of the portion to be used as the pad window (the portion where Au balls or Au bumps will be formed during wire bonding) is exposed. By forming the protective film 20 on the interlayer insulating film 14 included, the multilayer pad manufacturing of the semiconductor element is completed.

그 결과, 상부 및 하부 도전성 패드(12),(18) 사이에는 복수의 비어 홀(h)들이 구비된 층간 절연막(14)이 형성되고, 상기 비어 홀 내에 충진된 W 플러그(16)에 의해 이들 도전성 패드가 서로 전기적으로 연결되는 구조를 갖는 반도체 소자의 다층 패드가 완성된다.As a result, an interlayer insulating film 14 having a plurality of via holes h is formed between the upper and lower conductive pads 12 and 18, and these are formed by the W plugs 16 filled in the via holes. A multilayer pad of a semiconductor device having a structure in which conductive pads are electrically connected to each other is completed.

그러나, 상기 공정을 이용하여 도 4의 단면 구조를 가지도록 반도체 소자의 다층 패드를 형성할 경우에는 다음과 같은 문제가 발생하게 된다.However, when the multilayer pad of the semiconductor device is formed to have the cross-sectional structure of FIG. 4 using the above process, the following problem occurs.

반도체 소자의 고집적화가 진행됨에 따라, 본딩 패드를 이루는 도전성 패드의 덴시티(density) 또한 미세화되어지게 되어, 패턴 형성을 가능하게 하는 도전성 패드의 두께 또한 얇아지고 있다. 이로 인해, 최종적으로 만들어진 반도체 제품의 전기적 특성 평가를 위한 프로빙(probing)시나 혹은 반도체 소자의 어셈블리 과정중의 하나인 볼 본딩(ball bonding)시 도전성 패드에 도 4의 화살표 방향으로 스트레스(stress)가 가해질 경우, 도전성 패드가 크랙되는 현상이 발생하게 된다. As the integration of semiconductor devices is advanced, the density of the conductive pads forming the bonding pads is also reduced, and the thickness of the conductive pads enabling the pattern formation is also reduced. As a result, stress is applied to the conductive pad in the direction of the arrow of FIG. 4 during probing for evaluating the electrical characteristics of the finally made semiconductor product or during ball bonding, which is one of the assembly processes of the semiconductor device. When applied, the phenomenon that the conductive pad is cracked occurs.

이와 같이, 도전성패드에 크랙이 발생될 경우 와이어 본딩 불량 및 반도체 패키지의 어셈블리 특성 저하 등과 같은 심각한 질 저하 문제가 야기되므로, 이에 대한 개선책이 시급하게 요구되고 있다. As such, when a crack occurs in the conductive pad, serious quality deterioration problems such as poor wire bonding and deterioration of assembly characteristics of the semiconductor package are caused. Therefore, an improvement for this problem is urgently required.

이에 본 발명의 목적은, 다층 배선을 갖는 반도체 소자의 패드 구조 변경을 통하여, 와이어 본딩시나 또는 제품의 전기적 특성 평가시 프로빙에 의해 야기되는 도전성 패드의 크랙 현상을 방지할 수 있도록 하므로써, 소자 단품의 품질 향상을 기할 수 있도록 한 반도체 소자의 다층 패드 및 그 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to prevent cracking of conductive pads caused by probing during wire bonding or evaluation of electrical properties of a product by changing the pad structure of a semiconductor device having a multilayer wiring. The present invention provides a multilayer pad of a semiconductor device and a method of manufacturing the same for improving quality.

상기 목적을 달성하기 위하여 본 발명의 제 1 및 제 2 실시예에서는 반도체 기판 상의 소정 부분에 형성된 하부 도전성 패드와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 형성되며, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록 와이드 비어 홀이 구비된 층간 절연막 및, 도전성막을 사이에 두고, 상기 하부 도전성 패드와 연결되도록 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 형성된 상부 도전성 패드로 이루어진 반도체 소자의 다층 패드가 제공된다.In order to achieve the above object, in the first and second embodiments of the present invention, a lower conductive pad formed on a predetermined portion on a semiconductor substrate and a substrate formed on the substrate including the lower conductive pad are formed. A multilayer pad of a semiconductor device comprising an interlayer insulating film having a wide via hole to partially expose an upper portion and an upper conductive pad formed on a predetermined portion on the interlayer insulating film including the wide via hole so as to be connected to the lower conductive pad with a conductive film interposed therebetween Is provided.

이때, 상기 도전성막은 제 1 도전성막의 단층 구조나 "제 1 도전성막/제 2 도전성막"의 적층 구조를 가지도록 형성된다.At this time, the conductive film is formed to have a single layer structure of the first conductive film or a laminated structure of the "first conductive film / second conductive film".

상기 목적을 달성하기 위하여 본 발명의 제 1 및 제 2 실시예에서는, 반도체 기판 상의 소정 부분에 하부 도전성 패드를 형성하는 단계와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 층간 절연막을 형성하는 단계와, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록, 상기 층간 절연막 내에 와이드 비어 홀을 형성하는 단계 및, 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계로 이루어진 반도체 소자의 다층 패드 제조방법이 제공된다. In order to achieve the above object, in the first and second embodiments of the present invention, forming a lower conductive pad on a predetermined portion on a semiconductor substrate, and forming an interlayer insulating film on the substrate including the lower conductive pad; Forming a wide via hole in the interlayer insulating layer so that a surface of the lower conductive pad is partially exposed, and forming an upper conductive pad with a conductive film interposed in a predetermined portion on the interlayer insulating layer including the wide via hole. Provided is a method for manufacturing a multilayer pad made of a semiconductor device.

여기서, 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계는, 상기 와이드 비어 홀 내부에 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막을 형성하는 단계 및, 상기 도전성막을 포함한 상기 층간 절연막 상의 소정 부분에 상부 도전성 패드를 형성하는 단계를 거쳐 진행할 수도 있고, 반면 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상에 제 1 및 제 2 도전성막을 순차적으로 형성하는 단계 및, 상기 층간 절연막의 표면이 소정 부분 노출되도록, 상기 제 1 및 제 2 도전성막을 건식식각하여, 제 2 도전성막 재질의 상부 도전성 패드를 형성하는 단계를 거쳐 진행할 수도 있다.Here, the step of forming the upper conductive pad with a conductive film interposed therebetween on a predetermined portion on the interlayer insulating film including the wide via hole may include a conductive structure having a "first conductive film / second conductive film" laminated structure inside the wide via hole. Forming a film and forming an upper conductive pad on a predetermined portion on the interlayer insulating film including the conductive film, while sequentially forming first and second conductive films on the interlayer insulating film including the wide via hole. And forming a top conductive pad of a second conductive film material by dry etching the first and second conductive films so that the surface of the interlayer insulating film is partially exposed.

상기 공정을 거쳐 반도체 소자의 다층 패드를 제조한 결과, 상부 도전성 패드 하부에 형성된 도전성막으로 인해 상부 도전성 패드 자체의 두께가 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시 또는 와이어 본딩시에 도전성 패드에 스트레스가 가해지더라도 도전성 패드에 크랙이 발생하는 것을 막을 수 있게 된다.As a result of manufacturing the multilayer pad of the semiconductor device through the above process, the thickness of the upper conductive pad itself can be obtained as thick as the thickness of the conductive film due to the conductive film formed under the upper conductive pad. Even if stress is applied to the conductive pads during wire bonding, cracks can be prevented from occurring in the conductive pads.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

본 발명은 와이드 비어 홀 내부의 상부 도전성 패드와 하부 도전성 패드 사이에 도전성막을 더 형성시켜 주어, 와이어 본딩이 이루어지는 상부 도전성 패드 자체의 두께가 그 하부의 도전성막 두께 만큼 더 두꺼워진 효과를 얻을 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 5 내지 도 11에 제시된 도면을 참조하여 살펴보면 다음과 같다.The present invention further forms a conductive film between the upper conductive pad and the lower conductive pad in the wide via hole, so that the thickness of the upper conductive pad itself to which the wire bonding is made can be thickened by the thickness of the lower conductive film. As a technique focused on this, it will be described with reference to the drawings shown in Figures 5 to 11 as follows.

여기서, 도 5 내지 도 8은 본 발명의 제 1 실시예에 의한 반도체 소자의 다층 패드 제조방법을 도시한 공정수순도를 나타내고, 도 9 내지 도 11은 본 발명의 제 2 실시예에 의한 반도체 소자의 다층 패드 제조방법을 도시한 공정수순도를 나타낸다.5 to 8 show a process flowchart showing a method for manufacturing a multilayer pad of a semiconductor device according to a first embodiment of the present invention, and FIGS. 9 to 11 show a semiconductor device according to a second embodiment of the present invention. The process flowchart which shows the manufacturing method of the multilayer pad of this is shown.

먼저, 도 5 내지 도 8에 제시된 공정수순도를 참조하여 본 발명의 제 1 실시예부터 살펴본다. 상기 실시예에서 제시된 반도체 소자의 다층 패드는 크게 다음의 제 4 단계를 거쳐 제조되는데, 이를 구체적으로 설명하면 다음과 같다. 여기서는 일 예로서, 본 발명과 직접적으로 관련된 이층 배선 구조를 갖는 소자 제조방법에 관하여 살펴본다.First, the first embodiment of the present invention will be described with reference to the process purity shown in FIGS. 5 to 8. The multilayer pad of the semiconductor device described in the above embodiment is manufactured through the following fourth step, which will be described in detail below. As an example, a device manufacturing method having a two-layer wiring structure directly related to the present invention will be described.

제 1 단계로서, 도 5에 도시된 바와 같이 절연막(미 도시)이 형성된 반도체 기판(100) 상에 Al 합금(예컨대, Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu)이나 Cu 합금 재질의 도전성막을 5500 ~ 6500Å의 두께로 형성한 후, 그 위에 TiN이나 Ti/TiN 적층막 구조의 반사 방지막(미 도시)을 200 ~ 350Å의 두께로 형성하고, 기판(100) 표면이 소정 부분 노출되도록 반사 방지막과 도전성막을 선택식각하여 기판(100) 상에 하부 도전성 패드(102)를 형성한다.As a first step, an Al alloy (eg, Al-0.8% Si-0.5% Cu, Al-0.8% Si-0.2% Cu) is formed on the semiconductor substrate 100 on which an insulating film (not shown) is formed as shown in FIG. 5. , An Al-1.0% Cu) or Cu alloy conductive film is formed to a thickness of 5500 ~ 6500Å, then an antireflection film (not shown) of TiN or Ti / TiN laminated film structure is formed to a thickness of 200 ~ 350Å The anti-reflection film and the conductive film are selectively etched to expose a predetermined portion of the surface of the substrate 100 to form a lower conductive pad 102 on the substrate 100.

제 2 단계로서, 도 6에 도시된 바와 같이 하부 도전성 패드(102)를 포함한 기판(100) 상에 층간 절연막(104)을 형성하고 이를 평탄화한 다음, 광식각 공정을 이용하여 하부 도전성 패드(102)의 표면이 소정 부분 노출되도록, 층간 절연막(104)을 식각하여 상기 절연막(104) 내에 와이드 비어 홀(h)을 형성한다. 이 경우, 상기 와이드 비어 홀(h)은 이후 실시될 도전성막의 CMP 공정 진행시 슬러리(slurry)가 남지 않을 정도의 사이즈로 제작된다. 이어, 막질 증착 특성을 향상시켜 주기 위하여, 와이드 비어 홀(h) 내부에 Ti/TiN 적층막 구조의 장벽 금속막(미 도시)을 형성하고, 와이드 비어 홀(h)을 포함한 층간 절연막(104) 상에 W 재질의 제 1 도전성막(106)을 CVD법으로 형성한 다음, 그 위에 Al 합금 재질의 제 2 도전성막(108)을 Al 플로우잉 공정을 이용하여 형성한다. 이때, 제 1 도전성막(106)은 3500 ~ 4500Å의 두께로 형성되고, 제 2 도전성막(108)은 4500 ~ 5500Å의 두께로 형성된다.As a second step, as shown in FIG. 6, an interlayer insulating film 104 is formed on the substrate 100 including the lower conductive pads 102 and planarized, and then the lower conductive pads 102 are formed using a photolithography process. The interlayer insulating film 104 is etched to expose a predetermined portion of the surface) so as to form a wide via hole h in the insulating film 104. In this case, the wide via hole h is manufactured to a size such that a slurry does not remain during the CMP process of the conductive film to be performed later. Subsequently, a barrier metal film (not shown) having a Ti / TiN laminated film structure is formed inside the wide via hole h, and the interlayer insulating film 104 including the wide via hole h, in order to improve film quality deposition characteristics. A first conductive film 106 made of W material is formed on the CVD method, and then a second conductive film 108 made of Al alloy is formed thereon using an Al flowing process. At this time, the first conductive film 106 is formed to a thickness of 3500 ~ 4500Å, the second conductive film 108 is formed to a thickness of 4500 ~ 5500Å.

제 3 단계로서, 도 7에 도시된 바와 같이 제 1 및 제 2 도전성막(106),(108)을 CMP 공정으로 평탄화시켜, 와이드 비어 홀(h) 내에 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막(109)을 형성한다.As a third step, as shown in Fig. 7, the first and second conductive films 106 and 108 are planarized by a CMP process, and the " first conductive film / second conductive film is formed in the wide via hole h. "The conductive film 109 of a laminated structure is formed.

제 4 단계로서, 도 8에 도시된 바와 같이 도전성막(109)을 포함한 층간 절연막(104) 상에 Al 합금(예컨대, Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu)이나 Cu 합금 재질의 도전성막을 4500 ~ 5500Å의 두께로 형성하고, 그 위에 TiN이나 Ti/TiN 적층막 구조의 반사 방지막(미 도시)을 200 ~ 350Å의 두께로 형성한 다음, 광식각 공정을 이용하여 층간 절연막(104)의 표면이 소정 부분 노출되도록 반사 방지막과 도전성막을 식각하여, 상기 도전성막(109)을 포함한 층간 절연막(104) 상의 소정 부분에, 상부 도전성 패드(110)를 형성한다. 이어, 패드 창으로 이용될 부분의 상부 도전성 패드(110) 표면이 노출되도록, 상부 도전성 패드(110)를 포함한 층간 절연막(104) 상에 보호막(미 도시)을 형성해 주므로써, 반도체 소자의 다층 패드 제조를 완료한다.As a fourth step, Al alloys (eg, Al-0.8% Si-0.5% Cu, Al-0.8% Si-0.2% Cu) on the interlayer insulating film 104 including the conductive film 109 as shown in FIG. , Al-1.0% Cu) or Cu alloy conductive film is formed to a thickness of 4500 ~ 5500 위에, and an anti-reflection film (not shown) of TiN or Ti / TiN laminated film structure to a thickness of 200 ~ 350Å The anti-reflective film and the conductive film are etched so that a predetermined portion of the surface of the interlayer insulating film 104 is exposed using a photolithography process, and the upper conductive pad 110 is formed on a predetermined portion on the interlayer insulating film 104 including the conductive film 109. ). Subsequently, a protective film (not shown) is formed on the interlayer insulating film 104 including the upper conductive pad 110 so that the surface of the upper conductive pad 110 of the portion to be used as the pad window is exposed. Complete the manufacture.

그 결과, 반도체 기판(100) 상의 소정 부분에는 하부 도전성 패드(102)가 형성되고, 상기 하부 도전성 패드(102)를 포함한 기판(100) 상에는 하부 도전성 패드(102)의 표면이 소정 부분 노출되도록 와이드 비어 홀(h)이 구비된 층간 절연막(104)이 형성되며, 상기 와이드 비어 홀(h) 내에는 "제 1 도전성막(106)/제 2 도전성막(108)" 적층 구조의 도전성막(109)이 형성되고, 상기 도전성막(109)을 포함한 층간 절연막(104) 상의 소정 부분에는 상부 도전성 패드(110)가 형성된 구조의 다층 패드가 제조된다.As a result, a lower conductive pad 102 is formed on a predetermined portion on the semiconductor substrate 100, and the surface of the lower conductive pad 102 is exposed to a predetermined portion on the substrate 100 including the lower conductive pad 102. An interlayer insulating film 104 having a via hole h is formed, and a conductive film 109 having a "first conductive film 106 / second conductive film 108" lamination structure is formed in the wide via hole h. ) And a multi-layer pad having a structure in which the upper conductive pad 110 is formed in a predetermined portion on the interlayer insulating film 104 including the conductive film 109.

이러한 구조를 가지도록 반도체 소자를 제조할 경우, 상부 도전성 패드(110) 하부에 형성된 도전성막(109)으로 인해 상부 도전성 패드(110) 자체의 두께가 이층 적층 구조의 도전성막(109) 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 제품의 특성을 테스트하기 위한 프로빙시나 혹은 반도체 소자의 어셈블리 과정중의 하나인 볼 본딩시 야기되던 상부 도전성 패드(110)의 크랙 현상을 방지할 수 있게 된다.When the semiconductor device is manufactured to have such a structure, the thickness of the upper conductive pad 110 itself is greater by the thickness of the conductive layer 109 of the two-layer stacked structure due to the conductive film 109 formed under the upper conductive pad 110. Since it is possible to obtain a thickened effect, it is possible to prevent the crack phenomenon of the upper conductive pad 110 caused during the probing for testing the characteristics of the product or during ball bonding, which is one of the assembly process of the semiconductor device.

다음으로, 도 9 내지 도 11에 제시된 공정수순도를 참조하여 본 발명의 제 2 실시예를 살펴본다. 상기 실시예에서 제시된 반도체 소자의 다층 패드는 크게 다음의 제 3 단계를 거쳐 제조되는데, 이를 구체적으로 설명하면 다음과 같다.Next, a second embodiment of the present invention will be described with reference to the process purity shown in FIGS. 9 to 11. The multilayer pad of the semiconductor device presented in the above embodiment is largely manufactured through the following three steps, which will be described in detail below.

제 1 단계로서, 도 9에 도시된 바와 같이 절연막(미 도시)이 형성된 반도체 기판(200) 상에 Al 합금(예컨대, Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu)이나 Cu 합금 재질의 도전성막을 5500 ~ 6500Å의 두께로 형성한 후, 그 위에 TiN이나 Ti/TiN 적층막 구조의 반사 방지막(미 도시)을 200 ~ 350Å의 두께로 형성하고, 기판(200) 표면이 소정 부분 노출되도록 반사 방지막과 도전성막을 선택식각하여 기판(200) 상에 하부 도전성 패드(202)를 형성한다. As a first step, an Al alloy (eg, Al-0.8% Si-0.5% Cu, Al-0.8% Si-0.2% Cu) is formed on the semiconductor substrate 200 on which an insulating film (not shown) is formed as shown in FIG. 9. , An Al-1.0% Cu) or Cu alloy conductive film is formed to a thickness of 5500 ~ 6500Å, then an antireflection film (not shown) of TiN or Ti / TiN laminated film structure is formed to a thickness of 200 ~ 350Å The anti-reflective film and the conductive film are selectively etched to expose a portion of the surface of the substrate 200 to form the lower conductive pad 202 on the substrate 200.

제 2 단계로서, 도 10에 도시된 바와 같이 하부 도전성 패드(202)를 포함한 기판(200) 상에 층간 절연막(204)을 형성하고 이를 평탄화한 다음, 광식각 공정을 이용하여 하부 도전성 패드(202)의 표면이 소정 부분 노출되도록, 층간 절연막(204)을 식각하여 상기 절연막(204) 내에 와이드 비어 홀(h)을 형성한다. 이어, 막질 증착 특성을 향상시켜 주기 위하여, 와이드 비어 홀(h) 내부에 Ti/TiN 적층막 구조의 장벽 금속막(미 도시)을 형성하고, 와이드 비어 홀(h)을 포함한 층간 절연막(204) 상에 W 재질의 제 1 도전성막(206)을 3500 ~ 4500Å의 두께로 형성한 다음, 그 위에 Al 합금이나 Cu 합금 재질의 제 2 도전성막(208)을 4500 ~ 5500Å의 두께로 형성한다.As a second step, as shown in FIG. 10, an interlayer insulating film 204 is formed on the substrate 200 including the lower conductive pads 202 and planarized, and then the lower conductive pads 202 are formed using a photolithography process. The interlayer insulating film 204 is etched to form a wide via hole h in the insulating film 204 so as to expose a predetermined portion thereof. Subsequently, a barrier metal film (not shown) having a Ti / TiN laminated film structure is formed inside the wide via hole h to improve film deposition characteristics, and the interlayer insulating film 204 including the wide via hole h is formed. The first conductive film 206 made of W material is formed to have a thickness of 3500 to 4500 kPa, and the second conductive film 208 made of Al alloy or Cu alloy is formed to have a thickness of 4500 to 5500 kPa thereon.

제 3 단계로서, 도 11에 도시된 바와 같이 와이드 비어 홀(h)을 포함한 층간 절연막(204)의 소정 부분을 한정하는 식각마스크를 이용하여, 제 2 도전성막(208)과 제 1 도전성막(206)을 건식식각하여, 식각처리된 제 1 도전성막(206)을 사이에 두고 제 2 도전성막 재질의 상부 도전성 패드(208)와 하부 도전성 패드(202)가 전기적으로 연결되는 구조의 본딩 패드 제조를 완료한다. 이때, 제 1 도전성막(206)의 건식식각은 CF4 계열의 식각 개스를 이용하여 진행되고, 제 2 도전성막(208)의 건식식각은 Cl 계열의 식각 개스로를 이용하여 진행된다. 이후의 보호막(미 도시) 형성 공정은 제 1 실시예에서와 동일하게 진행되므로 여기서는 설명을 피한다.As a third step, as shown in FIG. 11, the second conductive film 208 and the first conductive film (using the etching mask defining a predetermined portion of the interlayer insulating film 204 including the wide via hole h) are formed. Dry etching of 206 to manufacture a bonding pad having a structure in which the upper conductive pad 208 of the second conductive film material and the lower conductive pad 202 are electrically connected with the etched first conductive film 206 interposed therebetween. To complete. At this time, the dry etching of the first conductive film 206 proceeds using an CF 4 series etching gas, and the dry etching of the second conductive film 208 proceeds using a Cl series etching gas furnace. Since the subsequent protective film (not shown) forming process proceeds in the same manner as in the first embodiment, the description is omitted here.

그 결과, 반도체 기판(200) 상의 소정 부분에는 하부 도전성 패드(202)가 형성되고, 상기 하부 도전성 패드(202)를 포함한 기판(200) 상에는 하부 도전성 패드(202)의 표면이 소정 부분 노출되도록 와이드 비어 홀(h)이 구비된 층간 절연막(204)이 형성되며, 상기 와이드 비어 홀(h)을 포함한 층간 절연막(204) 상의 소정 부분에는 단층 구조의 제 1 도전성막(206)이 형성되고, 상기 도전성막(206) 상에는 상부 도전성 패드(208)가 형성된 구조의 다층 패드가 제조된다.As a result, a lower conductive pad 202 is formed on a predetermined portion on the semiconductor substrate 200, and the surface of the lower conductive pad 202 is exposed to a predetermined portion on the substrate 200 including the lower conductive pad 202. An interlayer insulating layer 204 having a via hole h is formed, and a first conductive layer 206 having a single layer structure is formed in a predetermined portion on the interlayer insulating layer 204 including the wide via hole h. On the conductive film 206, a multilayer pad having a structure in which an upper conductive pad 208 is formed is manufactured.

이러한 구조를 가지도록 반도체 소자의 다층 패드를 제조할 경우 역시, 상부 도전성 패드(208) 자체의 두께가 그 하부의 제 1 도전성막(206)의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 상기 상부 도전성 패드(208)의 크랙 현상을 방지할 수 있게 된다.When the multilayer pad of the semiconductor device is manufactured to have such a structure, an effect in which the thickness of the upper conductive pad 208 itself is thicker as much as the thickness of the first conductive film 206 below it can be obtained. The crack phenomenon of the upper conductive pad 208 can be prevented.

이상에서 살펴본 바와 같이 본 발명에 의하면, 상부 도전성 패드 하부에 형성된 도전성막(예컨대, 텅스텐 및 알루미늄등으로 이루어진 이층 적층 구조의 도전성막이나 혹은 텅스텐등으로 이루어진 단층 구조의 도전성막)으로 인해, 도전성 패드와 리드 프레임이 와이어 본딩되는 패드 창 영역에서 상부 도전성 패드 자체의 두께가 그 하부에 형성되어 있는 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시나 또는 와이어 본딩시에 패드에 스트레스가 가해지더라도 도전성 패드가 크랙되는 현상을 막을 수 있게 된다.As described above, according to the present invention, the conductive pad is formed under the upper conductive pad (for example, a conductive film having a two-layer laminated structure made of tungsten and aluminum, or a single layer structure made of tungsten or the like). In the pad window area where the lead frame is wire bonded, the thickness of the upper conductive pad itself becomes thicker than the thickness of the conductive film formed thereunder, so that the stress on the pad during wafer probing or wire bonding can be obtained. Even if is applied, the phenomenon that the conductive pad is cracked can be prevented.

도 1 내지 도 4는 종래 기술에 의한 반도체 소자의 다층 패드 제조방법을 도시한 공정수순도,1 to 4 is a process flowchart showing a method for manufacturing a multilayer pad of a semiconductor device according to the prior art,

도 5 내지 도 8은 본 발명의 제 1 실시예에 의한 반도체 소자의 다층 패드 제조방법을 도시한 공정수순도,5 to 8 are process flowcharts illustrating a method for manufacturing a multilayer pad of a semiconductor device according to a first embodiment of the present invention;

도 9 내지 도 11은 본 발명의 제 2 실시예에 의한 반도체 소자의 디층 패드 제조방법을 도시한 공정수순도.9 to 11 are process flowcharts illustrating a method of manufacturing a layer pad of a semiconductor device according to a second exemplary embodiment of the present invention.

Claims (36)

반도체 기판 상의 소정 부분에 형성된 하부 도전성 패드;A lower conductive pad formed on a predetermined portion on the semiconductor substrate; 상기 하부 도전성 패드를 포함한 상기 기판 상에 형성되며, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록 와이드 비어 홀이 구비된 층간 절연막; 및An interlayer insulating layer formed on the substrate including the lower conductive pads and having a wide via hole to expose a portion of the surface of the lower conductive pads; And 도전성막을 사이에 두고, 상기 하부 도전성 패드와 연결되도록 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 형성된 상부 도전성 패드로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.And an upper conductive pad formed on a predetermined portion on the interlayer insulating layer including a wide via hole so as to be connected to the lower conductive pad with a conductive film interposed therebetween. 제 1항에 있어서, 상기 상부 도전성 패드 및 하부 도전성 패드는 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 1, wherein the upper conductive pad and the lower conductive pad are made of an Al alloy or a Cu alloy. 제 2항에 있어서, 상기 Al 합금은 Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 2, wherein the Al alloy is formed of any one selected from Al-0.8% Si-0.5% Cu, Al-0.8% Si-0.2% Cu, and Al-1.0% Cu. 제 1항에 있어서, 상기 하부 도전성 패드는 5500 ~ 6500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 1, wherein the lower conductive pads have a thickness of 5500 to 6500 Å. 제 1항에 있어서, 상기 상부 도전성 패드는 4500 ~ 5500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 1, wherein the upper conductive pad has a thickness of 4500 to 5500 kPa. 제 1항에 있어서, 상기 도전성막은 3500 ~ 4500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 1, wherein the conductive film has a thickness of 3500 to 4500 kPa. 제 1항에 있어서, 상기 와이드 비어 홀과 상기 도전성막 사이에 장벽 금속막이 더 형성된 것을 특징으로 하는 반도체 소자의 다층 패드. The multilayer pad of claim 1, wherein a barrier metal film is further formed between the wide via hole and the conductive film. 제 7항에 있어서, 상기 장벽 금속막은 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 7, wherein the barrier metal film has a Ti / TiN stacked structure. 제 1항에 있어서, 상기 도전성막은 W으로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.2. The multilayer pad of claim 1, wherein the conductive film is made of W. 제 1 항에 있어서, 상기 도전성막은 "제 1 도전성막/제 2 도전성막"의 적층 구조나 제 1 도전성막의 단층 구조를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of a semiconductor device according to claim 1, wherein the conductive film has a laminated structure of "first conductive film / second conductive film" or a single layer structure of the first conductive film. 제 10항에 있어서, 상기 제 1 도전성막은 W으로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 10, wherein the first conductive film is made of W. 12. 제 10항에 있어서, 상기 제 2 도전성막은 Al 합금으로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 10, wherein the second conductive film is made of an Al alloy. 제 1항에 있어서, 상기 상부 도전성 패드 및 하부 도전성 패드 상에 반사 방지막이 더 형성된 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 1, wherein an anti-reflection film is further formed on the upper conductive pad and the lower conductive pad. 제 13항에 있어서, 상기 반사 방지막은 TiN이나 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 13, wherein the anti-reflection film has a TiN or Ti / TiN stacked structure. 제 13항에 있어서, 상기 반사 방지막은 200 ~ 350Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.The multilayer pad of claim 13, wherein the anti-reflection film has a thickness of about 200 to about 350 microns. 반도체 기판 상의 소정 부분에 하부 도전성 패드를 형성하는 단계; Forming a lower conductive pad on a portion of the semiconductor substrate; 상기 하부 도전성 패드를 포함한 상기 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the substrate including the lower conductive pads; 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록, 상기 층간 절연막 내에 와이드 비어 홀을 형성하는 단계; 및 Forming a wide via hole in the interlayer insulating layer such that a surface of the lower conductive pad is partially exposed; And 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법. And forming an upper conductive pad with a conductive film interposed in a predetermined portion on the interlayer insulating film including the wide via hole. 제 16항에 있어서, 상기 상부 도전성 패드 및 하부 도전성 패드는 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.The method of claim 16, wherein the upper conductive pad and the lower conductive pad are formed of an Al alloy or a Cu alloy. 제 17항에 있어서, 상기 Al 합금은 Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법. 18. The multilayer pad of claim 17, wherein the Al alloy is formed of any one selected from Al-0.8% Si-0.5% Cu, Al-0.8% Si-0.2% Cu, and Al-1.0% Cu. Manufacturing method. 제 16항에 있어서, 상기 하부 도전성 패드는 5500 ~ 6500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.17. The method of claim 16, wherein the lower conductive pad is formed to a thickness of 5500 to 6500 GPa. 제 16항에 있어서, 상기 상부 도전성 패드는 4500 ~ 5500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.17. The method of claim 16, wherein the upper conductive pad is formed to a thickness of 4500 to 5500 kPa. 제 16항에 있어서, 상기 도전성막은 3500 ~ 4500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.17. The method of claim 16, wherein the conductive film is formed to a thickness of 3500 to 4500 kPa. 제 16항에 있어서, 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계는,The method of claim 16, wherein the forming of the upper conductive pad with a conductive film interposed in a predetermined portion on the interlayer insulating film including the wide via hole is performed. 상기 와이드 비어 홀 내부에 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막을 형성하는 단계 및,Forming a conductive film having a “first conductive film / second conductive film” laminated structure inside the wide via hole; 상기 도전성막을 포함한 상기 층간 절연막 상의 소정 부분에 상부 도전성 패드를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.And forming an upper conductive pad on a predetermined portion on the interlayer insulating film including the conductive film. 제 22항에 있어서, 상기 와이드 비어 홀 내부에 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막을 형성하는 단계는,The method of claim 22, wherein the forming of the conductive film having a “first conductive film / second conductive film” laminated structure in the wide via hole is performed by: 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 제 1 도전성막과 제 2 도전성막을 순차적으로 형성하는 단계 및,Sequentially forming a first conductive film and a second conductive film in a predetermined portion on the interlayer insulating film including the wide via hole; 상기 제 1 및 제 2 도전성막을 CMP 처리하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.CMP treatment of the first and second conductive film comprises a method of manufacturing a multilayer pad of a semiconductor device. 제 22항에 있어서, 상기 제 1 도전성막은 W으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.23. The method of claim 22, wherein the first conductive film is formed of W. 제 22항에 있어서, 상기 제 2 도전성막은 Al 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.23. The method of claim 22, wherein the second conductive film is made of Al alloy. 제 22항에 있어서, 상기 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막을 형성하는 단계 이전에 상기 와이드 비어 홀 내부에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.23. The semiconductor device of claim 22, further comprising forming a barrier metal film inside the wide via hole prior to forming the conductive film having the “first conductive film / second conductive film” stacked structure. Method of manufacturing a multilayer pad. 제 26항에 있어서, 상기 장벽 금속막은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.27. The method of claim 26, wherein the barrier metal film has a Ti / TiN stacked structure. 제 16항에 있어서, 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계는,The method of claim 16, wherein the forming of the upper conductive pad with a conductive film interposed in a predetermined portion on the interlayer insulating film including the wide via hole is performed. 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상에 제 1 및 제 2 도전성막을 순차적으로 형성하는 단계 및,Sequentially forming a first and a second conductive film on the interlayer insulating film including the wide via hole; 상기 층간 절연막의 표면이 소정 부분 노출되도록, 상기 제 1 및 제 2 도전성막을 건식식각하여, 제 2 도전성막 재질의 상부 도전성 패드를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.And dry etching the first and second conductive films to expose a predetermined portion of the surface of the interlayer insulating film to form upper conductive pads of a second conductive film material. 제 28항에 있어서, 상기 제 1 도전성막은 W으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.29. The method of claim 28, wherein the first conductive film is formed of W. 제 28항에 있어서, 상기 제 1 및 제 2 도전성막을 형성하는 단계 이전에 상기 와이드 비어 홀 내부에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.29. The method of claim 28, further comprising forming a barrier metal film inside the wide via hole prior to forming the first and second conductive films. 제 30항에 있어서, 상기 장벽 금속막은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.31. The method of claim 30, wherein the barrier metal film has a Ti / TiN stacked structure. 제 28항에 있어서, 상기 제 1 도전성막은 CF4 계열의 식각 개스로 건식식각하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.29. The method of claim 28, wherein the first conductive film is dry etched using an CF 4 series etching gas. 제 28항에 있어서, 상기 제 2 도전성막은 Cl 계열의 식각 개스로 건식식각하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.29. The method of claim 28, wherein the second conductive film is dry-etched by Cl-based etching gas. 제 16항에 있어서, 상기 상부 및 하부 도전성 패드 형성전에, 그 위에 반사 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.17. The method of claim 16, further comprising forming an anti-reflection film thereon before forming the upper and lower conductive pads. 제 34항에 있어서, 상기 반사 방지막은 TiN이나 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.35. The method of claim 34, wherein the anti-reflection film is formed of a TiN or Ti / TiN stacked structure. 제 34항에 있어서, 상기 반사 방지막은 200 ~ 350Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.35. The method of claim 34, wherein the anti-reflection film is formed to a thickness of 200 to 350 microns.
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