KR100436062B1 - Decoder for Source Driver in TFT-LCD - Google Patents
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Abstract
본 발명은 온저항을 감소시키는 동시에 면적을 감소시킬 수 있는 TFT-LCD 소오스 드라이버의 디코더회로에 관한 것이다. 본 발명의 일 측면에 따르면, 리세트신호에 응답하여 제1 리세트전압을 리셋단으로 출력하기 위한 제1 리세트 모스 트랜지스터; 상기 리세트단에 병렬로 접속되며, 데이터신호 및 반전 데이터신호의 서로 다른 조합쌍에 응답하여 상기 제1 리세트전압을 각각의 출력노드에 전달하기 위한 2N개의 스테이지로 구성된 출력제어부 - 상기 출력제어부의 각 스테이지는 상기 데이터신호 및 반전 데이터신호의 서로 다른 조합쌍을 게이트 입력으로 하는 N개의 직렬연결된 입력 모스 트랜지스터를 구비함 - ; 상기 리세트신호에 응답하여 상기 출력제어부의 각 스테이지에 대응하는 상기 각각의 출력노드를 제2 리세트전압으로 리세트시키기 위한 2N개의 제2 리세트 모스 트랜지스터; 및 상기 출력제어부의 각 스테이지에 대응하는 상기 각각의 출력노드에 걸린 신호에 응답하여 각각의 입력전압을 공통출력단으로 출력하기 위한 2N개의 출력부 - 각각의 출력부는 상기 각각의 출력노드에 걸린 신호에 응답하여 해당 입력신호를 상기 공통출력단으로 출력하기 위한 제1 출력 모스 트랜지스터와 상기 각각의 출력노드에 걸린 신호의 반전신호에 응답하여 상기 해당 입력신호를 상기 공통출력단으로 출력하기 위한 제2 출력 모스 트랜지스터를 구비함- 를 구비하는 TFT-LCD 소오스 드라이버용 디코더회로가 제공된다.The present invention relates to a decoder circuit of a TFT-LCD source driver, which can reduce the on resistance and at the same time reduce the area. According to an aspect of the present invention, a first reset MOS transistor for outputting a first reset voltage to the reset terminal in response to the reset signal; An output control unit connected in parallel to the reset stage and configured of 2 N stages for delivering the first reset voltage to each output node in response to a different combination pair of a data signal and an inverted data signal-the output Each stage of the control unit includes N series connected input MOS transistors having different combination pairs of the data signal and the inverted data signal as gate inputs; 2 N second reset MOS transistors for resetting the respective output nodes corresponding to the respective stages of the output control unit to a second reset voltage in response to the reset signals; And 2 N output units for outputting each input voltage to a common output terminal in response to a signal applied to each output node corresponding to each stage of the output control unit, wherein each output unit is a signal applied to each output node. A first output MOS transistor for outputting the corresponding input signal to the common output terminal and a second output MOS for outputting the corresponding input signal to the common output terminal in response to an inverted signal of the signal applied to the respective output node in response to the signal. A decoder circuit for a TFT-LCD source driver having a transistor is provided.
Description
본 발명은 TFT-LCD 의 소오스 드라이버에 관한 것으로서, 보다 구체적으로는 온저항(on resistance)과 면적을 감소시킬 수 있는 디코더회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a source driver of a TFT-LCD, and more particularly, to a decoder circuit capable of reducing on resistance and area.
도 1은 종래의 TFT-LCD 소오스 드라이버용 디코더의 회로도를 도시한 것이다.Fig. 1 shows a circuit diagram of a decoder for a conventional TFT-LCD source driver.
도 1을 참조하면, 종래의 디코더회로는 크게 PMOS 트랜지스터단(10)과 NMOS트랜지스터단(20)으로 이루어진다. 내부 트랜지스터의 문턱전압으로 인하여 입력신호인 계조전압(V0-V63)이 출력단(OUT)으로 정상적으로 출력되지 못하는 경우가 발생되는데, 상기 PMOS 트랜지스터단(10)과 NMOS 트랜지스터단(20)은 이를 방지하기 위한 것이다.Referring to FIG. 1, a conventional decoder circuit is largely composed of a PMOS transistor stage 10 and an NMOS transistor stage 20. Due to the threshold voltage of the internal transistor, the gray level voltage V0-V63, which is an input signal, may not be normally output to the output terminal OUT. The PMOS transistor stage 10 and the NMOS transistor stage 20 may prevent this from occurring. It is for.
상기 PMOS 트랜지스터단(10)은 데이터신호(D0-D5)중 최하위 비트 D0 또는 반전데이타신호(DOB-D5B)중 최하위비트 DOB가 게이트에 인가되는 PMOS 트랜지스터(P000-P063)과, D1 또는 D1B가 게이트에 인가되는 PMOS 트랜지스터(P100-P131)와, D2 또는 D2B가 게이트에 인가되는 PMOS 트랜지스터(P200-P215)와, D3 또는 D3B가 게이트에 인가되는 PMOS 트랜지스터(P300-P307)와, D4 또는 D4B가 게이트에 인가되는 PMOS 트랜지스터(P400-P403)와, 최상위 비트 D5 또는 D5B가 게이트에 인가되는 PMOS 트랜지스터(P500-P501)로 이루어진다.The PMOS transistor stage 10 includes the PMOS transistors P000-P063 to which the least significant bit D0 of the data signals D0-D5 or the least significant bit DOB of the inverted data signals DOB-D5B is applied to the gate, and D1 or D1B PMOS transistors P100-P131 applied to the gate, PMOS transistors P200-P215 where D2 or D2B is applied to the gate, PMOS transistors P300-P307 where D3 or D3B is applied to the gate, and D4 or D4B. PMOS transistors P400-P403 are applied to the gate, and PMOS transistors P500-P501 are applied to the gate with the most significant bit D5 or D5B.
이와 마찬가지로, 상기 NMOS 트랜지스터단(20)은 데이터신호(D0-D5)중 최하위 비트 D0 또는 반전데이타신호(DOB-D5B)중 최하위비트 DOB가 게이트에 인가되는 NMOS 트랜지스터(N000-N063)과, D1 또는 D1B가 게이트에 인가되는 NMOS 트랜지스터(N100-N131)와, D2 또는 D2B가 게이트에 인가되는 NMOS 트랜지스터(N200-N215)와, D3 또는 D3B가 게이트에 인가되는 NMOS 트랜지스터(N300-N307)와, D4 또는 D4B가 게이트에 인가되는 NMOS 트랜지스터(N400-N403)와, 최상위 비트 D5 또는 D5B가 게이트에 인가되는 PMOS 트랜지스터(N500-N501)로 이루어진다.Similarly, the NMOS transistor stage 20 includes NMOS transistors N000-N063 to which the least significant bit D0 of the data signals D0-D5 or the least significant bit DOB of the inverted data signals DOB-D5B is applied to the gate, and D1. Or NMOS transistors N100-N131 to which D1B is applied to the gate, NMOS transistors N200-N215 to which D2 or D2B is applied to the gate, NMOS transistors N300-N307 to which D3 or D3B is applied to the gate, NMOS transistors N400-N403 to which D4 or D4B is applied to the gate and PMOS transistors N500-N501 to which the most significant bit D5 or D5B is applied to the gate.
상기한 바와같은 디코더회로는 트리(tree) 구조를 갖는데, 입력전압(V0-V63)이 출력단(OUT)에 도달하기 위해서는 각각 6개의 모스 트랜지스터를 거쳐야 한다. 예를 들어 데이터신호 D0-D5가 "111111" 이라면, 반전 데이터신호(D0B-D5B)는 "000000" 이 된다.The decoder circuit as described above has a tree structure. In order for the input voltages V0-V63 to reach the output terminal OUT, each decoder circuit must pass through six MOS transistors. For example, if data signals D0-D5 are "111111", inverted data signals D0B-D5B become "000000".
따라서, 이경우에는 PMOS 트랜지스터단(10)의 PMOS 트랜지스터(P063, P131, P215, P307, P403, P501)를 통해 입력전압(V0-V63)중 V63이 화살표(11)로 도시한 바와같이 출력단(OUT)으로 출력되어진다. 이와 동시에 NMOS 트랜지스터단(20)의 VMOS 트랜지스터(N063, N131, N215, N307, N403, N501)를 통해 입력전압(V0-V63)중 V63이 화살표(12)로 도시한 바와같이 출력단(OUT)으로 출력되어진다.Accordingly, in this case, V63 of the input voltages V0-V63 is represented by the arrow 11 through the PMOS transistors P063, P131, P215, P307, P403, and P501 of the PMOS transistor stage 10, as shown by the arrow 11. Is printed as At the same time, through the VMOS transistors N063, N131, N215, N307, N403, and N501 of the NMOS transistor stage 20, V63 of the input voltages V0-V63 goes to the output terminal OUT as shown by the arrow 12. Is output.
상기 PMOS 트랜지스터(10)과 NMOS 트랜지스터단(20)는 각 입력단별로 동일한 입력 전압을 공유하도록 되어 있기 때문에, 입력전압 V63이 출력단(OUT)으로 도달하기 위해서 거치는 트랜지스터수는 모두 6개가 된다. 다른 입력전압(V0-V62)도 경로는 다르지만 상기와 마찬자지로 6개의 트랜지스터를 거쳐 출력단(OUT)에 도달하게 된다.Since the PMOS transistor 10 and the NMOS transistor stage 20 share the same input voltage for each input terminal, the number of transistors passed through the input voltage V63 to reach the output terminal OUT is six. The other input voltages V0-V62 also have different paths, but likewise, they reach the output terminal OUT through six transistors.
그러므로, 입력단과 출력단사이에는 6개 트랜지스터의 온저항이 직렬로 연결된 구조를 갖게 되어 이러한 저항값은 수 ㏀까지 된다. 이러한 큰 저항값은 캐패시터가 부하로 구성되는 출력단에 입력전압이 전달되는 시간을 지연시키는 요인이 되고, 이로 인하여 액정표시패널의 동작속도를 저하시키게 된다.Therefore, the on-resistance of the six transistors is connected in series between the input terminal and the output terminal, and this resistance value is several kW. Such a large resistance value causes a delay in the time at which the input voltage is transferred to the output terminal of the capacitor, thereby reducing the operation speed of the liquid crystal display panel.
이를 방지하기 위해서는 상기 트랜지스터들의 사이즈를 크게 하여 온저항을 낮추어야 하는데, 이는 디코더가 칩에서 차지하는 면적이 증가되는 또 다른 문제점을 초래하였다.In order to prevent this, it is necessary to increase the size of the transistors to lower the on-resistance, which causes another problem in that the area occupied by the decoder is increased.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 온저항을 감소시킴과 동시에 면적을 감소시킬 수 있는 TFT-LCD 소오스 드라이버용 디코더회로를 제공하는 데 그목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, and an object thereof is to provide a decoder circuit for a TFT-LCD source driver that can reduce the on resistance and at the same time reduce the area.
도 1은 종래의 TFT-LCD 소오스 드라이버용 디코더의 회로도,1 is a circuit diagram of a decoder for a conventional TFT-LCD source driver;
도 2는 본 발명의 실시예에 따른 TF-LCD 소오스 드라이버용 디코더의 회로도,2 is a circuit diagram of a decoder for a TF-LCD source driver according to an embodiment of the present invention;
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 제어수단 200 : 리세트수단100: control means 200: reset means
300 : 출력수단 101-164 : 스위칭 트랜지스터수단300: output means 101-164: switching transistor means
201-265: 입, 출력 리세트수단201-265: input and output reset means
이와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 리세트신호에 응답하여 제1 리세트전압을 리셋단으로 출력하기 위한 제1 리세트 모스 트랜지스터; 상기 리세트단에 병렬로 접속되며, 데이터신호 및 반전 데이터신호의 서로 다른 조합쌍에 응답하여 상기 제1 리세트전압을 각각의 출력노드에 전달하기 위한 2N개의 스테이지로 구성된 출력제어부 - 상기 출력제어부의 각 스테이지는 상기 데이터신호 및 반전 데이터신호의 서로 다른 조합쌍을 게이트 입력으로 하는 N개의 직렬연결된 입력 모스 트랜지스터를 구비함 - ; 상기 리세트신호에 응답하여 상기 출력제어부의 각 스테이지에 대응하는 상기 각각의 출력노드를 제2 리세트전압으로 리세트시키기 위한 2N개의 제2 리세트 모스 트랜지스터; 및 상기 출력제어부의 각 스테이지에 대응하는 상기 각각의 출력노드에 걸린 신호에 응답하여 각각의 입력전압을 공통출력단으로 출력하기 위한 2N개의 출력부 - 각각의 출력부는 상기 각각의 출력노드에 걸린 신호에 응답하여 해당 입력신호를 상기 공통출력단으로 출력하기 위한 제1 출력 모스 트랜지스터와 상기 각각의 출력노드에 걸린 신호의 반전신호에 응답하여 상기 해당 입력신호를 상기 공통출력단으로 출력하기 위한 제2 출력 모스 트랜지스터를 구비함- 를 구비하는 TFT-LCD 소오스 드라이버용 디코더회로가 제공된다.According to an aspect of the present invention for achieving the above object, a first reset MOS transistor for outputting the first reset voltage to the reset terminal in response to the reset signal; An output control unit connected in parallel to the reset stage and configured of 2 N stages for delivering the first reset voltage to each output node in response to a different combination pair of a data signal and an inverted data signal-the output Each stage of the control unit includes N series connected input MOS transistors having different combination pairs of the data signal and the inverted data signal as gate inputs; 2 N second reset MOS transistors for resetting the respective output nodes corresponding to the respective stages of the output control unit to a second reset voltage in response to the reset signals; And 2 N output units for outputting each input voltage to a common output terminal in response to a signal applied to each output node corresponding to each stage of the output control unit, wherein each output unit is a signal applied to each output node. A first output MOS transistor for outputting the corresponding input signal to the common output terminal and a second output MOS for outputting the corresponding input signal to the common output terminal in response to an inverted signal of the signal applied to the respective output node in response to the signal. A decoder circuit for a TFT-LCD source driver having a transistor is provided.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to describe the present invention in more detail.
도 2는 본 발명의 실시예에 따른 TFT-LCD 소오스 드라이버의 디코더의 회로도를 도시한 것이다.2 is a circuit diagram of a decoder of a TFT-LCD source driver according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 디코더회로는 제어수단(100)과, 리세트수단(200)과 출력수단(300)을 포함한다.2, a decoder circuit according to an embodiment of the present invention includes a control means 100, a reset means 200, and an output means 300.
상기 제어수단(100)은 상기 리세트수단(200)과 출력수단(300)사이에 병렬연결되어, 데이터신호(D0-D5) 및 반전 데이터신호(D0B-D5B)중 해당하는 신호에 의해 스위칭되어 상기 출력수단(300)을 제어하기 위한 다수의 스위칭 트랜지스터수단(101-164)을 구비한다. 각 스위칭 트랜지스터수단(101-164)은 상기 리세트수단(200)과 출력수단(300)사이에 직렬연결되어, 게이트에 데이터신호(D0-D5) 및 반전 데이터신호(D0B-D5B)중 해당하는 신호가 제공되는 다수의 PMOS 트랜지스터(P11-P16)을 구비한다.The control means 100 is connected in parallel between the reset means 200 and the output means 300, is switched by the corresponding signal of the data signal (D0-D5) and inverted data signal (D0B-D5B) It is provided with a plurality of switching transistor means 101-164 for controlling the output means 300. Each switching transistor means 101-164 is connected in series between the reset means 200 and the output means 300, and corresponds to one of the data signals D 0 -D 5 and the inverted data signals D 0B-D 5B at a gate thereof. A plurality of PMOS transistors P11-P16 to which a signal is provided is provided.
상기 리세트수단(200)은 상기 제어수단(100)의 출력노드(NS31-NS63)를 리세트시키기 위한 다수의 출력리세트수단(201-264)와, 입력노드(NS65)를 초기화시키기 위한 입력 리세트수단(265)를 구비한다. 상기 리세트수단(200)의 입력 리세트수단(265)은 전원전압(AVDD)와 상기 제어수단(100)의 각 스위칭 트랜지스터수단(101-164)의 입력노드(NS65)사이에 연결되고, 게이트에 리세트신호(RB)가 제공되는 PMOS 트랜지스터(P20)으로 이루어진다. 상기 출력 리세트수단(201-264)은 각각 상기 제어수단(100)의 스위칭 트랜지스터수단(101-164)의 각 출력노드(NS31-NS64)와 접지사이에 연결되고 게이트에 리세트신호(RB)가 제공되는 NMOS 트랜지스터(P21-P64)로 이루어진다.The reset means 200 includes a plurality of output reset means 201-264 for resetting the output nodes NS31-NS63 of the control means 100, and an input for initializing the input node NS65. A reset means 265 is provided. The input reset means 265 of the reset means 200 is connected between the power supply voltage AVDD and the input node NS65 of each switching transistor means 101-164 of the control means 100, and the gate The PMOS transistor P20 is provided with a reset signal RB. The output reset means 201-264 are respectively connected between the output nodes NS31-NS64 of the switching transistor means 101-164 of the control means 100 and the ground, and the reset signal RB is provided at the gate. NMOS transistors P21-P64 are provided.
상기 출력수단(300)은 상기 제어수단(200)의 각 스위칭 트랜지스터수단(101-164)의 출력신호에 의해 입력전압(V0-V63)중 해당하는 하나를 출력단(OUT)으로 제공하기 위한 다수의 수단(301-364)을 구비한다. 상기 각 수단(301-364)은 상기 제어수단(100)의 각 스위칭 트랜지스터수단(101-164)의 출력신호에 의해 제어되어 해당하는 각 입력전압(V0-V63)을 출력단(OUT)으로 제공하기 위한 NMOS트랜지스터(P31)와, 상기 제어수단(100)의 각 스위칭 트랜지스터수단(101-164)의 출력신호를 반전시키는 인버터(I31)와, 상기 인버터(I31)의 출력신호에 의해 제어되어 해당하는 각 입력전압(V0-V63)을 출력단(OUT)으로 제공하기 위한 PMOS 트랜지스터(P32)로 이루어진다.The output means 300 is provided by the output signal of each switching transistor means (101-164) of the control means 200 for providing a corresponding one of the input voltage (V0-V63) to the output terminal (OUT) Means 301-364 are provided. Each means 301-364 is controlled by an output signal of each switching transistor means 101-164 of the control means 100 to provide a corresponding input voltage V0-V63 to the output terminal OUT. Is controlled by an NMOS transistor P31, an inverter I31 for inverting an output signal of each switching transistor means 101-164 of the control means 100, and an output signal of the inverter I31. It consists of a PMOS transistor (P32) for providing each input voltage (V0-V63) to the output terminal (OUT).
상기한 바와같은 구성을 갖는 본 발명의 디코더회로의 동작을 설명하면 다음과 같다.The operation of the decoder circuit of the present invention having the configuration as described above is as follows.
초기에 리세트신호(RB)가 로직 하이레벨이면, 리세트수단(200)의 각 출력 리세트수단(201-264)의 NMOS 트랜지스터(P21-P64)가 모두 턴온된다. 따라서, 상기 제어수단(100)의 각 스위칭 트랜지스터수단(101-164)의 출력노드(NS31-NS64)는 모두 로우레벨로 되어 리세트된다. 이때, 리세트수단(200)의 입력리세트수단(265)의 PMOS 트랜지스터(P20)는 턴오프되므로 전원전압(AVDD)가 차단되어 각 스위칭 트랜지스터수단(101-164)의 입력노드(SN30)도 리세트된다.If the reset signal RB is initially at a logic high level, all of the NMOS transistors P21-P64 of each output reset means 201-264 of the reset means 200 are turned on. Therefore, the output nodes NS31-NS64 of the respective switching transistor means 101-164 of the control means 100 are all reset to the low level. At this time, since the PMOS transistor P20 of the input reset means 265 of the reset means 200 is turned off, the power supply voltage AVDD is cut off so that the input node SN30 of each switching transistor means 101-164 is also turned off. Reset.
상기 제어수단(200)의 각 스위칭 트랜지스터수단(101-164)이 리세트되면, 출력수단(300)의 NMOS 트랜지스터(P31)와 PMOS 트랜지스터(P32)도 모두 턴오프되므로, 초기화상태에서는 입력전압(V0-V63)은 출력단(OUT)으로 제공되지 않는다.When the switching transistor means 101-164 of the control means 200 are reset, both the NMOS transistor P31 and the PMOS transistor P32 of the output means 300 are turned off, so that the input voltage ( V0-V63) are not provided to the output terminal (OUT).
한편, 초기화후 리세트신호(RB)가 로직 로우레벨로 되면, 입력 리세트수단(265)의 PMOS 트랜지스터(P20)가 턴온되어 각 스위칭 트랜지스터수단(101-164)으로 전원전압(AVVD)가 제공된다. 이때, 출력 리세트수단(201-264)의 NMOS 트랜지스터(P21-P63)는 모두 턴오프되어 출력노드(NS31-NS64)는 접지와 분리되므로, 출력수단(300)은 제어수단(100)의 동작에 따라 입력전압(V0-V63)을 출력단(OUT)으로 제공하게 된다.On the other hand, when the reset signal RB becomes the logic low level after initialization, the PMOS transistor P20 of the input reset means 265 is turned on to provide the power supply voltage AVVD to each switching transistor means 101-164. do. At this time, since the NMOS transistors P21-P63 of the output reset means 201-264 are all turned off and the output nodes NS31-NS64 are separated from the ground, the output means 300 operates in the control means 100. As a result, the input voltage V0-V63 is provided to the output terminal OUT.
예를 들어, 입력전압(V63)을 출력하는 경우를 설명한다. 입력전압(V63)을 출력하기 위해서는 데이터신호(D0-D5)는 모두 "111111"이 되고, 반전 데이터신호(D0B-D05)는 모두 "000000"이 된다.For example, the case of outputting the input voltage V63 will be described. In order to output the input voltage V63, the data signals D0-D5 are all "111111", and the inversion data signals D0B-D05 are all "000000".
이러한 상태에서, 제어수단(100)의 스위칭 트랜지스터수단(101-164)중 하나(164)의 PMOS 트랜지스터(P11-P16)가 모두 턴온된다. 따라서, 스위칭 트랜지스터수단(164)의 출력신호만이 로직 하이레벨로 되고, 나머지 스위칭 트랜지스터수단의 출력신호는 로직 로우레벨로 된다.In this state, all of the PMOS transistors P11-P16 of one of the switching transistor means 101-164 of the control means 100 are turned on. Therefore, only the output signal of the switching transistor means 164 goes to the logic high level, and the output signal of the remaining switching transistor means goes to the logic low level.
출력수단(300)중 상기 스위칭 트랜지스터수단(164)에 의해 제어되는 수단(364)의 NMOS 트랜지스터(P31)와 PMOS 트랜지스터(NN32)가 턴온되므로, 화살표(500)로 표시한 바와같이 입력전압(V63)이 출력단(OUT)으로 제공된다. 이때, 출력수단(300)의 다른 수단의 모스 트랜지스터(P31, P32)는 모두 턴오프되어 출력노드가 초기화상태를 그대로 유지하므로, 다른 입력전압은 출력단(OUT)으로 제공되지 않는다.Since the NMOS transistor P31 and the PMOS transistor NN32 of the means 364 controlled by the switching transistor means 164 of the output means 300 are turned on, the input voltage V63 as indicated by the arrow 500. ) Is provided to the output terminal OUT. At this time, since the MOS transistors P31 and P32 of the other means of the output means 300 are both turned off and the output node maintains the initialization state, no other input voltage is provided to the output terminal OUT.
상기에서, 입력전압(V63)을 출력하는 경우에 대해서만 설명하였으나, 다른 입력전압을 출력하는 경우에도 마찬가지로 출력수단(300)중 해당하는 입력신호를 출력하기 위한 수단만이 상기한 바와같은 방식으로 구성되어 해당하는 입력신호를 출력단(OUT)으로 출력하게 되는 것이다.In the above description, only the case of outputting the input voltage V63 has been described, but in the case of outputting other input voltages, only the means for outputting the corresponding input signal among the output means 300 is configured in the manner as described above. Therefore, the corresponding input signal is output to the output terminal OUT.
또한, 본 발명은 제어수단(100)의 각 스위칭 트랜지스터수단(101-164)가 PMOS 트랜지스터(P11-P16)로 구성되는 것을 예로 들어 설명하였으나, NMOS트랜지스터를 직렬연결하여 구성할 수도 있다. 이경우에는, 각 스위칭 트랜지스터수단(101-164)의 NMOS 트랜지스터에 인가되는 데이터신호가 PMOS 트랜지스터로 구성되는 경우와는 반대의 로직레벨을 갖게 된다. 그리고, 리세트수단(200)의 입력리세트수단과 출력리세트수단의 연결위치가 서로 바뀌어야 하며, 리세트신호(RB)의 극성도 반대로 되어야 한다. 또한, 각 스위칭 트랜지스터수단(101-164)의 출력을 반전시켜 출력수단(300)의 NMOS 트랜지스터(P31)의 게이트로 제공하고, PMOS트랜지스터(P32)의 게이트에는 각 스위칭 트랜지스터수단(101-164)의 출력을 그대로 제공하여야 한다.In addition, the present invention has been described taking the switching transistor means 101-164 of the control means 100 constituted by the PMOS transistors P11-P16 as an example, but may also be configured by connecting NMOS transistors in series. In this case, the data signal applied to the NMOS transistors of the switching transistor means 101-164 has a logic level opposite to that when the PMOS transistor is configured. In addition, the connection positions of the input reset means and the output reset means of the reset means 200 should be changed with each other, and the polarity of the reset signal RB should also be reversed. In addition, the output of each switching transistor means 101-164 is inverted and provided to the gate of the NMOS transistor P31 of the output means 300, and each switching transistor means 101-164 is provided at the gate of the PMOS transistor P32. The output of must be provided as is.
본 발명의 실시예에 사용되는 리세트신호(RB)는 TFT-LCD 의 타이밍 콘트롤러에서 발생되는 파워세이브(power save)신호를 사용하거나,임의의 적절한 타이밍신호를 사용하면 된다.The reset signal RB used in the embodiment of the present invention may use a power save signal generated by the timing controller of the TFT-LCD or any appropriate timing signal.
상기한 바와같은 본 발명에 따르면, 종래의 입력전압을 출력단으로 제공하는 역할을 하였던 6개의 모스 트랜지스터들을 단순히 전원전압을 데이터신호에 따라 출력수단(300)으로 제공하는 스위치의 역할만을 수행한다.According to the present invention as described above, the six MOS transistors that used to provide a conventional input voltage to the output terminal simply serves as a switch that provides the power supply voltage to the output means 300 according to the data signal.
그리고, 입력전압(V0-V63)이 출력단(OUT)에 도달하는데 도 2의 화살표(500)로 표시된 바와같이 하나의 트랜지스터만을 통해서 출력단(OUT)으로 제공되므로, 온저항을 감소시키게 된다.In addition, since the input voltages V0-V63 reach the output terminal OUT, as provided by the arrow 500 of FIG. 2, the input voltage V0-V63 is provided to the output terminal OUT through only one transistor, thereby reducing the on-resistance.
또한, 종래의 입력전압(V0-V63)을 출력단(OUT)으로 제공하기 위하여 PMOS 트랜지스터단과 NMOS 트랜지스터단을 모두 사용하였으나, 본 발명에서는 스위치역할을 위하여 PMOS 트랜지스터단 또는 NMOS 트랜지스터단중 하나만을 사용하면 된다. 그러므로, 나머지 트랜지스터단은 제거되므로, 온저항에 영향을 미치지 않고 사이즈를 최소화할 수 있다.In addition, although both the PMOS transistor stage and the NMOS transistor stage are used to provide a conventional input voltage (V0-V63) to the output terminal (OUT), in the present invention, if only one of the PMOS transistor stage or the NMOS transistor stage is used for the switching role, do. Therefore, since the remaining transistor stages are removed, the size can be minimized without affecting the on resistance.
상기한 바와같은 본 발명의 소오스 드라이버용 디코더회로에 따르면, 입력전압이 하나의 트랜지스터만을 통해 출력단으로 제공되도록 하여, 스위치역할을 수행하기 위한 하나의 모스 트랜지스터단만이 필요하므로, 온저항을 줄이면서도 사이즈를 축소시킬 수 있는 이점이 있다.According to the decoder circuit for the source driver of the present invention as described above, the input voltage is provided to the output terminal through only one transistor, so that only one MOS transistor terminal for performing the switch role is required, while reducing the on-resistance. There is an advantage that the size can be reduced.
이에 따라 출력지연시간을 감소시켜 LCD패널의 화상속도를 향상시키고, 칩의 설계가 용이한 이점이 있다.Accordingly, the output delay time is reduced to improve the image speed of the LCD panel, and there is an advantage in that the design of the chip is easy.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
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