KR100401508B1 - 램버스 디램의 뱅크 제어회로 - Google Patents

램버스 디램의 뱅크 제어회로 Download PDF

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KR100401508B1 KR10-2001-0029104A KR20010029104A KR100401508B1 KR 100401508 B1 KR100401508 B1 KR 100401508B1 KR 20010029104 A KR20010029104 A KR 20010029104A KR 100401508 B1 KR100401508 B1 KR 100401508B1
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Abstract

본 발명은 램버스 디램의 뱅크 제어회로에 관한 것으로, 각각의 메모리 뱅크를 제어하는 제어 회로와 어드레스 래치회로를 2개의 뱅크당 1개씩 공유하도록 하므로써, 회로의 면적을 줄일 수 있다. 이를 위한 본 발명에 의한 램버스 디램의 뱅크 제어회로는 데이타를 저장하기 위한 다수개의 메모리 뱅크부와, 상기 각각의 메모리 뱅크부의 상부 및 하부에 각각 1개씩 배치되며, 쓰기 및 읽기 동작시 데이타를 센싱하기 위한 다수개의 센스 앰프부와, 상기 센스 앰프부의 동작을 각각 제어하기 위한 다수개의 센스앰프 드라이버부와, 상기 각각의 메모리 뱅크부의 워드 라인과 서브 워드라인을 각각 구동시키기 위한 다수개의 메인 워드라인 및 서브 워드라인 드라이버부와, 상기 메모리 뱅크부의 2개당 1개씩 공유되며, 외부로부터 액티브 신호와 프리차지 신호 및 글로벌 어드레스 신호를 수신하여 상기 2개의 메모리 뱅크에 위치한 3개의 센스앰프 드라이버부와 2개의 메인 워드라인 및 서브 워드라인 드라이버부와 비트 라인을 각각 제어하기 위한 신호를 발생하는 다수개의 제어부 및 어드레스 래치부를 구비한 것을 특징으로 한다.

Description

램버스 디램의 뱅크 제어회로{CIRCUIT FOR CONTROL BANK OF RAMBUS DRAM}
본 발명은 램버스 디램의 뱅크 제어회로에 관한 것으로, 특히 각각의 메모리 뱅크를 제어하는 제어 회로와 어드레스 래치회로를 2개의 뱅크당 1개씩 공유하도록 하므로써, 회로의 면적을 줄일 수 있는 램버스 디램의 뱅크 제어회로에 관한 것이다.
도 1은 일반적인 램버스 디램의 블록도로서, 각각 16개의 메모리 뱅크를 구비한 상위 및 하위 메모리 블록부(12)(14)로 구성된 메모리 블록(10)과, 상기 메모리 뱅크의 쓰기 및 읽기 데이타를 외부와 인터페이스하기 위해 직렬/병렬 변환을 수행하는 상위 및 하위 직렬/병렬 쉬프터부(16)(18)와, 상기 상위 및 하위 직렬/병렬 쉬프터부(16)(18)를 통해 수신된 읽기 데이타를 외부로 출력하고 외부로부터 수신된 쓰기 데이타를 상기 상위 및 하위 직렬/병렬 쉬프터부(16)(18)로 출력하는 입/출력단(20)과, 상기 상위 및 하위 직렬/병렬 쉬프터부(16)(18)의 동작을 각각 제어하는 제어부(22)로 구성된다.
상기 메모리 블록(10)은 32개의 메모리 뱅크를 가지고 있고, 각각 16개의 뱅크를 포함하는 상위 메모리 블록부(12)와 하위 메모리 블록부(14)로 구성된다.
상기 상위 직렬/병렬 쉬프터부(16)는 상기 상위 메모리 블록부(12)에서 읽은 128 비트 병렬 데이타(RDA_top[127:0])를 16비트 데이타(EvenRDA_top[7:0], OddRDA_top[7:0])로 변환하여 출력하고, 상기 하위 직렬/병렬 쉬프터부(18)는 상기 하위 메모리 블록부(14)에서 읽은 128 비트 병렬 데이타(RDA_bot[127:0])를 16비트데이타(EvenRDA_bot[7:0], OddRDA_bot[7:0])로 변환하여 출력한다.
상기 상위 및 하위 직렬/병렬 쉬프터부(16)(18)의 동작은 크게 두가지로 볼 수 있다. 하나는 쓰기 동작시 8번에 걸쳐 입력되는 8비트 직렬 데이타를 128비트로 변환하는 직렬-병렬 변환이고, 다른 하나는 읽기 동작시 메모리 블록으로부터 읽은 128비트 데이타를 8비트×8로 변환하는 병렬-직렬 변환이다.
쓰기 동작에서는 두개의 상위 및 하위 직렬/병렬 쉬프터부(16)(18)가 동시에 입력된 쓰기 데이타를 각각 상위 메모리 블록부(12)과 하위 메모리 블록부(14)로 전달하고, 메모리 블록(10)에서 쓰기 주소에 의해 선택되어진 데이타만이 메모리 블록(10)에 기록 되도록 한다. 그리고, 읽기 동작에서는 두개의 상위 및 하위 직렬/병렬 쉬프터부(16)(18)가 각각의 메모리 블록(10)으로 읽기 데이타를 받아 출력단으로 전달하도록 한다.
도 2는 도 1에 도시된 상부 메모리 블록(12)(또는, 하부 메모리 블록(14)) 내에 구비된 종래의 메모리 뱅크 제어회로의 블록 구성도이다. 도시된 바와 같이, 종래의 메모리 뱅크 제어회로는 데이타를 저장하기 위한 16개의 메모리 뱅크부(30<0>∼30<15>)와, 상기 각각의 메모리 뱅크의 상부 및 하부에 하나씩 있으며, 쓰기 및 읽기 동작시 데이타를 센싱하는 17개의 센스 앰프부(40<0>∼40<16>)와, 상기 센스 앰프부(40<0>∼40<16>)의 동작을 각각 제어하는 17개의 센스앰프 드라이버부(50<0>∼50<16>)와, 상기 각각의 메모리 뱅크부(30<0>∼30<15>)의 워드 라인과 서브 워드라인을 구동시키기 위한 16개의 메인 워드라인 및 서브 워드라인 드라이버부(60<0>∼60<15>)와, 외부로부터 액티브 신호(Active Signal)와 프리차지신호(Precharge Signal) 및 글로벌 어드레스 신호(Global Address Signal)를 수신하여 어드레스 신호에 해당하는 메모리 뱅크의 센스앰프 드라이버부와 메인 워드라인 및 서브 워드라인 드라이버부 및 비트 라인을 각각 제어하는 센스앰프 제어신호와 메인 워드라인 제어신호와 서브 워드라인 제어신호 및 비트라인 이퀄라이징신호를 발생하는 16개의 제어부 및 어드레스 래치부(70<0>∼70<15>)로 구성되어 있다.
상기 제어부 및 어드레스 래치부(70<0>∼70<15>)는 상기 1개의 메모리 뱅크부(30<0>∼30<15>)당 1개씩 구성되어 있다. 각 메모리 뱅크의 제어부 및 어드레스 래치부(70<0>∼70<15>)에서는 글로벌 신호인 상기 액티브 신호와 프리차지 신호가 발생되면 수신된 글로벌 어드레스 신호가 자신의 메모리 뱅크의 어드레스 신호인지를 확인하고 뱅크 어드레스가 일치하면 자기의 메모리 뱅크를 액티브 모드 또는 프리차지 모드로 동작하도록 제어한다. 즉, 뱅크 어드레스에 해당하는 제어부 및 어드레스 래치부에서 해당 메모리 뱅크의 메인 워드라인 및 서브 워드라인 드라이버부와 해당 메모리 뱅크의 상부 및 하부에 있는 2개의 센스앰프 드라이버부를 동작시키게 된다. 이때, 뱅크 어드레스에 의해 선택된 제어부 및 어드레스 래치부는 액티브 모드시 수신된 어드레스를 래치하여 외부의 글로벌 어드레스신호가 변하여도 더 이상 영향을 받지않고 메모리 뱅크내의 워드 라인을 유지한다.
상기 글로벌 어드레스신호에 의해 n번째의 메모리 뱅크(30<n>)가 선택된다면, n-1, n, n+1 번째의 메모리 뱅크(30<n-1>)(30<n>)(30<n+1>)를 모두 프리차지 시킨 후 n번째 메모리 뱅크(30<n>)를 활성화시키게 된다. 예로써, 메모리 뱅크 1(30<1>)이 선택된다면, 메모리 뱅크 0(30<0>), 메모리 뱅크 1(30<1>), 메모리 뱅크 2(30<2>)를 모두 프리차지 시킨 후 메모리 뱅크 1(30<1>)를 활성화 시키게 된다. 또한, 메모리 뱅크 1(30<1>)을 활성화시키면 메모리 뱅크 1(30<1>)을 프리차지 시키기 전까지는 메모리 뱅크 0(30<0>)과 메모리 뱅크 2(30<2>)를 활성화 시키지 않게 된다.
그런데, 상기 구성을 갖는 종래의 램버스 디램의 뱅크 제어회로는, 각 메모리 뱅크 별로 각 메모리 뱅크를 제어하기 위한 제어부 및 어드레스 래치부를 각각 구비하고 있어서 회로의 면적이 증가되어 전체 래이아웃(layout) 면적을 증가시키는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 각각의 메모리 뱅크를 제어하는 제어 회로와 어드레스 래치회로를 2개의 뱅크당 1개씩 공유하도록 하므로써, 회로의 면적을 줄일 수 있는 램버스 디램의 뱅크 제어회로를 제공하는데 있다.
도 1은 일반적인 램버스 디램의 블록도
도 2는 도 1에 도시된 메모리 블록 내에 구비된 종래의 메모리 뱅크 제어회로의 블록 구성도
도 3은 본 발명에 의한 램버스 디램의 뱅크 제어회로의 블록 구성도
도 4는 본 발명에 의한 다른 램버스 디램의 뱅크 제어회로의 블록 구성도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 메모리 뱅크 12 : 상위 메모리 블록부
14 : 하위 메모리 블록부 16 : 상위 직렬/병렬 쉬프터부
18 : 하위 직렬/병렬 쉬프터부 20 : 입/출력단
22 : 제어부
30<n>, 130<n>, 230<n> : 메모리 뱅크부
40<n>, 140<n>, 230<n> : 센스 앰프부
50<n>, 150<n>, 250<n> : 센스앰프 드라이버부
60<n>, 160<n>, 260<n> : 메인 워드라인 및 서브 워드라인 드라이버부
70<n>, 170<n>, 270<n> : 제어부 및 어드레스 래치부
상기 목적을 달성하기 위한 본 발명의 램버스 디램의 뱅크 제어회로는 데이타를 저장하기 위한 다수개의 메모리 뱅크부와, 상기 각각의 메모리 뱅크부의 상부 및 하부에 각각 1개씩 배치되며, 쓰기 및 읽기 동작시 데이타를 센싱하기 위한 다수개의 센스 앰프부와, 상기 센스 앰프부의 동작을 각각 제어하기 위한 다수개의 센스앰프 드라이버부와, 상기 각각의 메모리 뱅크부의 워드 라인과 서브 워드라인을 각각 구동시키기 위한 다수개의 메인 워드라인 및 서브 워드라인 드라이버부와,상기 메모리 뱅크부의 2개당 1개씩 공유되며, 외부로부터 액티브 신호와 프리차지 신호 및 글로벌 어드레스 신호를 수신하여 상기 2개의 메모리 뱅크에 위치한 3개의 센스앰프 드라이버부와 2개의 메인 워드라인 및 서브 워드라인 드라이버부와 비트 라인을 각각 제어하기 위한 신호를 발생하는 다수개의 제어부 및 어드레스 래치부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 램버스 디램의 뱅크 제어회로는 데이타를 저장하기 위한 다수개의 메모리 뱅크부와, 상기 각각의 메모리 뱅크부의 상부 및 하부에 각각 1개씩 배치되며, 쓰기 및 읽기 동작시 데이타를 센싱하기 위한 다수개의 센스 앰프부와, 상기 센스 앰프부의 동작을 각각 제어하기 위한 다수개의 센스앰프 드라이버부와, 상기 메모리 뱅크부의 2개당 1개씩 공유되며, 상기 각각의 메모리 뱅크부의 워드 라인과 서브 워드라인을 각각 구동시키기 위한 다수개의 메인 워드라인 및 서브 워드라인 드라이버부와, 상기 메모리 뱅크부의 2개당 1개씩 공유하며, 외부로부터 액티브 신호와 프리차지 신호 및 글로벌 어드레스 신호를 수신하여 상기 2개의 메모리 뱅크에 위치한 3개의 센스앰프 드라이버부와 1개의 메인 워드라인 및 서브 워드라인 드라이버부와 비트 라인을 각각 제어하기 위한 신호를 발생하는 다수개의 제어부 및 어드레스 래치부를 구비한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
도 3은 본 발명에 의한 램버스 디램의 뱅크 제어회로의 블록 구성도로서, 데이타를 저장하기 위한 n개의 메모리 뱅크부(130<n>)와, 상기 각각의 메모리뱅크부(130<n>)의 상부 및 하부에 하나씩 있으며, 쓰기 및 읽기 동작시 데이타를 센싱하는 n+1개의 센스 앰프부(140<n+1>)와, 상기 센스 앰프부(140<n+1>)의 동작을 각각 제어하는 n+1개의 센스앰프 드라이버부(150<n+1>)와, 상기 각각의 메모리 뱅크부(130<n>)의 워드 라인과 서브 워드라인을 구동시키기 위한 n개의 메인 워드라인 및 서브 워드라인 드라이버부(160<n>)와, 상기 메모리 뱅크부(230<n>)의 2개당 1개씩 공유하며, 외부로부터 액티브 신호(Active Signal)와 프리차지 신호(Precharge Signal) 및 글로벌 어드레스 신호(Global Address Signal)를 수신하여 상기 2개의 메모리 뱅크에 위치한 2개의 센스앰프 드라이버부와 2개의 메인 워드라인 및 서브 워드라인 드라이버부와 비트 라인을 각각 제어하기 위한 신호를 발생하는 n/2개의 제어부 및 어드레스 래치부(170<n/2>)를 구비한다.
본 발명에 의한 램버스 디램의 뱅크 제어회로는 2개의 뱅크가 동시에 액티브되지 않는 램버스 디램의 특성을 이용하여 2개의 메모리 뱅크부(130<0:1>)가 1개의 제어부 및 어드레스 래치부(170<n>)를 공유하도록 구성하였다.
먼저, 글로벌 신호인 상기 액티브 신호와 프리차지 신호가 발생되면 각각의 제어부 및 어드레스 래치부(170<n>)는 수신된 글로벌 어드레스신호가 자신이 속해있는 2개의 메모리 뱅크의 어드레스 신호인지를 확인하게 된다. 따라서, 수신된 글로벌 어드레스신호에 의해 1개의 제어부 및 어드레스 래치부가 선택된다. 그리고, 글로벌 어드레스신호에 의해 선택된 1개의 제어부 및 어드레스 래치부는 2개의 메모리 뱅크 중에서 수신된 글로벌 어드레스신호에 해당하는 메모리 뱅크를 수신된 액티브 신호와 프리차지 신호에 의해 액티브 모드 또는 프리차지 모드로 동작시키게 된다.
또한, 글로벌 어드레스신호에 의해 선택된 제어부 및 어드레스 래치부는 액티브 모드시 수신된 글로벌 어드레스신호를 래치하여 외부의 글로벌 어드레스신호가 변하여도 더 이상 영향을 받지않고 메모리 뱅크내의 워드 라인을 유지하도록 한다.
도 4는 본 발명에 의한 다른 램버스 디램의 뱅크 제어회로의 블록 구성도로서, 데이타를 저장하기 위한 n개의 메모리 뱅크부(230<n>)와, 상기 각각의 메모리 뱅크부(230<n>)의 상부 및 하부에 하나씩 있으며, 쓰기 및 읽기 동작시 데이타를 센싱하는 n+1개의 센스 앰프부(240<n+1>)와, 상기 센스 앰프부(240<n+1>)의 동작을 각각 제어하는 n+1개의 센스앰프 드라이버부(250<n+1>)와, 상기 메모리 뱅크부(230<n>)의 2개당 1개씩 공유하며, 상기 2개의 메모리 뱅크부의 워드 라인과 서브 워드라인을 각각 구동시키기 위한 신호를 발생하는 n/2개의 메인 워드라인 및 서브 워드라인 드라이버부(160<n>)와, 상기 메모리 뱅크부(230<n>)의 2개당 1개씩 공유하며, 외부로부터 액티브 신호(Active Signal)와 프리차지 신호(Precharge Signal) 및 글로벌 어드레스 신호(Global Address Signal)를 수신하여 상기 2개의 메모리 뱅크에 위치한 2개의 센스앰프 드라이버부와 1개의 메인 워드라인 및 서브 워드라인 드라이버부와 상기 2개의 메모리 뱅크의 비트 라인을 각각 제어하는 신호를 발생하는 n/2개의 제어부 및 어드레스 래치부(170<n/2>)를 구비한다.
본 발명에 의한 램버스 디램의 뱅크 제어회로는 2개의 뱅크가 동시에 액티브되지 않는 램버스 디램의 특성을 이용하여 2개의 메모리 뱅크부(130<0:1>)가 1개의제어부 및 어드레스 래치부(170<n>)와 1개의 메인 워드라인 및 서브 워드라인 드라이버부(260<0>)를 공유하도록 구성하였다.
먼저, 글로벌 신호인 상기 액티브 신호와 프리차지 신호가 발생되면 각각의 제어부 및 어드레스 래치부(170<n>)는 수신된 글로벌 어드레스신호가 자신이 속해있는 2개의 메모리 뱅크의 어드레스 신호인지를 확인하게 된다. 따라서, 수신된 글로벌 어드레스신호에 의해 1개의 제어부 및 어드레스 래치부가 선택된다. 그리고, 글로벌 어드레스신호에 의해 선택된 1개의 제어부 및 어드레스 래치부는 2개의 메모리 뱅크 중에서 수신된 글로벌 어드레스신호에 해당하는 메모리 뱅크를 수신된 액티브 신호와 프리차지 신호에 의해 액티브 모드 또는 프리차지 모드로 동작시키게 된다.
또한, 글로벌 어드레스신호에 의해 선택된 제어부 및 어드레스 래치부는 액티브 모드시 수신된 글로벌 어드레스신호를 내부의 어드레스 래치회로에 래치시켜 외부의 글로벌 어드레스신호가 변하여도 더 이상 영향을 받지않고 메모리 뱅크내의 워드 라인을 유지하도록 한다.
이때, 상기 제어부 및 어드레스 래치부(270<n>)에 래치된 글로벌 어드레스신호를 수신하는 메인 워드라인 및 서브워드라인 드라이버부(260<n>)에 의해 2개의 메모리 뱅크 중에서 어드레스 신호에 해당하는 1개의 메모리 뱅크의 메인 워드라인 및 서브 워드라인을 구동시키게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 램버스 디램의 뱅크 제어회로에의하면, 각각의 메모리 뱅크를 제어하는 제어 회로와 어드레스 래치회로를 2개의 뱅크당 1개씩 공유하도록 하므로써, 회로의 면적을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 데이타를 저장하기 위한 다수개의 메모리 뱅크부와, 상기 각각의 메모리 뱅크부의 상부 및 하부에 1개씩 배치되며, 쓰기 및 읽기 동작시 데이타를 센싱하기 위한 다수개의 센스 앰프부와, 상기 센스 앰프부의 동작을 각각 제어하기 위한 다수개의 센스앰프 드라이버부와, 상기 각각의 메모리 뱅크부의 워드 라인과 서브 워드라인을 각각 구동시키기 위한 다수개의 메인 워드라인 및 서브 워드라인 드라이버부를 포함하는 램버스 디램에 있어서,
    상기 메모리 뱅크부의 2개당 1개씩 공유되며, 외부로 부터의 제어 신호와 글로벌 어드레스 신호를 수신하여 상기 2개의 메모리 뱅크에 위치한 3개의 센스앰프 드라이버부와 2개의 메인 워드라인 및 서브 워드라인 드라이버부와 비트 라인을 각각 제어하기 위한 신호를 발생하는 다수개의 제어부 및 어드레스 래치부를 구비한 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
  2. 제 1 항에 있어서,
    상기 제어 신호는 액티브 신호와 프리차지 신호인 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
  3. 제 2 항에 있어서,
    상기 제어부 및 어드레스 래치부는 수신된 상기 글로벌 어드레스 신호와 자신의 속한 2개의 메모리 뱅크의 어드레스 신호를 각각 비교하여 같은 어드레스 신호가 있을 경우, 수신된 상기 액티브 신호와 프리차지 신호에 의해 해당 메모리 뱅크를 액티브하거나 또는 프리차지하도록 제어하는 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
  4. 제 3 항에 있어서,
    상기 제어부 및 어드레스 래치부는 액티브 모드시 수신된 글로벌 어드레스신호를 래치하여 외부의 글로벌 어드레스신호가 변하여도 이에 영향을 받지않고 해당 메모리 뱅크내에 선택된 워드 라인을 계속 유지하도록 제어하는 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
  5. 데이타를 저장하기 위한 다수개의 메모리 뱅크부와, 상기 각각의 메모리 뱅크부의 상부 및 하부에 각각 1개씩 배치되며, 쓰기 및 읽기 동작시 데이타를 센싱하기 위한 다수개의 센스 앰프부와, 상기 센스 앰프부의 동작을 각각 제어하기 위한 다수개의 센스앰프 드라이버부를 포함하는 램버스 디램에 있어서,
    상기 메모리 뱅크부의 2개당 1개씩 공유되며, 상기 각각의 메모리 뱅크부의 워드 라인과 서브 워드라인을 각각 구동시키기 위한 다수개의 메인 워드라인 및 서브 워드라인 드라이버부와,
    상기 메모리 뱅크부의 2개당 1개씩 공유하며, 외부로부터 액티브 신호와 프리차지 신호 및 글로벌 어드레스 신호를 수신하여 상기 2개의 메모리 뱅크에 위치한 3개의 센스앰프 드라이버부와 1개의 메인 워드라인 및 서브 워드라인 드라이버부와 비트 라인을 각각 제어하기 위한 신호를 발생하는 다수개의 제어부 및 어드레스 래치부를 구비한 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
  6. 제 5 항에 있어서,
    상기 제어 신호는 액티브 신호와 프리차지 신호인 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
  7. 제 6 항에 있어서,
    상기 제어부 및 어드레스 래치부는 수신된 상기 글로벌 어드레스 신호와 자신의 속한 2개의 메모리 뱅크의 어드레스 신호를 각각 비교하여 같은 어드레스 신호가 있을 경우, 수신된 상기 액티브 신호와 프리차지 신호에 의해 해당 메모리 뱅크를 액티브하거나 또는 프리차지하도록 제어하는 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
  8. 제 7 항에 있어서,
    상기 제어부 및 어드레스 래치부는 액티브 모드시 수신된 글로벌 어드레스신호를 래치하여 외부의 글로벌 어드레스신호가 변하여도 이에 영향을 받지않고 해당 메모리 뱅크내에 선택된 워드 라인을 계속 유지하도록 제어하는 것을 특징으로 하는 램버스 디램의 뱅크 제어회로.
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