KR100388961B1 - data restoring control device of the flash ROM in the information processing system - Google Patents
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Abstract
본 발명은 상기 프로세서의 부팅시 CPU로 내장된 부팅데이터를 출력하는 부트 플래쉬롬과; 상기 부트 플래쉬롬에 상주하는 데이터를 백엎하는 백엎 플래쉬롬과; 상기 CPU의 데이터 복구제어신호에 따라 데이터 복구제어신호를 생성하는 메인 콘트롤부와, 이 메인 콘트롤부의 에러체크제어신호에 따라 부트 플래쉬롬의 이상유무를 판단하는 에러검출부와, 상기 메인 콘트롤부의 플래쉬롬 선택제어신호에 따라 플래쉬롬을 선택하고 데이터의 리드/라이트 신호를 발생시키는 칩선택부와, 상기 메인 콘트롤부의 기능제어신호에 따라 플래쉬롬의 어드레스 신호를 일시 저장하는 어드레스래치부와, 상기 메인 콘트롤부의 기능제어신호에 따라 플래쉬롬의 데이터 신호를 일시 저장하는 어드레스래치부로 이루어진 부트 플래쉬롬 제어수단으로 이루어진 정보처리시스템의 플래쉬 롬의 데이터 복구 제어장치를 제공한다.The present invention provides a boot flash ROM which outputs boot data embedded in a CPU when the processor is booted; A back flash ROM that backs up data residing in the boot flash ROM; A main control unit for generating a data recovery control signal according to the data recovery control signal of the CPU, an error detection unit for determining whether or not an abnormality of the boot flash ROM is based on an error check control signal of the main control unit, and a flash ROM of the main control unit. A chip selector for selecting a flash ROM according to a selection control signal and generating a read / write signal of data; an address latch unit for temporarily storing an address signal of the flash ROM according to a function control signal of the main controller; Provided is a data recovery control device for a flash ROM of an information processing system comprising a boot flash ROM control means including an address latch section for temporarily storing a data signal of a flash ROM according to a negative function control signal.
상기와 같은 본 발명은 고성능 프로세서에 구비되는 부트 플래쉬롬과는 별개로 백엎 플래쉬롬과 이를 제어하는 제어수단을 구비하도록 하므로써, 부트 플래쉬롬의 기능이상시 이를 대신하여 자동적으로 부트기능을 실행하게 되므로 그에따라 해당 정보처리시스템의 동작 신뢰성을 향상시킴은 물론 부트 플래쉬롬이 데이터를 유실하였을 경우 그 부트데이터들을 자동적으로 복구하게 되므로 그에따라 부트 플래쉬롬에 저장된 데이터의 안정성을 확보할 수 있다.As described above, the present invention is provided with a back flash flash and a control means for controlling the flash flash ROM separately from the boot flash ROM provided in the high performance processor. As a result, the reliability of the data stored in the boot flash ROM can be secured accordingly, as well as improving the operation reliability of the information processing system and automatically recovering the boot data when the boot flash ROM has lost data.
Description
본 발명은 정보처리시스템의 플래쉬 롬의 데이터 복구 제어장치에 관한 것으로, 특히 고성능 프로세서에 구비되는 부트 플래쉬롬과는 별개로 백엎 플래쉬롬과이를 제어하는 제어수단을 구비하도록 하므로써, 부트 플래쉬롬의 기능이상시 이를 대신하여 자동적으로 부트기능을 실행하는 정보처리시스템의 플래쉬 롬의 데이터 복구 제어장치에 관한것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for controlling data recovery of a flash ROM of an information processing system. In particular, a function of a boot flash ROM is provided by providing a control means for controlling a back flash ROM separately from a boot flash ROM provided in a high performance processor. In this case, it relates to a data recovery control device of a flash ROM of an information processing system which automatically executes a boot function.
일반적으로 산업사회가 발전함에 따라 일정지점에서 원하는 다른 지점으로 데이터를 보다 적절히 그리고 신속히 전송시키기 위한 정보통신시스템들이 널리 사용되고 있는데, 이러한 정보통신시스템들은 통상 지리적으로 분산되어 있는 동종간 또는 이기종간 통신기기나 정보기기를 연결하여 상호간에 자원의 공유와 통신을 가능하도록 네트워크로 연결되는 것이 대부분이다.In general, as the industrial society develops, information communication systems are widely used to transfer data from one point to another desired more appropriately and quickly. Such communication systems are usually homogeneous or heterogeneous communication devices which are geographically dispersed. In most cases, information devices are connected to a network to enable sharing and communication of resources.
예를들어, 교환기와 교환기간이나 혹은 은행과 같은 금융기관의 단말기와 서버간의 연결 등 다수 활용되고 있다. 그런데, 상기와 같은 통신기기 혹은 정보시스템들에는 대개 시스템내부에 입출력되는 데이터를 원하는 목적으로 신속히 처리하기위한 프로세서들을 구비하고 있다.For example, it is widely used for the exchange and exchange period, or the connection between terminals and servers of financial institutions such as banks. By the way, such communication devices or information systems are usually equipped with processors for quickly processing data input and output in the system for the desired purpose.
그러면, 상기와 같은 종래 프로세서들에 구비된 데이터처리회로의 일례를 도 1을 참고로 살펴보면, 프로세서의 전반적인 정보처리기능을 제어하는 CPU(70)와, 이 CPU(70)의 어드레스와 데이터 제어신호에 따라 데이터 전송을 위한 데이터선택제어신호를 출력하는 어드레스 디코더부(71)와, 상기 프로세서의 부팅(Boot)시 CPU(70)로 내장된 부팅데이터를 출력하는 부트 플래쉬롬(boot flash-ROM,72)과,이 부트 플래쉬롬(72)를 포함하여 입출력되는 데이터를 일시 저장하는 버퍼(73)를 포함한다.Then, referring to FIG. 1, an example of a data processing circuit provided in the above-described conventional processors, the CPU 70 for controlling the overall information processing function of the processor, and the address and data control signal of the CPU 70 An address decoder 71 for outputting a data selection control signal for data transmission and a boot flash-ROM for outputting boot data embedded in the CPU 70 when the processor boots. 72, and a buffer 73 for temporarily storing the data input and output, including the boot flash ROM (72).
그리고, 상기 부트 플래쉬롬(72)에는 프로세서의 초기구동에 필요한 데이터와 기타 프로세서의 기본적인 기능을 유지하도록 하기위한 매우 중요한 데이터들이 저장되어 있다.In addition, the boot flash ROM 72 stores data necessary for initial operation of the processor and other important data for maintaining basic functions of the processor.
또한, 상기 구성요소들 즉, CPU(70),어드레스 디코더부(71), 부트 플래쉬롬(72) 및 버퍼(73)는 모두 버스(74)로 연결되어 있다.In addition, the components, that is, the CPU 70, the address decoder 71, the boot flash ROM 72 and the buffer 73 are all connected by a bus 74.
한편, 상기와 같은 프로세서의 부트 플래쉬롬과 관련된 부트시의 동작을 살펴보면, 먼저, 정보시스템의 프로세서가 리셋(reset)되게될 경우 프로세서의 CPU(70)가 상기 리셋 싸이클이후 최초 두 번의 버스 동작동안에 4 바이트의 스택포인터 값과 4 바이트의 프로그램카운터 값을 부트 플래쉬롬(72)으로부터 읽어들여 시스템을 부트시킨다.On the other hand, referring to the booting operation related to the boot flash ROM of the processor, first, when the processor of the information system is reset, the CPU 70 of the processor during the first two bus operations after the reset cycle. The 4-byte stack pointer value and 4-byte program counter value are read from the boot flash ROM 72 to boot the system.
즉, 상기 CPU(70)는 부팅시 /TS신호를 어서트(Assert)하여 어드레스 데이터를 0로 하여 어드레스 디코더부(71)로 입력시킨다. 그러면, 이 어드레스 디코더부(71)는 이 CPU(70)로부터 입력된 어드레스 0를 디코딩하여 부트 플래쉬롬(72)으로 제어신호를 입력시킨다. 따라서, 이 부트 플래쉬롬(72)은 상기 어드레스 디코더부(71)로부터 입력된 어드레스 0 번지에 들어있는 부트 데이터를 버스(74)를 통해 버퍼(73)출력시킨다. 그러므로, 이 버퍼(73)는 상기 부트 플래쉬롬(72)으로부터 입력된 부트 데이터들을 일시 저장한다음 버스(74)를 경유하여 상기 CPU(70)로 입력시킨다.That is, the CPU 70 asserts the / TS signal at boot time and inputs the address data to 0 to the address decoder 71. Then, the address decoder 71 decodes the address 0 input from the CPU 70 and inputs a control signal to the boot flash ROM 72. Therefore, the boot flash ROM 72 outputs the boot data contained in the address 0 address input from the address decoder 71 through the bus 74. Therefore, the buffer 73 temporarily stores boot data input from the boot flash ROM 72 and inputs the CPU 70 to the CPU 70 via the bus 74.
그러면, 이 CPU(70)는 부트 데이터가 입력되었음을 알리는 버스종료신호 /TA신호를 어드레스 디코더부(71)로 입력시키고 프로세서를 부팅데이터에 따라 초기화시킨다.Then, the CPU 70 inputs the bus termination signal / TA signal informing that the boot data has been input to the address decoder 71, and initializes the processor in accordance with the boot data.
그러나, 상기와 같은 종래 부트 플래쉬롬이 구비된 데이터처리회로는 부트 플래쉬롬(72)이 단지 하나만 구비되어 있기 때문에 이 부트 플래쉬롬(72)이 여러 원인 예컨데, 장시간 사용으로 인한 발열 혹은 외부 쇼크 등으로 인하여 그 내장된 중요한 부트 데이터들이 유실될 경우 이를 자체적으로 복구할 수 없어 그에따라 데이터의 안정성을 상당히 저하시키는 결점이 있었다.However, in the data processing circuit having the conventional boot flash ROM as described above, since only one boot flash ROM 72 is provided, the boot flash ROM 72 has various causes, for example, heat generation or external shock due to long time use. As a result, if the embedded important boot data is lost, it cannot be recovered on its own, which results in a significant decrease in the stability of the data.
뿐만아니라, 상기와 같은 종래 데이터처리회로는 부트 플래쉬롬(72)에 상주하는 부트 데이터가 유실될 경우 이를 복구하는데 상당한 시간이 소용되므로 그에따라 해당 정보처리시스템의 동작 신뢰성도 상당히 저하시키는 문제점이 있었다.In addition, the conventional data processing circuit as described above has a problem that considerably decreases the operation reliability of the information processing system, since a considerable time is used to recover the boot data residing in the boot flash ROM 72. .
이에 본 발명은 상기와 같은 제반 문제점을 해결하기 위해 발명된 것으로, 고성능 프로세서에 구비되는 부트 플래쉬롬과는 별개로 백엎 플래쉬롬과 이를 제어하는 제어수단을 구비하도록 하므로써, 부트 플래쉬롬의 기능이상시 이를 대신하여 자동적으로 부트기능을 실행하게 되므로 그에따라 해당 정보처리시스템의 동작 신뢰성을 향상시키는 정보처리시스템의 플래쉬 롬의 데이터 복구 제어장치를 제공함에 그 목적이 있다.Accordingly, the present invention has been invented to solve the above-mentioned problems, and by providing a back flash flash and a control means for controlling the flash flash ROM separately from the boot flash ROM provided in the high performance processor, It is an object of the present invention to provide a data recovery control device of a flash ROM of an information processing system that improves the operation reliability of the information processing system.
본 발명의 다른 목적은 부트 플래쉬롬이 데이터를 유실하였을 경우 그 부트데이터들을 자동적으로 복구하게 되므로 그에따라 부트 플래쉬롬에 저장된 데이터의 안정성을 확보할 수 있도록 된 정보처리시스템의 플래쉬 롬의 데이터 복구 제어장치를 제공하는데 있다.Another object of the present invention is to recover the boot data automatically when the boot flash ROM lost data, so that the data recovery control of the flash ROM of the information processing system that can ensure the stability of the data stored in the boot flash ROM accordingly To provide a device.
상기와 같은 목적을 달성하기 위한 본 발명은 정보처리시스템의 데이터복구기능을 제어하는 CPU를 포함하는 플래쉬 롬의 데이터 복구장치에서, 상기 정보처리시스템의 부팅시 CPU로 내장된 부팅데이터를 출력하는 부트 플래쉬롬과;상기 부트 플래쉬롬에 상주하는 데이터를 백엎하는 백엎 플래쉬롬과;상기 CPU의 데이터 복구제어신호에 따라 데이터 복구제어신호를 생성하는 메인 콘트롤부와, 이 메인 콘트롤부의 에러체크제어신호에 따라 부트 플래쉬롬의 이상유무를 판단하는 에러검출부와, 상기 메인 콘트롤부의 플래쉬롬 선택제어신호에 따라 플래쉬롬을 선택하고 데이터의 리드/라이트 신호를 발생시키는 칩선택부와, 상기 메인 콘트롤부의 기능제어신호에 따라 플래쉬롬의 어드레스 신호를 일시 저장하는 어드레스래치부와, 상기 메인 콘트롤부의 기능제어신호에 따라 플래쉬롬의 데이터 신호를 일시 저장하는 어드레스래치부로 이루어진 부트 플래쉬롬 제어수단과;상기 부트 플래쉬롬를 포함하여 입출력되는 데이터를 일시 저장하는 버퍼로 이루어진 정보처리시스템의 플래쉬 롬의 데이터 복구 제어장치를 제공한다.The present invention for achieving the above object in the flash ROM data recovery apparatus including a CPU for controlling the data recovery function of the information processing system, booting to output the boot data embedded in the CPU at the time of booting the information processing system A flash ROM; and a back flash ROM for restoring data residing in the boot flash ROM; and a main controller configured to generate a data recovery control signal according to a data recovery control signal of the CPU, and an error check control signal of the main controller. An error detection unit for determining an abnormality of a boot flash ROM, a chip selection unit for selecting a flash ROM according to a flash ROM selection control signal of the main controller, and generating a read / write signal of data; and function control of the main controller An address latch unit for temporarily storing an address signal of a flash ROM according to the signal, and the main controller unit Boot flash ROM control means consisting of an address latch for temporarily storing the data signal of the flash ROM in accordance with the function control signal; Data recovery of the flash ROM of the information processing system comprising a buffer for temporarily storing data input and output including the boot flash ROM Provide a control device.
도 1은 종래 프로세서에 구비된 부트 플래쉬롬을 설명하기위한 설명도.1 is an explanatory diagram for explaining a boot flash ROM provided in a conventional processor.
도 2는 본 발명 장치를 설명하는 블록도.2 is a block diagram illustrating an apparatus of the present invention.
도 3은 본 발명의 부트 플래쉬롬 제어수단을 설명하는 블록도.3 is a block diagram illustrating a boot flash ROM control means of the present invention.
<부호의 상세한 설명><Detailed Description of Codes>
1 : CPU 2 : 어드레스 디코더부1 CPU 2 Address Decoder
3 : 부트 플래쉬롬 4 : 백엎 플래쉬롬3: boot flashrom 4: backlash flashrom
5 : 부트 플래쉬롬 제어수단 6 : 버퍼5: boot flash ROM control means 6: buffer
7 : 메인 콘트롤부 8 : 에러검출부7: Main control unit 8: Error detection unit
9 : 칩선택부 10: 어드레스 래치부9: chip selector 10: address latching unit
11: 데이터 래치부 12: 버스11: data latch portion 12: bus
이하, 본 발명을 첨부된 예시도면에 의거 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 발명 장치는 도 2에 도시된 바와같이 부트 데이터복구기능을 포함하여 프로세서의 전반적인 정보처리기능을 제어하는 CPU(1)와, 이 CPU(1)의 어드레스와 데이터 제어신호에 따라 데이터 전송을 위한 데이터선택제어신호를 출력하는 어드레스 디코더부(2)와, 상기 프로세서의 부팅(Boot)시 CPU(1)로 내장된 부팅데이터를 출력하는 부트 플래쉬롬(boot flash-ROM,3)과, 이 부트 플래쉬롬(3)에 상주하는 데이터를 백엎하는 백엎 플래쉬롬(back up flash-ROM,4)과, 상기 CPU(1)의 부트 데이터복구제어신호에 따라 백엎 플래쉬롬(4)에 내장된 부트 데이터를 로드시키고 부트 플래쉬롬(3)의 유실데이터를 복구시키는 부트 플래쉬롬 제어수단(5)과, 상기 부트 플래쉬롬(3)를 포함하여 입출력되는 데이터를 일시 저장하는 버퍼(6)로 이루어진다.The apparatus of the present invention includes a CPU 1 for controlling the overall information processing function of the processor, including a boot data recovery function, as shown in FIG. An address decoder 2 for outputting a data selection control signal, a boot flash-ROM 3 for outputting boot data embedded in the CPU 1 at the time of booting of the processor, and this boot A back-up flash-ROM 4 for backing up the data residing in the flash-ROM 3 and the boot data embedded in the back-up flash-ROM 4 according to the boot data recovery control signal of the CPU 1. And a boot flash ROM control means 5 for restoring lost data of the boot flash ROM 3 and a buffer 6 for temporarily storing data input and output including the boot flash ROM 3.
그리고, 상기 부트 플래쉬롬 제어수단(5)은 CPU(1)로부터 입력된 데이터 복구제어신호에 따라 데이터 복구제어신호를 생성하는 메인 콘트롤부(7)와, 이 메인 콘트롤부(7)의 에러체크제어신호에 따라 부트 플래쉬롬(3)의 이상유무를 판단하는 에러검출부(8)와, 상기 메인 콘트롤부(7)의 플래쉬롬 선택제어신호에 따라 플래쉬롬(3,4)을 선택하고 데이터의 리드/라이트 신호를 발생시키는 칩선택부(9)와, 상기 메인 콘트롤부(7)의 기능제어신호에 따라 플래쉬롬의 어드레스 신호를 일시 저장하는 어드레스 래치부(10)와, 상기 메인 콘트롤부(7)의 기능제어신호에 따라 플래쉬롬()의 데이터 신호를 일시 저장하는 데이터 래치부(11)로 이루어진다.The boot flash ROM control means 5 includes a main controller 7 for generating a data recovery control signal according to a data recovery control signal input from the CPU 1, and an error check of the main controller 7; The error detection unit 8 determines whether there is an abnormality in the boot flash ROM 3 according to the control signal, and the flash ROMs 3 and 4 are selected according to the flash ROM selection control signal of the main controller 7. A chip selector 9 for generating a read / write signal, an address latch 10 for temporarily storing an address signal of a flash ROM according to a function control signal of the main controller 7, and the main controller ( The data latch unit 11 temporarily stores the data signal of the flash ROM according to the function control signal of 7).
여기서, 상기 구성요소들 즉, CPU(1),어드레스 디코더부(2), 부트 플래쉬롬(3), 백엎 플래쉬롬(4),버퍼(6) 및 부트 플래쉬롬 제어수단(5)은 모두 버스(12)로 연결되어 있다.Here, the components, that is, the CPU 1, the address decoder 2, the boot flash ROM 3, the back flash ROM 4, the buffer 6 and the boot flash ROM control means 5 are all buses. It is connected with (12).
다음에는 상기와 같은 본 발명 장치의 작용,효과를 설명한다.Next, the operation and effects of the apparatus of the present invention as described above will be described.
먼저, 정보시스템의 프로세서가 리셋(reset)되게 될 경우 프로세서의 CPU(1)가 상기 리셋 싸이클이후 최초 두 번의 버스 동작동안에 4 바이트의 스택포인터 값과 4 바이트의 프로그램카운터 값을 부트 플래쉬롬(3)으로부터 읽어들여 시스템을 부트시키게 된다.First, when the processor of the information system is to be reset, the CPU 1 of the processor resets the 4-byte stack pointer value and the 4-byte program counter value during the first two bus operations after the reset cycle. To boot the system.
즉, 상기 CPU(1)는 부팅시 /TS신호를 어서트(Assert)하여 어드레스 데이터를 0로 하여 어드레스 디코더부(2)로 입력시킨다. 그러면, 이 어드레스 디코더부(2)는 이 CPU(1)로부터 입력된 어드레스 0를 디코딩하여 부트 플래쉬롬(3)으로 제어신호를 입력시킨다. 따라서, 이 부트 플래쉬롬(3)은 상기 어드레스 디코더부(2)로부터입력된 어드레스 0 번지에 들어있는 부트 데이터를 버스(12)를 통해 버퍼(6)출력시킨다. 그러므로, 이 버퍼(6)는 상기 부트 플래쉬롬(3)으로부터 입력된 부트 데이터들을 일시 저장한다음 버스(12)를 경유하여 상기 CPU(1)로 입력시킨다.That is, the CPU 1 asserts the / TS signal upon booting and inputs the address data to 0 to the address decoder 2. The address decoder 2 then decodes the address 0 input from the CPU 1 and inputs a control signal to the boot flash ROM 3. Accordingly, the boot flash ROM 3 outputs the boot data contained in the address 0 input from the address decoder 2 through the bus 12 to the buffer 6. Therefore, this buffer 6 temporarily stores boot data input from the boot flash ROM 3 and then inputs it to the CPU 1 via the bus 12.
그러면, 이 CPU(1)는 부트 데이터가 입력되었음을 알리는 버스종료신호 /TA신호를 어드레스 디코더부(2)로 입력시키고 프로세서를 부팅데이터에 따라 초기화시킨다.Then, the CPU 1 inputs the bus termination signal / TA signal informing that the boot data has been input to the address decoder unit 2 and initializes the processor according to the boot data.
한편, 상기 초기 부팅과정과 동시에 상기 부트 플래쉬롬 제어수단(5)의 메인 콘트롤부(7)가 CPU(1)의 /DP_CHK라인을 통해 입력된 에러체크신호에 따라 /DP_CHK라인을 통해 에러검출부(8)로 에러검출제어신호를 입력시키게 되는데, 이 에러검출부(8)는 상기 부트 플래쉬롬(3)과 백엎 플래쉬롬(4)의 데이터를 각각 체크섬(CHECK SUM) 예컨데, 데이터의 전체크기라든가 용량등을 모두 합한 데이터를 서로 비교하는 방식으로 부트 플래쉬롬(3)의 에러 유무를 검출하게 된다.Meanwhile, at the same time as the initial booting process, the main control unit 7 of the boot flash ROM control unit 5 receives an error detection unit through the / DP_CHK line according to the error check signal input through the / DP_CHK line of the CPU 1. 8) an error detection control signal is inputted. The error detection unit 8 checks the data of the boot flash ROM 3 and the back flash ROM 4, for example, the total size or the capacity of the data. The presence or absence of an error in the boot flash ROM 3 is detected by comparing the data including the sum of the two.
여기서, 만약 상기 부트 플래쉬롬(3)이 여러원인 예컨데, 장시간 사용으로 인한 발열 혹은 외부 쇼크 등으로 인하여 그 내장된 중요한 부트 데이터들이 유실될 경우 상기 에러검출부(8)는 이를 검출하여 메인 콘트롤부(7)를 경유하여 CPU(1)로 알리게 된다. 그러면, 이 CPU(1)는 데이터 복구제어신호를 메인 콘트롤부(7)로 입력시키게되고 그에따라 메인 콘트롤부(7)는 칩선택부(9)로 /ERR 이나 /CS라인을 통해 플래쉬롬 선택제어신호를 인가하게 되는데, 이때 칩선택부(9)는 /CS1를 로우신호로 설정하고 /CS2와 /WE라인을 하이신호로 설정하여 백엎 플래쉬롬(4)을 선택한다. 그러면, 이 백엎 플래쉬롬(4)은 그 저장되어 있던 부트 데이터를 버퍼(6)를통해 일시저장한다음 버스(12)를 경유하여 CPU(1)로 입력시킴과 동시에 데이터신호는 데이터 래치부(11)로, 그리고 어드레스 신호는 어드레스 래치부(10)로 각각 로드시킨다.Here, if the boot flash ROM (3) is a number of sources, for example, if the built-in important boot data is lost due to heat generation or external shock due to long-term use, the error detection unit (8) detects this and the main control unit ( The CPU 1 is informed via 7). Then, the CPU 1 inputs a data recovery control signal to the main controller 7 so that the main controller 7 selects the flash ROM via the / ERR or / CS line to the chip selector 9. When the control signal is applied, the chip selector 9 selects the back flash ROM 4 by setting / CS1 to a low signal and setting / CS2 and / WE lines to a high signal. Then, the flash flash ROM 4 temporarily stores the stored boot data through the buffer 6 and inputs it to the CPU 1 via the bus 12. And the address signal are loaded into the address latch section 10, respectively.
이때, 상기 메인 콘트롤부(7)가 칩선택부(9)로 /ERR 이나 /CS라인을 통해 부트 플래쉬롬(3)을 선택하는 제어신호를 입력시켜주게 되면 칩선택부(9)는 /CS2와 /WE라인을 로우신호로 설정하고 /CS1 라인을 하이신호로 설정하여 부트 플래쉬롬(3)을 선택한다. 그러면, 상기 메인 콘트롤부(7)의 기능제어신호에 따라 데이터 래치부(11)와 어드레스 래치부(10)에 일시저장되어 있던 백엎 플래쉬롬(4)으로부터 읽어들인 부트데이터들이 부트 플래쉬롬(3)으로 로드되게된다. 따라서, 이 부트 플래쉬롬(3)은 유실되었던 원래의 부트 데이터가 복구되었으므로 다음 부트시부터 정상적인 부트 데이터를 CPU(1)로 출력시킬 수가 있다.At this time, when the main controller 7 inputs a control signal for selecting the boot flash ROM 3 through the / ERR or / CS line to the chip selector 9, the chip selector 9 enters / CS2. Set the and / WE lines to the low signal and the / CS1 line to the high signal to select the boot flash ROM (3). Then, boot data read from the latch flash ROM 4 temporarily stored in the data latch unit 11 and the address latch unit 10 according to the function control signal of the main control unit 7 are boot flash ROM 3. Will be loaded). Therefore, since the original boot data which was lost was recovered, this boot flash ROM 3 can output the normal boot data to the CPU 1 from the next boot.
이상 설명에서와 같이 본 발명은 고성능 프로세서에 구비되는 부트 플래쉬롬과는 별개로 백엎 플래쉬롬과 이를 제어하는 제어수단을 구비하도록 하므로써, 부트 플래쉬롬의 기능이상시 이를 대신하여 자동적으로 부트기능을 실행하게 되므로 그에따라 해당 정보처리시스템의 동작 신뢰성을 향상시키는 장점을 가지고 있다.As described above, the present invention is to provide a boot flash ROM and a control means for controlling the flash flash ROM separately from the boot flash ROM provided in the high performance processor, thereby automatically executing a boot function instead of the boot flash ROM. Therefore, it has the advantage of improving the operation reliability of the information processing system accordingly.
또한 본 발명에 의하면,부트 플래쉬롬이 데이터를 유실하였을 경우 그 부트데이터들을 자동적으로 복구하게 되므로 그에따라 부트 플래쉬롬에 저장된 데이터의 안정성을 확보할 수 있는 효과도 있다.According to the present invention, when the boot flash ROM loses data, the boot data is automatically restored, thereby securing the stability of the data stored in the boot flash ROM.
Claims (2)
Priority Applications (1)
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| KR10-2000-0078180A KR100388961B1 (en) | 2000-12-19 | 2000-12-19 | data restoring control device of the flash ROM in the information processing system |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR10-2000-0078180A KR100388961B1 (en) | 2000-12-19 | 2000-12-19 | data restoring control device of the flash ROM in the information processing system |
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Family
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Family Applications (1)
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| KR10-2000-0078180A KR100388961B1 (en) | 2000-12-19 | 2000-12-19 | data restoring control device of the flash ROM in the information processing system |
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