KR100355376B1 - 비동기형 광대역 직접 시퀀스 코드분할다중접속수신신호에 대한 동기획득 장치 - Google Patents

비동기형 광대역 직접 시퀀스 코드분할다중접속수신신호에 대한 동기획득 장치 Download PDF

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Abstract

본 발명은 비동기형 광대역 직접 시퀀스 코드분할다중접속 수신신호에 대한 동기획득 장치에 관한 것으로, 슬롯마다 반복되고 각 기지국에 공통인 공통 짧은 코드 및 각 슬롯의 공통 짧은 코드 구간에서는 마스킹되고 나머지 구간에서는 데이터를 갖는 각 기지국에 고유한 긴 코드가 한 프레임내에서 전송되고, 각 기지국이 속해있는 코드그룹을 나타내는 그룹인식코드가 공통 짧은 코드와 합해져서 전송되는 직접 시퀀스 코드분할다중접속 제어채널 신호로부터 각 기지국에 부여된 긴 코드를 획득하는 동기획득 장치에 있어서, 전송된 제어채널 신호와 내부에서 발생된 공통 짧은 코드를 상관하는 긴 코드의 마스킹 상관부; 긴 코드의 마스킹 상관부의 이전시간 출력의 복소공액과 상기 긴 코드의 마스킹 상관부의 현재시간 출력을 곱하고, 곱한 결과를 소정 회수동안 누적한 값에 절대값을 취하여 공통 짧은 코드의 동기를 획득여부를 판별하는 차동결합부; 획득된 공통 짧은 코드의 동기에 따라 발생가능한 그룹인식코드들과 전송된 그룹인식코드를 각각 상관하고, 각 상관결과를 결합하여 코드그룹과 프레임 동기를 획득하는 코드 그룹 및 프레임 동기 획득부; 및 획득된 코드그룹에 속하는 긴 코드들과 수신된 긴 코드를 각각 상관하여 긴 코드를 획득하는 긴 코드 획득부를 포함함을 특징으로한다.

Description

비동기형 광대역 직접 시퀀스 코드분할다중접속 수신신호에 대한 동기획득 장치{Apparatus for acquisition for asynchronous wideband DS/CDMA signal}
본 발명은 광대역 직접 시퀀스 코드분할다중접속 수신신호에 대한 동기획득 장치에 관한 것이다.
비동기형(asynchronous) 광대역(wideband) 직접 시퀀스 코드분할다중접속(Direct-Sequence/Code Division Multiple Access:DS/CDMA) 방식 시스템은 일본과 유럽에서 제안된 차세대 이동통신시스템의 하나로서 다른 DS/CDMA 시스템과는 달리 외부 타이밍 정보를 필요로하지않는 장점을 가진다. 한편, DS/CDMA 시스템에서는 코드의 동기획득(acquisition)이 선행되어야만 데이터의 복조가 가능한데, 비동기형 시스템의 경우 기지국들이 서로 다른 코드를 사용하기 때문에 동기형 시스템에 비해 동기획득에 더 많은 시간이 걸리게 된다.
DS/CDMA 시스템은 확산코드(spreading code)를 이용하여 채널 또는 사용자를 구분하는 시스템으로서 송신기는 변조된 데이터에 확산코드를 곱하여 신호를 전송한다. DS/CDMA 시스템에서 단말기(mobile terminal)가 기지국(base station)으로부터 전송된 데이터를 복조하려면 동기획득 과정이 선행되어야 한다. 현재 상용화되어 사용되고 있는 IS-95와 같은 동기형 시스템에서는 모든 기지국이 동일한 코드를 사용하고 옵셋(offset)을 달리하여 기지국을 구분하기 때문에 동기획득 과정은 단말기가 자신이 속한 기지국이 사용하는 코드의 옵셋을 찾는 과정을 말한다.
동기가 이루어지지 않은 상태에서는 채널의 위상을 추정할 수 없기 때문에 동기획득 과정에서는 일반적으로 채널의 위상에 관계없이 동기획득 여부를 판별할수 있는 논코히런트 검출기(noncoherent detector)가 사용된다. 도 1은 논코히런트 검출기에 대한 블록도이다. 도 1에 따른 논코히런트 검출기는 안테나(100), 국부발진기(Local Oscillator: LO, 102), 믹서(mixer, 104), 상관기(correlator, 106), 제곱기(108) 및 판별기(110)를 구비한다.
상기 구성에 따른 동작은 다음과 같다. 안테나(100)는 무선 채널을 거치면서 페이딩을 겪고 잡음이 더해진 고주파 신호를 수신한다. 믹서(104)는 수신된 신호와 국부발진기(102)에서 발생된 신호를 곱하여, 수신된 신호를 기저대역의 복소신호(complex signal)로 변환한다. 상관기(106)는 복소신호의 실수성분과 허수성분을 각각 상관한다. 제곱기(108)는 상관된 신호를 제곱하여 채널에 의한 위상성분을 제거한다. 판별기(110)는 제곱기(108)의 출력값을 판별하여 동기가 이루어졌는지의 여부를 판단한다.
상기 상관기(106)로는 능동 상관기(active correlator) 또는 정합필터(matched filter) 상관기가 있다. 능동 상관기는 내부의 코드 발생기에서 발생되는 코드를 수신된 신호와 곱하고 상관구간동안 곱해진 값을 적분하여 상관을 구하는 것으로, 구현이 비교적 간단하나 동기획득 시간이 길다는 문제가 있다. 정합필터 상관기는 매 칩시간마다 서로 다른 위상을 테스트할 수 있기 때문에 능동 상관기에 비해 동기획득 시간이 작게 걸리는 장점이 있다.
도 2(a) 내지 도 2(e)는 잡음과 페이딩이 없는 이상적인 채널을 가정하고 수신신호의 전력이 1일 때, 동기가 이루어진 경우와 그 반대의 경우에 대한 정합필터 상관기의 상관결과를 도시한 것이다. rk는 정합필터의 각 탭에서 수신된 신호의 표본을 도시한 것이고, ck는 정합필터의 탭 계수를 도시한 것이며 pk는 rk와 ck의 곱을 도시한 것이다.
도 2(a)는 정합필터의 탭 계수 ck를 도시한 것이다. 도 2(b)는 동기가 이루어진 경우(in-sync) 수신된 신호의 표본 rk를 도시한 것이고, 도 2(c)는 도 2(a) 및 도 2(b)에 도시된 값들을 곱한 결과인 pk를 도시한 것이다. 도시된 바에 따르면, 동기가 맞는 경우 모든 pk값이 1이 되어 정합필터의 출력은 1이 된다.
도 2(d)는 동기가 이루어지지 않는 경우(out-of-sync) 수신된 신호의 표본 rk를 도시한 것이고, 도 2(e)는 도 2(a) 및 도 2(d)에 도시된 값들을 곱한 결과인 pk를 도시한 것이다. 도시된 바에 따르면, 동기가 이루어지지 않는 경우 pk의 값이 1 또는 -1이 되어 그 합은 1보다 훨씬 작게 된다. 실제적으로는 채널의 페이딩과 부가잡음 때문에 정합필터의 출력은 복소수가 되고, 동기가 이루어진 경우의 정합필터 출력이 동기가 이루어지지않은 경우의 정합필터 출력에 비해 더 작아질 수도 있게되어 잘못된 판단(false lock)을 내릴 수 있다.
더구나, 신호대잡음비가 낮은 경우나 페이딩에 의해 신호성분이 감쇄될 경우 소정 구간의 수신신호에 대한 정합필터의 출력만으로는 동기획득 여부에 대한 신뢰성있는 판정을 내릴 수 없다. 따라서, 상기 구간마다 매번 반복되는 정합필터의 출력을 결합하여 판정을 하는 것이 신뢰성을 높힐 수 있다.
상기 정합필터 출력의 결합방법으로는 코히런트 결합과 논코히런트 결합이있다. 코히런트 결합은 L개의 상기 구간 동안 정합필터의 출력을 계속 누적한 후 최종적으로 제곱해서 동기획득 여부를 판정한다. 그러나 코히런트 결합은 페이딩이나 주파수 옵셋이 어느 값 이상으로 증가하면 성능이 급격히 열화되는 단점이 있다. 논코히런트 결합은 L개의 상기 구간 동안 정합필터의 출력을 제곱하여 선형결합함으로써 동기획득 여부를 판정한다. 즉, 논코히런트 결합의 출력은 상기 논코히런트 검출기의 출력의 합이 된다. 그러나, 논코히런트 결합은 신호대 잡음비(SNR)가 나빠지면 심각한 성능의 열화가 생기는 단점이 있다.
본 발명이 이루고자하는 기술적 과제는 L개의 상기 구간동안 정합필터의 i번째 출력과 (i-1)번째 출력을 차동결합(differentially coherent combining)하여 동기획득 여부를 판정하는 비동기형 광대역 DS/CDMA 수신신호에 대한 동기획득 장치를 제공하는데 있다.
도 1은 논코히런트 검출기에 대한 블록도이다.
도 2(a) 내지 도 2(e)는 잡음과 페이딩이 없는 이상적인 채널을 가정하고 수신신호의 전력이 1일 때, 동기가 이루어진 경우와 그 반대의 경우에 대한 정합필터 상관기의 상관결과를 도시한 것이다.
도 3은 제어 채널과 트래픽 채널을 생성하는 비동기형 광대역 DS/CDMA 시스템의 송신기에 대한 블록도이다.
도 4(a) 내지 도 4(d)는 도 3에서 만들어진 CCH신호의 패턴을 도시한 것이다.
도 5는 본 발명에 따른 광대역 DS/CDMA 수신신호에 대한 동기획득 장치에 대한 블록도이다.
도 6은 도 5의 LC의 마스킹 구간 상관부와 차동 결합부에 대한 상세 블록도이다.
도 7은 도 6에 도시된 LC의 마스킹 구간 상관부와 차동 결합부에 대한 다른 실시예이다.
상기 기술적 과제를 이루기위한, 본 발명은 슬롯마다 반복되고 각 기지국에 공통인 공통 짧은 코드 및 상기 각 슬롯의 공통 짧은 코드 구간에서는 마스킹되고 나머지 구간에서는 데이터를 갖는 각 기지국에 고유한 긴 코드가 한 프레임내에서 전송되고, 각 기지국이 속해있는 코드그룹을 나타내는 그룹인식코드가 상기 공통 짧은 코드와 합해져서 전송되는 직접 시퀀스 코드분할다중접속 제어채널 신호로부터 각 기지국에 부여된 긴 코드를 획득하는 동기획득 장치에 있어서, 전송된 제어채널 신호와 내부에서 발생된 공통 짧은 코드를 상관하는 긴 코드의 마스킹 상관부; 상기 긴 코드의 마스킹 상관부의 이전시간 출력의 복소공액과 상기 긴 코드의 마스킹 상관부의 현재시간 출력을 곱하고, 곱한 결과를 소정 회수동안 누적한 값에 절대값을 취하여 상기 공통 짧은 코드의 동기를 획득여부를 판별하는 차동결합부; 획득된 공통 짧은 코드의 동기에 따라 발생가능한 그룹인식코드들과 전송된 그룹인식코드를 각각 상관하고, 각 상관결과를 결합하여 코드그룹과 프레임 동기를 획득하는 코드 그룹 및 프레임 동기 획득부; 및 획득된 코드그룹에 속하는 긴 코드들과 수신된 긴 코드를 각각 상관하여 긴 코드를 획득하는 긴 코드 획득부를 포함함을 특징으로한다.
상기 기술적 과제를 이루기위한 본 발명은 슬롯마다 반복되고 각 기지국에 공통인 공통 짧은 코드 및 상기 각 슬롯의 공통 짧은 코드 구간에서는 마스킹되고 나머지 구간에서는 데이터를 갖는 각 기지국에 고유한 긴 코드가 한 프레임내에서 전송되고, 소정 개수의 긴 코드가 하나의 코드그룹을 이룰 때 각 기지국이 속해있는 코드그룹을 나타내는 그룹인식코드가 상기 공통 짧은 코드 구간동안 상기 공통 짧은 코드와 합해져서 전송되는 직접 시퀀스 코드분할다중접속 제어채널 신호로부터 각 기지국에 부여된 긴 코드를 획득하는 동기획득 장치에 있어서, 전송되는 제어채널 신호와 내부에서 발생되는 공통 짧은 코드를 상관하는 긴 코드 마스킹 상관부; 상기 긴 코드 마스킹 상관부의 출력을 상기 공통 짧은 코드의 칩 개수만큼 존재하는 출력단자들에 차례로 연결하며, 이를 반복하는 스위치; 상기 스위치에 연결된 출력단자로부터 입력되는 값을 소정 시간만큼 지연하여 복소공액을 취한 값과 상기 출력단자로부터 입력되는 값을 곱하고, 곱한 값을 소정 회수만큼 누적하여 절대값을 취하는 수단을 상기 출력단자의 개수만큼 구비하고, 상기 절대값을 취하는 수단들의 출력을 비교하여 상기 공통 짧은 코드의 동기획득 여부를 판별하는 차동결합부; 획득된 공통 짧은 코드의 동기에 따라 발생가능한 그룹인식코드들과 전송된 그룹인식코드를 각각 상관하고, 각 상관결과를 결합하여 코드그룹과 프레임 동기를 획득하는 코드 그룹 및 프레임 동기 획득부; 및 획득된 코드그룹에 속하는 긴 코드들과 수신된 긴 코드를 각각 상관하여 긴 코드를 획득하는 긴 코드 획득부를 포함함을 특징으로한다.
이하에서 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3은 제어 채널(Control Channel:CCH)과 트래픽 채널(Traffic Channel:TCH)을 생성하는 비동기형 광대역 DS/CDMA 시스템의 송신기에 대한 블록도이다. 도 3에 따른 송신기는 CCH 데이터 변조기(300), 제1짧은 코드 발생기(SC0, 301), 제1곱셈기(302), 마스킹 제어부(303), 제2곱셈기(304), 제3곱셈기(305), 제1가산기(306), 긴 코드(Long Code) 발생기(LC, 310), 그룹인식코드(Group Identification Code) 발생기(GIC, 311), TCH 데이터 변조기(321 내지 323), 복수의 짧은 코드 발생기(SC1, SC2, SCM-1, 331 내지 333), 복수의 곱셈기(341 내지 343), 제2가산기(350), 제3곱셈기(351) 및 제3가산기(360)를 구비한다.
그 동작은 다음과 같다. CCH 데이터 변조기(300) 및 복수의 TCH 데이터 변조기(321 내지 323)는 각각 입력되는 CCH 데이터 및 TCH 데이터를 변조한다. 제1짧은코드 발생기(301) 및 복수의 짧은 코드 발생기(331 내지 333)는 M개의 짧은 코드(Short Code:SC)를 발생하는데, 이들 SC중 SC0는 CCH에 사용되고, SC1~SCM-1은 TCH를 각각 구분하는데 사용된다. SC들은 모든 기지국에 공통이며, 서로 직교한다. 여기서, M은 한 데이터 심볼(symbol) 당 곱해지는 칩의 수인 처리이득(processing gain)과 같고, SC의 한 주기가 한 심볼구간에 해당된다. 즉, 칩 시간(chip time)은 심볼구간의 1/M이다. 긴 코드 발생기(310)에서 발생되는 긴 코드(Long Code:LC)는 각 기지국마다 고유하며 기지국을 구분하는데 사용된다. GIC 발생기(311)에서 발생되는 GIC는 기지국이 속해있는 코드그룹을 구분하기위한 SC로서, W개의 LC 시퀀스가 하나의 코드그룹을 형성한다.
제1곱셈기(302)는 제1짧은 코드 발생기(301)에서 발생된 SC0와 CCH데이터 변조기(300)의 출력을 곱한다. 마스킹 제어부(303)는 긴 코드 발생기(310)의 출력과 GIC 발생기(311)의 출력으로부터 CCH 데이터 변조기(300) 및 제1곱셈기(302)의 출력중 소정 구간을 마스킹하도록 제어하고, 제2 및 제3곱셈기(304, 305)는 마스킹 제어부(303)의 제어에 따라 마스킹을 수행한다. 제1가산기(306)는 제2 및 제3곱셈기(304, 305)의 출력을 가산하여 CCH로 출력한다.
복수의 곱셈기(341 내지 343)는 복수의 TCH 데이터 변조기(321 내지 323)의 출력과 복수의 짧은 코드 발생기(331 내지 333)의 출력을 각각 곱하고, 제2가산기(350)는 복수의 곱셈기(341 내지 343)의 출력을 가산한다. 제3곱셈기(351)는 제2가산기(350)의 출력에 긴 코드 발생기(310)의 출력을 곱하여TCH를 출력한다. 제3가산기(360)는 CCH와 TCH를 합하여 전송한다.
단말기는 동기획득을 위해 기지국으로부터 전송되는 CCH 신호를 이용한다. CCH 신호는 기지국에 고유한 LC가 SC의 한 주기인 MTC(TC: 칩 시간)동안 주기적으로 마스킹되어 이 구간에서는 SC만 나타나며, 나머지 구간은 LC가 나타난다. 즉, SC와 LC가 시간적으로 다중화되어 전송된다.
도 4(a) 내지 도 4(d)는 도 3에서 만들어진 CCH신호의 패턴을 도시한 것이다. 도 4(a)는 한 프레임으로 이루어지는 LC주기를 나타낸다. 도 4(b)는 L개의 슬롯으로 구성되며, 슬롯의 길이는 NTC이다. 각 슬롯에서 LC는 SC의 한 주기(MTC)동안 마스킹된다. 마스킹 구간에서 SC는 두 개의 직교성을 갖는 코드의 합으로 이루어진다. 그중 하나는 도 4(c)에서 SC0로 도시된 공통 짧은 주기(Common Short Code:CSC)이고, 다른 하나는 도 4(d)에 도시된 GIC이다.
도 5는 본 발명에 따른 광대역 DS/CDMA 수신신호에 대한 동기획득 장치에 대한 블록도이다. 도 5에 따른 동기획득 장치는 LC의 마스킹 구간 상관부(500), 차동 결합부(502), GIC 획득부(504) 및 LC획득부(506)를 포함한다.
LC의 마스킹 구간 상관부(500)는 수신기 내부에서 발생되는 CSC와 수신된 신호를 상관한다. 차동결합부(502)는 LC의 마스킹 구간 상관부(500)의 상관결과를 차동결합하여서 슬롯의 동기획득 여부를 판단한다. GIC획득부(504)는 GIC와 LC 마스킹 구간을 상관하고, 한 프레임 또는 그 정수배동안의 정합필터링한 결과를 결합하여 그 출력값이 가장 큰 GIC를 선택한다. 선택된 GIC를 단말기가 속한 기지국의 코드그룹으로 판정하고 동시에 프레임 동기를 획득한다. LC획득부(506)는 GIC획득부(504)에서 획득한 코드그룹에 속하는 W개의 LC와 LC 마스킹 구간이외의 구간을 정합필터링하여 가장 큰 값에 해당하는 LC를 선택한다.
도 6은 소정 슬롯구간동안 수행되는 상기 LC의 마스킹 구간 상관부(500)와 차동 결합부(502)의 동작을 설명하기위한 블록도이다. 도시된 바에 따르면, LC의 마스킹 구간 상관부는 복수의 상관기(MF, 601 내지 604)를 구비하며, 차동 결합부는 복수의 공액연산기(611 내지 613), 복수의 곱셈기(621 내지 623), 복수의 가산기(631, 632), 절대값 연산기(640) 및 판별기(650)를 포함한다.
상기 구성에 따른 동작은 다음과 같다. 상관기들(601 내지 604)은 수신된 신호와 CSC를 상관한다. 여기서, 상관기들(601 내지 604)은 정합필터이다. 정합필터는 M개의 탭을 구비하며 탭 계수들은 CSC이다. 정합필터는 매 칩시간마다 하나의 출력을 낸다.
공액연산기들(611 내지 613)은 각 정합필터 상관기들(601 내지 604)의 출력에 복소공액값을 출력한다. 곱셈기들(621 내지 623)은 이전 슬롯의 복소공액 출력과 현재 슬롯의 상관기 출력을 곱한다. 각 가산기(631 내지 632)는 매 칩시간마다 출력되는 곱셈기들(621 내지 632)의 출력을 가산한다. 절대값 연산기(640)는 최종 가산 결과에 절대값을 취하고, 판별기(650)는 절대값이 최대가 될 때를 선택하여 LC의 마스킹 구간을 검출한다.
한편, 도 6에 도시된 블록도는 소정 슬롯구간동안에 수행되는 동작을 보다 간단하게 설명하기위해서 복수의 상관기(MF, 601 내지 604), 복수의공액연산기(611 내지 613), 복수의 곱셈기(621 내지 623) 및 복수의 가산기(631, 632)를 가정하였으나, 실제로는 하나의 상관기, 공액연산기, 곱셈기 및 가산기가 매 칩시간마다 순차적으로 상기 동작을 수행한다.
도 7은 도 6에 도시된 LC의 마스킹 구간 상관부(500)와 차동 결합부(502)에 대한 다른 실시예이다.
도시된 바에 따르면, LC의 마스킹 구간 상관부는 CSC상관기(72)로 구성되며, 차동 결합부는 스위치(73), 복수의 지연기(701 내지 703), 복수의 복소공액기(711 내지 713), 복수의 곱셈기(721 내지 723), 복수의 가산기(731, 732), 복수의 절대값 연산기(741 내지 743) 및 판별기(750)를 포함한다. 참조번호 70은 국부발진기(LO)이고, 71은 수신신호와 국부발진기(70)에서 발생된 신호를 곱하여 수신신호를 기저대역신호로 변환하는 변환기이다.
상기 구성에 따른 동작은 다음과 같다. CSC상관기(72)는 정합필터이며, 정합필터의 계수들은 CSC로 구성된다. 정합필터는 매 칩시간마다 슬롯(NTC) 간격으로 동일한 코드 위상을 출력한다. 따라서, N개의 서로 다른 코드 위상에 대한 정합필터 출력을 각 메모리(각 지연기(701 내지 703)에 해당)에 저장하고, 저장된 값과 상기 정합필터의 현재 출력을 L개의 슬롯동안 차동결합하여 누적한 결과에 절대값을 취하여 동기획득 여부를 판단한다. 이를 보다 상세히 설명하면 다음과 같다. 각 슬롯의 LC 마스킹 구간에서 n번째 코드 위상에 대한 동기획득 판별값(Zn)은 다음과 같이 얻어진다. 먼저, 각 지연기(701 내지 703)는 스위치(73)를 통과한 값을 한 슬롯의 지속시간(NTC)만큼 지연한다. 각 복소공액기(711 내지 713)는 각 지연기(701 내지 703)의 출력에 대해 복소공액을 취한다. 각 곱셈기(721 내지 723)는 현재 칩시간에서 스위치(73)를 통과한 신호와 곱셈기(721 내지 723)의 출력을 각각 곱한다. 즉, CSC 상관기(72)의 n번째 출력의 복소공액과 CSC 상관기(72)의 N+n번째 출력의 곱(zn0 *zn1), CSC 상관기(72)의 N+n번째 출력의 복소공액과 CSC 상관기(72)의 2N+n번째 출력의 곱(zn1 *zn2), …, CSC 상관기(72)의 (L-1)N+n번째 출력의 복소공액과 CSC 상관기(72)의 LN+n번째 출력의 곱(zn(L-1) *znL)을 수행한다. 각 덧셈기(731 내지 733)는 상기 곱셈기들(721 내지 723)의 출력을 슬롯의 개수 L만큼 누적한다. 각 절대값 연산기(741 내지 743)는 누적된 값에 절대값을 취한다. 판별기(750)는 N개의 판별값(Zn: n=1,2,…,N)중 가장 큰 값에 해당하는 코드 위상을 선택함으로써 동기획득 여부를 판정한다. 잘못된 판정의 경우는 다시 위의 과정을 반복한다. N개의 판별값을 얻기 위해서는 (L+1)개의 슬롯에 대한 정합필터 출력들을 필요로하지만, 두 번째 이후의 판정부터는 앞의 판정을 위해 사용된 마지막 슬롯의 정합필터 출력들을 사용할 수 있기 때문에 L개의 슬롯에 대한 정합필터 출력만 다시 얻으면 된다. 차동결합을 위해서는 정합필터 출력 N개와 누적된 값 N개를 저장하기위한 2N개의 메모리가 필요하다. 또한, L개의 복소공액 수단 및 곱셈수단이 필요하고, (L-1)개의 덧셈수단이 필요하다.
본 발명의 차동결합기는 결합하는 슬롯의 수가 늘어날수록 판별값의 신뢰도가 높아지지만 동기획득 수신기의 복잡도가 커지고 판정값을 얻는 시간이 오래 걸리므로 결합하는 슬롯의 수는 동기획득 시간과 복잡도를 고려하여 적절한 값으로설정되어야한다.
또한 본 발명에서는 차동결합에 대해서만 예를 들어 설명하였으나, 코히런트결합과 차동결합을 동시에 이용하는 결합방법을 사용할 수도 있다. 즉, 페이딩과 주파수 옵셋의 영향이 크지않은 슬롯 수만큼은 동기적으로 누적하고, 누적된 값들을 차동결합함으로써 판별값을 얻을 수 있다. 이 때 결합되는 슬롯 수는 동기적으로 누적되는 슬롯 수와 차동결합되어 누적되는 슬롯 수의 곱이 된다.
본 발명에 따르면, 첫째, 여러 슬롯에 대한 정합필터 출력들을 차동결합함으로써 비동기 결합에 비해 결합이득이 큰 판변값을 얻게되어 수신기에서는 보다 신뢰성있는 판정을 내릴 수 있으므로 동기획득 시간을 줄일 수 있다. 둘째, 주파수 옵셋이 있을 경우, 코히런트 결합은 판별값의 신호성분이 감쇄되어 동기획득 시간이 늘어나게되는데, 차동검출을 통해 주파수 옵셋 영향을 줄일 수 있다. 셋째, 결합 후, 절대값을 위하므로 페이딩과 주파수 옵셋에 의해 실수성분과 허수성분으로 분산된 신호 에너지를 모두 포착함으로써 페이딩과 주파수 옵셋의 영향을 줄일 수 있다. 넷째, 비동기형 DS/CDMA 시스템 뿐 만 아니라 동기형 DS/CDMA 시스템이나 파일롯 신호를 이용하는 시스템의 동기획득에도 이용할 수 있다.

Claims (6)

  1. 슬롯마다 반복되고 각 기지국에 공통인 공통 짧은 코드 및 상기 각 슬롯의 공통 짧은 코드 구간에서는 마스킹되고 나머지 구간에서는 데이터를 갖는 각 기지국에 고유한 긴 코드가 한 프레임내에서 전송되고, 각 기지국이 속해있는 코드그룹을 나타내는 그룹인식코드가 상기 공통 짧은 코드와 합해져서 전송되는 직접 시퀀스 코드분할다중접속 제어채널 신호로부터 각 기지국에 부여된 긴 코드를 획득하는 동기획득 장치에 있어서,
    전송된 제어채널 신호와 내부에서 발생된 공통 짧은 코드를 상관하는 긴 코드의 마스킹 상관부;
    상기 긴 코드의 마스킹 상관부의 이전시간 출력의 복소공액과 상기 긴 코드의 마스킹 상관부의 현재시간 출력을 곱하고, 곱한 결과를 소정 회수동안 누적한 값에 절대값을 취하여 상기 공통 짧은 코드의 동기를 획득여부를 판별하는 차동결합부;
    획득된 공통 짧은 코드의 동기에 따라 발생가능한 그룹인식코드들과 전송된 그룹인식코드를 각각 상관하고, 각 상관결과를 결합하여 코드그룹과 프레임 동기를 획득하는 코드 그룹 및 프레임 동기 획득부; 및
    획득된 코드그룹에 속하는 긴 코드들과 수신된 긴 코드를 각각 상관하여 긴 코드를 획득하는 긴 코드 획득부를 포함함을 특징으로하는 직접 시퀀스 코드분할다중접속 수신신호에 대한 동기획득 장치.
  2. 제1항에 있어서, 상기 긴 코드 마스킹 상관부는
    복수의 탭을 구비하고, 상기 내부에서 발생된 공통 짧은 코드를 상기 탭들의 계수로 갖는 정합필터 상관기임을 특징으로하는 직접 시퀀스 코드분할다중접속 수신신호에 대한 동기획득 장치.
  3. 제2항에 있어서, 상기 차동결합부는
    상기 정합필터 상관기의 출력에 대해 복소공액을 취하는 복소공액기;
    이전시간의 상기 복소공액기의 출력과 현재시간의 긴 코드의 마스킹 상관부 출력을 곱하는 곱셈기;
    상기 곱셈기의 출력을 상기 회수만큼 누적하는 누적기;
    상기 누적기의 출력에 대해 절대값을 취하는 절대값 연산기; 및
    상기 절대값 연산기의 출력으로부터 상기 공통 짧은 코드의 동기획득 여부를 판별하는 판별기를 구비함을 특징으로하는 직접 시퀀스 코드분할다중접속 수신신호에 대한 동기획득 장치.
  4. 슬롯마다 반복되고 각 기지국에 공통인 공통 짧은 코드 및 상기 각 슬롯의 공통 짧은 코드 구간에서는 마스킹되고 나머지 구간에서는 데이터를 갖는 각 기지국에 고유한 긴 코드가 한 프레임내에서 전송되고, 각 기지국이 속해있는 코드그룹을 나타내는 그룹인식코드가 상기 공통 짧은 코드와 합해져서 전송되는 직접 시퀀스 코드분할다중접속 제어채널 신호로부터 각 기지국에 부여된 긴 코드를 획득하는 동기획득 장치에 있어서,
    전송되는 제어채널 신호와 내부에서 발생되는 공통 짧은 코드를 상관하는 긴 코드 마스킹 상관부;
    상기 긴 코드 마스킹 상관부의 출력을 상기 공통 짧은 코드의 칩 개수만큼 존재하는 출력단자들에 차례로 연결하며, 이를 반복하는 스위치;
    상기 스위치에 연결된 출력단자로부터 입력되는 값을 소정 시간만큼 지연하여 복소공액을 취한 값과 상기 출력단자로부터 입력되는 값을 곱하고, 곱한 값을 소정 회수만큼 누적하여 절대값을 취하는 수단을 상기 출력단자의 개수만큼 구비하고, 상기 절대값을 취하는 수단들의 출력을 비교하여 상기 공통 짧은 코드의 동기획득 여부를 판별하는 차동결합부;
    획득된 공통 짧은 코드의 동기에 따라 발생가능한 그룹인식코드들과 전송된 그룹인식코드를 각각 상관하고, 각 상관결과를 결합하여 코드그룹과 프레임 동기를 획득하는 코드 그룹 및 프레임 동기 획득부; 및
    획득된 코드그룹에 속하는 긴 코드들과 수신된 긴 코드를 각각 상관하여 긴 코드를 획득하는 긴 코드 획득부를 포함함을 특징으로하는 직접 시퀀스 코드분할다중접속 수신신호에 대한 동기획득 장치.
  5. 제4항에 있어서, 상기 긴 코드 마스킹 상관부는
    상기 내부에서 발생된 공통 짧은 코드를 탭 계수로 갖는 정합필터 상관기임을 특징으로하는 직접 시퀀스 코드분할다중접속 수신신호에 대한 동기획득 장치.
  6. 제5항에 있어서, 상기 차동 결합부는
    상기 스위치에 연결된 출력단자로부터 입력되는 값을 상기 슬롯의 지속시간만큼 지연하는 복수의 지연기;
    상기 각 지연기들의 출력에 복소공액을 취하는 복수의 복소공액기;
    상기 각 복소공액기의 출력과 상기 출력단자로부터 입력되는 값을 곱하는 복수의 곱셈기;
    상기 각 곱셈기의 출력을 각각 상기 회수만큼 누적하는 복수의 누적기;
    상기 각 누적기의 출력에 절대값을 취하는 복수의 절대값 연산기; 및
    상기 각 절대값 연산기의 출력을 비교하여 상기 공통 짧은 코드의 동기획득 여부를 판별하는 판별기를 구비함을 특징으로하는 직접 시퀀스 코드분할다중접속 수신신호에 대한 동기획득 장치.
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