KR100299673B1 - How to test standby link of interprocessor communication device - Google Patents
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Abstract
본 발명은 프로세서간 통신장치의 스탠바이 링크 테스트 방법에 관한 것이다.The present invention relates to a standby link test method of an interprocessor communication apparatus.
종래의 프로세서간 통신장치에서는 스탠바이 상태의 링크에 대한 테스트를 시행하는 수단을 구비하고 있지 않기 때문에 스탠바이 상태의 링크에 대한 이상여부를 미리 확인할 수 없어서 메인 프로세서를 이중화 절체하는 경우에 원활한 통신을 보장할 수 없다는 문제점이 있다.Since the conventional interprocessor communication apparatus does not have a means for conducting a test on a standby link, it is impossible to confirm whether a link on the standby link is abnormal, so that smooth communication can be guaranteed when the main processor is redundantly switched. There is a problem that can not be.
본 발명은 이중화된 프로세서 사이에 통신하는 프로세서간 통신장치에서 스탠바이 상태의 링크에 대한 이상유무를 미리 점검하여 운용자에게 알려 주어 조치케하므로 보다 신뢰성있게 이중화 절체를 하게된다.In the present invention, in the inter-processor communication device that communicates between the redundant processors to check the presence of the abnormal state of the link in advance in advance to inform the operator to take action to more reliably redundant switching.
Description
본 발명은 프로세서간 통신장치에 관한 것으로, 특히 이중화된 프로세서 사이에 통신하는 프로세서간 통신장치에서 스탠바이(Standby) 상태의 링크에 대한 이상유무를 점검함으로써 신뢰성있게 이중화 절체하도록 하는 프로세서간 통신장치의 스탠바이 링크 테스트 방법에 관한 것이다.The present invention relates to an interprocessor communication device, and more particularly, to a standby state of an interprocessor communication device that reliably switches over by checking whether there is an abnormality in a standby state link in an interprocessor communication device communicating between redundant processors. The link test method.
일반적으로 교환기 등과 같은 대규모의 시스템은 내부에 다수개의 프로세서를 구비하여 해당 프로세서간에 데이타를 주고 받으면서 동작하여 시스탬 고유의 기능을 발휘하도록 구성되어 있는데, 동작 연속성을 보장하기 위하여 프로세서 사이의 통신 경로를 이중화시켜 운용하고 있다.In general, a large-scale system such as an exchanger includes a plurality of processors inside and operates to exchange data between corresponding processors to perform system-specific functions. In order to guarantee operation continuity, redundant communication paths between processors are provided. It is operated.
이와같이 통신 경로를 이중화하여 놓은 프로세서간 통신장치의 일예로서, 교환기 내부에는 도1에 도시된 바와같이 다수의 메인 프로세서(3, 4), 다수의 디바이스 프로세서(5∼7) 및 다수의 노드1, 2를 구비하여 이루어진 프로세서간 통신장치가 구비되어 있다. 즉, 메인 프로세서(3, 4)와 디바이스 프로세서(5∼7)는 이중화된 글로벌 버스(G1, G2)를 통하여 접속되어 통신하고, 메인 프로세서(3, 4)와 노드1, 2는 이중화된 링크(U-1∼U-4)를 통해 이중화 접속되어 통신하되, 메인 프로세서(3, 4)는 노드1, 2와 디바이스 프로세서(5∼7)에 대하여 송수신되는 데이터를 처리한다. 한편, 메인 프로세서(3, 4)에는 게이트웨이로직(3-1, 4-1), 글로벌로직(3-2, 4-2), IPC(Inter Processor Communication) 콘트롤러(3-3, 4-3) 및 CPU(3-4, 4-4)를 구비하는데, CPU(3-4, 4-4)는 입출력되는 데이터를 처리하고, IPC콘트롤러(3-3, 4-3)는 프로세서간 통신 동작을 제어하고, 게이트웨이로직(3-1, 4-1)은 링크(U-1∼U-4)를 통한 노드1, 2와의 통신을 제어하는 관문 역할을 하고, 글로벌로직(3-2, 4-2)은 글로벌 버스(G-1, G-2)를 통한 통신을 제어한다. 그리고, 노드1, 2와 메인 프로세서(3, 4)의 연결은 이중화된 링크(U-1∼U-4)로 연결되고, 해당 노드1, 2측으로의 링크는 RS-485 신호레벨로 구성되며, 링크를 통해 송수신되는 신호에는 송신데이터신호, 수신데이터신호, 송신알람신호, 수신알람신호, 송신클럭신호, 수신클럭신호 등을 들 수 있다. 또한, 노드1, 2는 다른 서브 시스템에 해당되는데 해당 서브 시스템은 다시 노드로 연결되어 타 서브 시스템과 통신이 가능하며, 해당 노드1, 2는 액티브와 스탠바이로 이중화된다.As an example of an inter-processor communication apparatus in which communication paths are duplicated as described above, a plurality of main processors 3 and 4, a plurality of device processors 5 to 7 and a plurality of nodes 1, as shown in FIG. An interprocessor communication device including two is provided. That is, the main processors 3 and 4 and the device processors 5 to 7 are connected and communicated through the redundant global buses G1 and G2, and the main processors 3 and 4 and the nodes 1 and 2 are redundant links. The communication is performed in duplex connection via (U-1 to U-4), and the main processors 3 and 4 process data transmitted and received to and from the nodes 1 and 2 and the device processors 5 to 7. The main processors 3 and 4 have gateway logics 3-1 and 4-1, global logics 3-2 and 4-2, and IPC controllers 3-3 and 4-3. And CPUs 3-4 and 4-4, wherein the CPUs 3-4 and 4-4 process data input and output, and the IPC controllers 3-3 and 4-3 perform interprocessor communication operations. Gateway logic 3-1, 4-1 acts as a gateway to control communication with nodes 1 and 2 via links U-1 through U-4, and global logic 3-2, 4- 2) controls communication via the global buses G-1 and G-2. The nodes 1 and 2 and the main processors 3 and 4 are connected by redundant links U-1 to U-4, and the links to the nodes 1 and 2 are configured with the RS-485 signal level. The signals transmitted and received through the link may include a transmission data signal, a reception data signal, a transmission alarm signal, a reception alarm signal, a transmission clock signal, a reception clock signal, and the like. In addition, nodes 1 and 2 correspond to other subsystems, which are connected to nodes again to communicate with other subsystems, and nodes 1 and 2 are dualized into active and standby.
이상과 같은 프로세서간 통신장치에서 노드1과 메인 프로세서(3)가 액티브 상태로 동작하고 노드2와 메인 프로세서(4)가 스탠바이 상태로 동작하는 경우를 예로들어 동작 과정을 설명하면 다음과 같다.In the inter-processor communication apparatus as described above, an operation process will be described with an example in which the node 1 and the main processor 3 operate in the active state and the node 2 and the main processor 4 operate in the standby state.
메인 프로세서(3, 4) 중에서 액티브 상태인 메인 프로세서(3) 만이 링크(U-1)를 통해 노드1과 통신을 수행하는데, 이와같이 통신을 수행하는 액티브 상태의 링크(U-1)를 통해서는 도2에 도시된 바와같이 로우레벨의 송신알람신호(TXALARM)와 수신알람신호(RXALARM)가 송수신된다.Only the main processor 3 in the active state among the main processors 3 and 4 communicates with the node 1 through the link U-1. In this way, the active state link U-1 performs the communication. As shown in FIG. 2, a low level transmission alarm signal TXALARM and a reception alarm signal RXALARM are transmitted and received.
노드1로 부터 전송된 데이터를 메인 프로세서(3)가 수신하여 처리하는 경우, 노드1로 부터 송출된 데이터는 링크(U-1)를 통하여 게이트웨이로직(3-1)에 인가되고, 해당 데이터는 게이트웨이로직(3-1)에 의해 수신되어 글로벌로직(3-2)측에 인가되고, 글로벌로직(3-2)은 해당 데이터를 수신하여 IPC콘트롤러(3-3)측에 인가하고, IPC콘트롤러(3-3)는 글로벌로직(3-2)으로 부터 인가되는 데이터를 SCC1(Serial Communication Controller 1)에 의해 처리하여 CPU(3-4)측에 출력하면, CPU(3-4)는 해당 데이터를 처리해서 IPC콘트롤러(3-3)와 글로벌로직(3-2)를 통해 글로벌버스(G-1, G-2)측에 송출하여 다른 디바이스 프로세서(5∼7)측에 전송하거나, 처리된 해당 데이터를 IPC콘트롤러(3-3), 글로벌로직(3-2) 및 게이트웨이로직(3-1)을 통해 링크(U-1)측에 송출하여 노드1 측에 전송한다.When the main processor 3 receives and processes the data transmitted from the node 1, the data sent from the node 1 is applied to the gateway logic 3-1 through the link U-1, and the corresponding data is Received by the gateway logic 3-1 and applied to the global logic 3-2 side, the global logic 3-2 receives the data and applies it to the IPC controller 3-3 side, and the IPC controller (3-3) processes the data supplied from the global logic 3-2 by the SCC1 (Serial Communication Controller 1) and outputs the data to the CPU 3-4. Is processed and sent to the global buses (G-1, G-2) through the IPC controller (3-3) and global logic (3-2) to other device processors (5-7), or processed. The data is transmitted to the link U-1 through the IPC controller 3-3, the global logic 3-2 and the gateway logic 3-1, and transmitted to the node 1 side.
또한, 노드1로 부터 송출된 데이터를 다른 디바이스 프로세서(5∼7) 측으로 전송하는 경우, 노드1로 부터 송출된 데이터는 링크(U-1)를 통하여 게이트웨이로직(3-1)에 인가되고, 해당 데이터는 게이트웨이로직(3-1)에 의해 수신되어 글로벌로직(3-2)측에 인가되고, 글로벌로직(3-2)은 해당 데이터를 수신하여 글로벌버스(G-1, G-2)측에 송출하여 다른 디바이스 프로세서(5∼7)측에 전송한다.In addition, when the data transmitted from the node 1 is transmitted to the other device processors 5 to 7 side, the data transmitted from the node 1 is applied to the gateway logic 3-1 through the link U-1, The data is received by the gateway logic 3-1 and applied to the global logic 3-2 side, and the global logic 3-2 receives the data to receive the global buses G-1 and G-2. It transmits to the other side, and transmits to the other device processor 5-7.
그리고, 디바이스 프로세서(5∼7)로 부터 전송되는 데이터를 노드1 측으로 전송하는 경우, 디바이스 프로세서(5∼7)로 부터 송출된 데이터는 글로벌버스(G-1, G-2)를 통해 글로벌로직(3-2)에 인가되고, 해당 데이터는 글로벌로직(3-2)에 의해 수신되어 게이트웨이로직(3-1)에 인가되고, 게이트웨이로직(3-1)은 해당 데이터를 수신하여 링크(U-1)를 통해 노드1 측에 전송한다.When the data transmitted from the device processors 5 to 7 is transmitted to the node 1 side, the data transmitted from the device processors 5 to 7 are global logic via the global buses G-1 and G-2. (3-2), the data is received by the global logic (3-2) and is applied to the gateway logic (3-1), the gateway logic (3-1) receives the data to link (U) Transmit to node 1 via -1).
이상과 같은 프로세서간 통신장치에서 액티브 상태인 노드1과 메인 프로세서(3)는 액티브 상태의 링크(U-1)를 통해서 통신하고, 나머지 노드2, 메인 프로세서(4) 및 링크(U-2∼U-4)는 스탠바이 상태로 있으며, 통신 진행하는 중에 액티브 상태의 노드1이나 메인 프로세서(3)에 이상이 발생되어 통신을 더 이상 진행할 수 없는때에 메인 프로세서(3)는 이중화 채널(B)을 통하여 메인 프로세서(4)측에 해당 이상 상태를 통지하여 메인 프로세서(4)가 이중화 절체하여 액티브 상태로 전환되어 메인 프로세서(3)에 대신하여 링크(U-2 또는 U-4)를 통한 통신을 계속하여 진행한다.In the interprocessor communication apparatus as described above, the node 1 and the main processor 3 that are in an active state communicate with each other through the active link U-1, and the remaining nodes 2, the main processor 4, and the links U-2 through U-4) is in the standby state, and when the node 1 or the main processor 3 in the active state has failed while communication is in progress, the main processor 3 is in the redundant channel (B). The main processor 4 is notified of the abnormal state through the main processor 4, and the main processor 4 is switched to the active state by redundancy switching, and communicates via the link U-2 or U-4 instead of the main processor 3. Continue on.
그런데, 이와같은 종래의 프로세서간 통신장치에서는 스탠바이 상태의 링크에 대한 테스트를 시행하는 수단을 구비하고 있지 않기 때문에 스탠바이 상태의 링크(U-2, U-3, U-4)에 대한 이상여부를 미리 확인할 수 없어서 메인 프로세서를 이중화 절체하는 경우에 원활한 통신을 보장할 수 없다는 문제점이 있다.However, since such a conventional interprocessor communication apparatus does not include a means for performing a test on a standby link, whether or not there is an abnormality on the standby links U-2, U-3, and U-4. There is a problem in that smooth communication cannot be guaranteed when the main processor is redundantly switched because it cannot be confirmed in advance.
본 발명은 상술한 바와같은 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 이중화된 프로세서 사이에 통신하는 프로세서간 통신장치에서 스탠바이 상태의 링크에 대한 이상유무를 미리 점검함으로써 신뢰성있게 이중화 절체하도록 하는 프로세서간 통신장치의 스탠바이 링크 테스트 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and its object is to provide a reliable duplication transfer by checking in advance whether there is an abnormal state on a link in a standby state in an interprocessor communication device that communicates between redundant processors. The present invention provides a standby link test method for an inter-communication device.
도1은 종래 프로세서간 통신장치의 구성도.1 is a block diagram of a conventional interprocessor communication apparatus.
도2는 도1에 도시된 프로세서간 통신장치에서의 링크의 상태를 나타낸 도.FIG. 2 is a diagram showing a state of a link in the interprocessor communication device shown in FIG.
도3은 본 발명에 따른 프로세서간 통신장치의 스탠바이 링크 테스트 과정을 설명하기 위한 도.Figure 3 is a view for explaining a standby link test process of the interprocessor communication apparatus according to the present invention.
도4는 도1에 도시된 프로세서간 통신장치에서의 링크의 상태를 나타낸 도.4 is a diagram showing a state of a link in the interprocessor communication device shown in FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
3, 4 : 메인 프로세서 5∼7 : 디바이스 프로세서3, 4: main processor 5-7: device processor
3-1, 4-1 : 게이트웨이로직 3-2, 4-2 : 글로벌로직3-1, 4-1: Gateway Logic 3-2, 4-2: Global Logic
3-3, 4-3 : IPC콘트롤러 3-4, 4-4 : CPU3-3, 4-3: IPC Controller 3-4, 4-4: CPU
이상과 같은 목적을 달성하기 위한 본 발명의 특징은, 이중화된 메인 프로세서가 이중화된 노드측과 이중화 링크를 통해 접속되어 있는 프로세서간 통신장치에 있어서, 스탠바이 상태의 메인 프로세서가 스탠바이 링크를 통해 상기 노드측으로 데이터를 전송하는 과정과; 상기 노드가 스탠바이 링크를 통해 인가되는 데이터를 루프백시켜 상기 스탠바이 상태의 메인 프로세서측에 되돌려 보내는 과정과; 상기 스탠바이 상태의 메인 프로세서가 스탠바이 링크를 통해 상기 노드측에 전송한 데이터와 루프백되어 되돌아온 데이터를 비교하여 상기 스탠바이 링크의 정상여부를 판정하는 과정을 포함하는데 있다.A feature of the present invention for achieving the above object is, in an interprocessor communication device in which a redundant main processor is connected to a redundant node side through a redundant link, the standby main processor is connected to the node through a standby link. Transmitting data to the side; The node loops back the data applied through the standby link and returns the data to the main processor in the standby state; And determining, by the main processor in the standby state, whether the standby link is normal by comparing the data transmitted to the node side through the standby link with the looped-back data.
본 발명의 또 다른 특징은, 이중화된 메인 프로세서가 이중화된 노드측과 이중화 링크를 통해 접속되어 있는 프로세서간 통신장치에 있어서, 스탠바이 상태의 노드가 스탠바이 링크를 통해 액티브 상태의 메인 프로세서측으로 데이터를 전송하는 과정과; 상기 액티브 상태의 메인 프로세서가 스탠바이 링크를 통해 인가되는 데이터를 루프백시켜 상기 스탠바이 상태의 노드측에 되돌려 보내는 과정과; 상기 스탠바이 상태의 노드가 스탠바이 링크를 통해 상기 액티브 상태의 메인 프로세서측에 전송한 데이터와 루프백되어 되돌아온 데이터를 비교하여 상기 스탠바이 링크의 정상여부를 판정하는 과정을 포함하는데 있다.Another feature of the present invention is an interprocessor communication apparatus in which a redundant main processor is connected to a redundant node side and a redundant link, wherein a standby node transmits data to an active main processor side through a standby link. Process of doing; The main processor in the active state loops back the data applied through the standby link and returns the data to the node in the standby state; And comparing the data transmitted by the node in the standby state to the main processor in the active state through the standby link and the data returned by the loopback to determine whether the standby link is normal.
이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 프로세서간 통신장치는 도3에 도시된 바와같이 다수의 메인 프로세서(3, 4), 다수의 디바이스 프로세서(5∼7) 및 다수의 노드1, 2를 구비하여 이루어진다. 본 발명에 따른 프로세서간 통신장치의 기본 구성은 도1의 프로세서간 통신장치와 유사하므로 도1과 같은 구성들에 대한 설명은 생략하고, 본 발명에서 새로이 추가된 기능에 대해서만 설명하기로 한다.The interprocessor communication apparatus according to the present invention comprises a plurality of main processors 3, 4, a plurality of device processors 5-7, and a plurality of nodes 1, 2, as shown in FIG. Since the basic configuration of the inter-processor communication apparatus according to the present invention is similar to the inter-processor communication apparatus of FIG. 1, the description of the components of FIG. 1 will be omitted, and only the newly added functions will be described in the present invention.
도3에서 액티브 상태인 노드1과 메인 프로세서(3) 사이의 링크(U-1)는 액티브 경로이고, 나머지 링크(U-2∼U-4)는 스탠바이 링크이며, 이 스탠바이 링크들은 경로 테스트를 위하여 각 노드와 메인 프로세서의 끝단에서 루프백(Loop Back) 시킴으로써 스탠바이 링크에 전송된 데이터를 해당 링크에 연결된 메인 프로세서나 노드에 되돌려 보내어서 전송 데이터와 루프백되어 되돌아온 데이터가 동일한지의 여부를 확인해서 스탠바이 링크의 정상여부를 테스트한다. 이때, 스탠바이 링크를 통해 인가되는 데이터는 액티브 링크에는 인가되지 않는다. 그리고, 스탠바이 상태의 메인 프로세서(4)가 스탠바이 링크(U-2, U-4)에 대한 테스트를 시행하는 때에는, IPC콘트롤러(4-3)가 SCC1을 통해서 글로벌로직(4-2)를 경유하여 글로벌버스(G-1, G-2)측에 데이터를 전송하지 않고, SCC2를 통해 게이트웨이로직(4-1)을 경유하여 스탠바이 링크(U-2, U-4)측에 데이터를 전송한다.In FIG. 3, the link U-1 between the active node 1 and the main processor 3 is an active path, and the remaining links U-2 to U-4 are standby links. By looping back at the end of each node and the main processor, the data sent on the standby link is sent back to the main processor or node connected to the link to check whether the transmitted data and the looped back data are the same. Test for normality. In this case, data applied through the standby link is not applied to the active link. When the main processor 4 in the standby state performs the tests on the standby links U-2 and U-4, the IPC controller 4-3 passes through the global logic 4-2 through the SCC1. Does not transmit data to the global bus (G-1, G-2) side, but transmits the data to the standby link (U-2, U-4) side via the gateway logic (4-1) through SCC2. .
여기서, SCC1을 사용하지 않고 SCC2를 사용하여 스탠바이 링크(U-2, U-4)에 대한 테스트를 하는 이유는 다음과 같다. 즉, SCC2는 보통 아무런 일도 하지 않다가 비상 상황인 경우(메인 프로세서가 다운되는 경우) 게이트웨이로직을 통제하여 글로벌로직을 통해서 들어오는 데이터를 차단하고 SCC2의 비상데이터 만을 액티브 경로를 통하여 운용자 터미널에 알려주게 되며, 게이트웨이로직은 목적지 어드레스를 감시하고 있다가 다른 서브 시스템으로 전달될 데이터 만을 선별적으로 경로를 통하여 노드에 전송하게된다. 본 발명에서는 SCC2를 사용하여 게이트웨이로직을 통하여 스탠바이 경로에 대한 테스트를 시행할 경우 글로벌버스(G1, G2)에 부하를 추가시키지 않으며 스탠바이쪽 게이트웨이로직(4-1)을 자신의 서브 시스템의 어느 한 프로세서의 어드레스를 목적지 어드레스로 갖는 스탠바이 테스트 시험용 데이터를 보낼수 있게 수정하면 글로벌로직(4-2)측 SCC1을 사용하지 않고 게이트웨이로직(4-1)측 SCC2만을 사용하여 스탠바이 경로 테스트가 가능하므로, 글로벌버스(G1, G2)에 테스트를 위한 데이터를 출력하지 않아도 되어 글로벌버스에 부하를 추가시킴이 없이 스탠바이 경로의 테스트가 가능하다.Here, the reason for testing the standby link (U-2, U-4) using SCC2 without using SCC1 is as follows. In other words, SCC2 normally does nothing but in case of emergency (main processor is down), it controls the gateway logic to block the data coming in through the global logic and informs the operator terminal of the emergency data of SCC2 through the active path only. The gateway logic monitors the destination address and selectively transmits data to the node via the path only to be forwarded to another subsystem. In the present invention, when performing a test on the standby path through the gateway logic using SCC2, the load is not added to the global buses G1 and G2, and the standby gateway logic 4-1 is connected to any one of its own subsystems. If the test data for the standby test test with the address of the processor can be sent, the standby path test can be performed using only the SCC2 on the gateway logic (4-1) instead of the SCC1 on the global logic (4-2). It is not necessary to output data for testing on the buses G1 and G2 so that the standby path can be tested without adding a load to the global bus.
또한, 도3에서 스탠바이 링크(U-2, U-4)에 대한 테스트를 시행하는 경우에는, 스탠바이 상태의 메인 프로세서(4)가 해당 스탠바이 링크(U-2, U-4)를 통해서 데이터를 전송하면 노드1, 2에서 해당 스탠바이 링크를 루프백시켜 메인 프로세서(4)측에 되돌려 보내어서 메인 프로세서(4)가 스탠바이 링크(U-2, U-4)를 통해 전송한 데이터와 되돌아온 데이터의 동일 여부를 확인해서, 동일하면 스탠바이 링크(U-2, U-4)가 정상적이라고 판정하며, 동일하지 않으면 비정상적이라고 판정하여 해당 비정상 상태를 이중화채널(B)을 통해 액티브 상태의 메인 프로세서(3)측에 통지하여 준다. 스탠바이 링크(U-3)에 대한 테스트를 시행하는 경우에는, 스탠바이 상태의 노드2가 해당 스탠바이 링크(U-3)를 통해서 데이터를 전송하면 액티브 상태인 메인 프로세서(3)에서 해당 스탠바이 링크를 루프백시켜 노드2 측에 되돌려 보내어서 노드2가 스탠바이 링크(U-3)를 통해 전송한 데이터와 되돌아온 데이터의 동일 여부를 확인해서 스탠바이 링크(U-3)의 정상여부를 판정한다.In addition, in the case of performing the test on the standby links U-2 and U-4 in FIG. 3, the main processor 4 in the standby state transmits data through the corresponding standby links U-2 and U-4. When transmitting, nodes 1 and 2 loop back the corresponding standby link and send it back to the main processor 4 so that the same as the data returned by the main processor 4 via the standby links U-2 and U-4. If it is the same, the standby link (U-2, U-4) is determined to be normal if it is the same, and if it is not the same, it is determined to be abnormal and the corresponding abnormal state is active through the redundant channel (B) of the main processor (3). Notify the side. When performing a test on the standby link (U-3), if the node 2 in the standby state transmits data through the standby link (U-3), the standby link loops back to the active main processor (3). The node 2 checks whether the standby link U-3 is normal by checking whether the data transmitted by the node 2 and the returned data are the same.
이상과 같이 구성된 본 발명에 따른 프로세서간 통신장치의 스탠바이 링크 테스트 과정을 설명하면 다음과 같다.Referring to the standby link test process of the inter-processor communication apparatus according to the present invention configured as described above are as follows.
액티브 상태에 있는 노드1과 메인 프로세서(3)는 링크(U-1)을 통해 통신하면서 데이터를 송수신하고, 아울러 글로벌버스(G-1, G-2)를 통해 디바이스 프로세서(5∼7)와 통신하면서 데이터를 송수신하고, 노드1로 부터 링크(U-1)를 경유하여 인가되는 데이터를 글로벌버스(G-1, G-2)를 통해 디바이스 프로세서(5∼7)측에 전송하고, 디바이스 프로세서(5∼7)로 부터 글로벌버스(G-1, G-2)를 통해 인가되는 데이터를 링크(U-1)를 통해 노드1측에 전송하면서, 정상적으로 동작 수행한다.The node 1 and the main processor 3 which are in an active state communicate with each other via the link U-1, transmit and receive data, and communicate with the device processors 5-7 through the global buses G-1 and G-2. Data is transmitted and received while communicating, and the data applied from the node 1 via the link U-1 is transmitted to the device processors 5 to 7 through the global buses G-1 and G-2, and the device The data applied from the processors 5 to 7 via the global buses G-1 and G-2 is transmitted to the node 1 side via the link U-1, and is normally operated.
이때, 액티브 상태인 메인 프로세서(3)는 도4에 도시된 바와같이 액티브 링크(U-1)를 통해 송신알람신호(TXALARM)와 수신알람신호(RXALARM)를 모두 동일하게 로우레벨(L, L)로 주고 받으면서 통신을 수행하며, 스탠바이 상태인 메인 프로세서(4)는 도4에 도시된 바와같이 스탠바이 링크(U-2, U-4)를 통해 송신알람신호(TXALARM)와 수신알람신호(RXALARM)를 로우, 로우레벨(L, L) 이외의 다른 레벨로 주고받게 되며, 스탠바이 상태인 노드2는 도4에 도시된 바와같이 스탠바이 링크(U-3)를 통해 송신알람신호(TXALARM)와 수신알람신호(RXALARM)를 서로 다른 레벨로 주고받게된다. 이와같은 송신알람신호(TXALARM)와 수신알람신호(RXALARM)의 상태에 의거하여 스탠바이 링크임을 인지하여 스탠바이 링크에 대한 테스트를 시행하는데, 스탠바이 상태의 메인 프로세서(4)는 스탠바이 경로(U-2, U-4)에 대한 테스트를 시행하고, 노드2는 스탠바이 경로(U-3)에 대한 테스트를 시행한다.At this time, the main processor 3 in the active state, as shown in Figure 4 through the active link (U-1) the low level (L, L, both of the transmission alarm signal (TXALARM) and the reception alarm signal (RXALARM) the same The main processor 4 in the standby state transmits and receives a signal and transmits and receives the transmission alarm signal TXALARM and the reception alarm signal RXALARM through the standby links U-2 and U-4, as shown in FIG. ) Is transmitted to other levels other than the low and low levels (L and L), and the node 2 in the standby state receives and transmits the transmission alarm signal TXALARM through the standby link U-3 as shown in FIG. The alarm signal RXALARM is sent and received at different levels. Based on the state of the transmission alarm signal TXALARM and the reception alarm signal RXALARM, the standby link is recognized based on the standby link, and the main processor 4 in the standby state performs the standby path U-2 ,. U-4) is tested, and node 2 performs a test on the standby path (U-3).
먼저, 스탠바이 상태인 메인 프로세서(4)가 스탠바이 링크(U-2, U-4)에 대한 테스트를 시행하는 경우에, 스탠바이 상태의 메인 프로세서(4)가 해당 스탠바이 링크(U-2, U-4) 중에서 하나를 선택하여 번갈아가며 데이터를 전송하는데, 이때 해당 전송 데이터의 목적지 어드레스를 메인 프로세서(4)의 어드레스로하여 전송하면, 노드1, 2에서 해당 스탠바이 링크(U-2, U-4)를 루프백시켜 메인 프로세서(4)측에 되돌려 보내고, 메인 프로세서(4)가 해당 스탠바이 링크(U-2, U-4)를 통해 전송한 데이터와 되돌아온 데이터의 동일 여부를 확인해서, 동일하면 스탠바이 링크(U-2, U-4)가 정상적이라고 판정하며, 동일하지 않으면 비정상적이라고 판정한다. 메인 프로세서(4)는 스탠바이 링크(U-2, U-4)가 비정상적이라고 판정되면, 해당 비정상 상태를 이중화채널(B)을 통해 액티브 상태의 메인 프로세서(3)측에 통지하여 주고, 메인 프로세서(3)는 해당 비정상 정보를 자체에 접속된 단말장치나 노드1에 접속된 단말장치에게 전송하여 단말장치를 통해 시스템 운용자에게 알려줌으로써 비정상 스탠바이 링크(U-2, U-4)에 대한 조치를 취하게 한다.First, when the main processor 4 in the standby state performs the test on the standby links U-2 and U-4, the main processor 4 in the standby state is the corresponding standby link U-2 and U-. 4) Select one of the data transmissions alternately to transmit data. At this time, if the destination address of the corresponding transmission data is transmitted to the address of the main processor 4, the corresponding standby link (U-2, U-4) in the nodes 1 and 2 are transmitted. ) Loops back to the main processor 4 side, and the main processor 4 checks whether the data transmitted through the corresponding standby links U-2 and U-4 and the returned data are the same. It is determined that the links U-2 and U-4 are normal, and otherwise, it is determined to be abnormal. If it is determined that the standby links U-2 and U-4 are abnormal, the main processor 4 notifies the main processor 3 in the active state of the active state through the redundant channel B, and the main processor (3) transmits the abnormal information to the terminal device connected to itself or the terminal device connected to node 1 and informs the system operator through the terminal device to take action on the abnormal standby link (U-2, U-4). Get drunk
또한, 스탠바이 링크(U-3)에 대한 테스트를 시행하는 경우에, 스탠바이 상태의 노드2가 해당 스탠바이 링크(U-3)를 통해서 데이터를 전송하는데, 해당 전송 데이터의 목적지 어드레스를 노드2로하여 전송하면, 액티브 상태인 메인 프로세서(3)에서 해당 스탠바이 링크(U-3)를 루프백시켜 노드2 측에 되돌려 보내고, 노드2가 스탠바이 링크(U-3)를 통해 전송한 데이터와 되돌아온 데이터의 동일 여부를 확인해서 스탠바이 링크(U-3)의 정상여부를 판정한다. 노드2는 스탠바이 링크(U-3)가 비정상적이라고 판정되면, 해당 비정상 상태를 노드1에 접속된 단말장치에게 전송하여 단말장치를 통해 시스템 운용자에게 알려줌으로써 비정상 스탠바이 링크(U-3)에 대한 조치를 취하게 한다.In addition, when a test on the standby link (U-3) is performed, node 2 in the standby state transmits data through the standby link (U-3). When transmitting, the active main processor 3 loops back the corresponding standby link (U-3) and returns it to the node 2 side, and the same data as the data returned by the node 2 through the standby link (U-3). It is checked whether or not the standby link U-3 is in a normal state. When the node 2 determines that the standby link U-3 is abnormal, the node 2 transmits the abnormal state to the terminal device connected to the node 1 and informs the system operator through the terminal device. Get drunk.
이상 설명한 바와같이, 본 발명은 이중화된 프로세서 사이에 통신하는 프로세서간 통신장치에서 스탠바이 상태의 링크에 대한 이상유무를 미리 점검하여 운용자에게 알려 주어 조치케하므로 보다 신뢰성있게 이중화 절체를 하게된다.As described above, in the present invention, the interprocessor communication apparatus communicating between the redundant processors checks in advance whether there is an abnormality in the standby state link, and informs the operator to take action.
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