KR100279252B1 - Ceramic Package - Google Patents
Ceramic Package Download PDFInfo
- Publication number
- KR100279252B1 KR100279252B1 KR1019980011536A KR19980011536A KR100279252B1 KR 100279252 B1 KR100279252 B1 KR 100279252B1 KR 1019980011536 A KR1019980011536 A KR 1019980011536A KR 19980011536 A KR19980011536 A KR 19980011536A KR 100279252 B1 KR100279252 B1 KR 100279252B1
- Authority
- KR
- South Korea
- Prior art keywords
- plate
- ceramic package
- package
- attached
- ceramic
- Prior art date
Links
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는, 세라믹 재질의 패키지 몸체 및 캡을 이용하여 반도체 칩을 봉지시킨 세라믹 패키지에 관한 것이다. 본 발명의 세라믹 패키지는 상부면 중심부에는 사각형 홈이 구비되고, 상부면 및 측면에는 다수의 시그널 트레이스들이 배열된 세라믹 재질의 하부 플레이트와, 상기 하부 플레이트의 측면 및 상부면의 가장자리면을 덮도록 배치된 세라믹 재질의 상부 플레이트로 이루어지며, 전체적으로는 상부면 중심부에 계단형 홈이 구비된 패키지 몸체; 상기 하부 플레이트의 하부면 양측단에 인접된 내측 부분으로부터 상부 플레이트의 하부면 외측으로 연장·배치되게 부착됨과 동시에 상기 시그널 트레이스들과 각각 접속되어 외부와의 전기적 신호 전달 경로를 제공하는 다수의 리드들; 상기 계단형 홈의 저면에 부착된 반도체 칩; 상기 반도체 칩과 상기 시그널 트레이스들간을 개별적으로 연결시키는 다수의 금속 와이어들; 및 상기 패키지 몸체의 계단형 홈을 봉지하는 봉지체를 포함한다.The present invention relates to a semiconductor device, and more particularly, to a ceramic package in which a semiconductor chip is encapsulated using a ceramic package body and a cap. The ceramic package of the present invention is provided with a rectangular groove in the center of the upper surface, and arranged to cover the lower plate of the ceramic material and a plurality of signal traces arranged on the upper surface and the side, and the edges of the side and the upper surface of the lower plate. A package body formed of an upper plate made of a ceramic material, and having a stepped groove in the center of the upper surface as a whole; A plurality of leads are attached to extend and disposed outwardly from the inner side portions adjacent to both side ends of the bottom surface of the bottom plate and to be connected to the signal traces, respectively, to provide an electrical signal transmission path to the outside. ; A semiconductor chip attached to a bottom surface of the stepped groove; A plurality of metal wires individually connecting the semiconductor chip and the signal traces; And an encapsulation body encapsulating a stepped groove of the package body.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는, 세라믹 재질의 패키지 몸체 및 캡을 이용하여 반도체 칩을 봉지시킨 세라믹 패키지에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a ceramic package in which a semiconductor chip is encapsulated using a ceramic package body and a cap.
통상, 공지된 제조 공정을 통해 얻어진 웨이퍼 상태의 반도체 칩들은 칩 절단(Sawing), 칩 부착(Die Attach), 와이어 본딩(Wire Bonding), 몰딩(Molding) 및 트림/포밍(Trim/Forming) 등을 포함하는 어셈블리(Assembly) 공정을 통해 패키지화된다. 상기한 어셈블리 공정을 통해 제조된 일반적인 반도체 패키지의 단면 구조가 도 1 에 도시되어 있는바, 이를 설명하면 다음과 같다.Typically, wafer-like semiconductor chips obtained through known manufacturing processes are used for chip cutting, die attach, wire bonding, molding, and trim / forming. It is packaged through the containing assembly process. A cross-sectional structure of a general semiconductor package manufactured through the above assembly process is illustrated in FIG. 1, which will be described below.
도 1 에 도시된 바와 같이, 반도체 칩(1)은 패들(Paddle : 2a)과 인너리드들(Inner Lead : 2b) 및 아웃리드들(Out Lead : 2c)을 포함하는 리드 프레임(Lead Frame)의 상기 패들(2a) 상에 부착되어 있고, 금속 와이어들(3)에 의해 상기 인너리드들(2b)과 전기적으로 접속되어 있다. 그리고, 외부 영향에 의해 반도체 칩(1)이 손상되는 것이 방지되도록 상기 반도체 칩(1) 및 인너리드들(2b)을 포함한 공간적 영역은 에폭시 수지와 같은 몰딩 컴파운드(Epoxy Molding Compound : 이하, EMC 4)로 봉지되어 있다. 이때, 아웃리드들(2c)은 EMC의 외부로 노출되며, 상기한 반도체 패키지는 이후에 아웃리드들(2c)을 통해 회로패턴이 구비된 기판 상에 실장된다.As shown in FIG. 1, the semiconductor chip 1 may include a paddle 2a, an inner lead 2b, and an out lead 2c. It is attached on the paddle 2a and is electrically connected to the inner leads 2b by metal wires 3. In order to prevent the semiconductor chip 1 from being damaged by external influences, the spatial region including the semiconductor chip 1 and the inner leads 2b may be formed of an epoxy molding compound such as an epoxy resin. It is sealed with). At this time, the outleads 2c are exposed to the outside of the EMC, and the semiconductor package is subsequently mounted on the substrate having the circuit pattern through the outleads 2c.
그러나, 상기와 같은 패키지는 EMC에 의한 결함, 즉, 몰딩시에 EMC의 부적절한 유입으로 인한 보이드(Void) 및 와이어 스위핑(Wire Sweeping)과, EMC의 부적절한 경화로 인한 휨(Warpage) 및 크랙(Crack)과 같은 결함들이 발생될 수 있기 때문에, 이로 인하여, 패키지의 신뢰성이 저하되는 문제점이 있다.However, such a package may be characterized by voids and wire sweeping due to defects caused by EMC, ie, improper inflow of EMC during molding, and warpage and cracks due to improper hardening of EMC. Since defects such as) may occur, there is a problem in that the reliability of the package is deteriorated.
또한, EMC는 저온에서 일정한 온도로 보관하여햐 하며, 사용하기 전에는 반드시 24시간 동안 상온에서 워밍-업(Warming-Up)을 해야 하는 등 관리가 매우 까다롭고, 게다가, EMC는 라이프 타임(Life Time)이 있어서 기한이 지난 EMC는 반듯이 폐기처분해야하기 때문에 비용 손실이 발생되는 문제점이 있다.In addition, EMC must be stored at a low temperature at a constant temperature, and must be warmed up at room temperature for 24 hours before use. Due to this, the expired EMC must be disposed of, which causes a cost loss.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 세라믹 재질의 패키지 몸체 및 캡으로 반도체 칩을 봉지시킴으로써 EMC에 의한 결함 발생을 근본적으로 방지할 수 있는 세라믹 패키지를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a ceramic package which can fundamentally prevent defects caused by EMC by encapsulating a semiconductor chip with a ceramic package body and a cap. have.
도 1 은 종래의 반도체 패키지를 도시한 단면도.1 is a cross-sectional view showing a conventional semiconductor package.
도 2 는 본 발명의 실시예에 따른 리드 프레임을 도시한 평면도.2 is a plan view showing a lead frame according to an embodiment of the present invention.
도 3 은 본 발명의 실시예에 따른 패키지 몸체를 도시한 단면도.3 is a cross-sectional view showing a package body according to an embodiment of the present invention.
도 4 는 본 발명의 바람직한 실시예에 따른 리드 프레임 상에 패키지 몸체가 부착된 상태를 보여주는 평면도.Figure 4 is a plan view showing a state in which the package body is attached to the lead frame according to an embodiment of the present invention.
도 5 는 본 발명의 실시예에 따른 캡을 도시한 도면.5 shows a cap according to an embodiment of the invention.
도 6 은 본 발명의 실시예에 따른 세라믹 패키지를 도시한 단면도.6 is a sectional view showing a ceramic package according to an embodiment of the present invention.
도 7 은 본 발명의 다른 실시예에 따른 세라믹 패키지를 도시한 단면도.7 is a sectional view showing a ceramic package according to another embodiment of the present invention.
도 8 은 본 발명의 또 다른 실시예에 따른 세라믹 패키지를 도시한 단면도.8 is a sectional view showing a ceramic package according to another embodiment of the present invention.
도 9 는 본 발명의 또 다른 실시예에 따른 세라믹 패키지를 도시한 단면도.9 is a sectional view showing a ceramic package according to another embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
10,110 : 반도체 칩 12 : 인너리드10,110 semiconductor chip 12: inner lead
13 : 도전층 14 : 아웃리드13: conductive layer 14: outlead
20,140,270,340 : 리드 22 : 사각형 홈20,140,270,340: Lead 22: Square groove
24 : 시그널 트레이스 26 : 접속홈24: signal trace 26: connection groove
30,240 : 하부 플레이트 40,250 : 상부 플레이트30,240: lower plate 40,250: upper plate
42 : 핀홈 50 : 리드 프레임42: pin groove 50: lead frame
50a : 단위 리드 프레임 52 : 실링 테이프50a: unit lead frame 52: sealing tape
54 : 핀 60,260 : 콤보 리드54: Pin 60,260: Combo Lead
70,150,230,370 : 접착제 80,160 : 금속 와이어70,150,230,370: Adhesive 80,160: Metal Wire
100,120 : 패키지 몸체 130 : 열가소성 수지100,120: package body 130: thermoplastic resin
200,350 : 패턴필름 210,360 : 제 1 반도체 칩200,350: pattern film 210,360: first semiconductor chip
20,380 : 제 2 반도체 칩 310 : 비아패턴20,380: second semiconductor chip 310: via pattern
320 : 기판 330 : 솔더 볼320: substrate 330: solder ball
상기와 같은 목적을 달성하기 위한 본 발명의 세라믹 패키지는, 상부면 중심부에는 사각형 홈이 구비되고, 상부면 및 측면에는 다수의 시그널 트레이스들이 배열된 세라믹 재질의 하부 플레이트와, 상기 하부 플레이트의 측면 및 상부면의 가장자리면을 덮도록 배치된 세라믹 재질의 상부 플레이트로 이루어지며, 전체적으로는 상부면 중심부에 계단형 홈이 구비된 패키지 몸체; 상기 하부 플레이트의 하부면 양측단에 인접된 내측 부분으로부터 상부 플레이트의 하부면 외측으로 연장·배치되게 부착됨과 동시에 상기 시그널 트레이스들과 각각 접속되어 외부와의 전기적 신호 전달 경로를 제공하는 다수의 리드들; 상기 계단형 홈의 저면에 부착된 반도체 칩; 상기 반도체 칩과 시그널 트레이스들간을 개별적으로 연결시키는 다수의 금속 와이어들; 및 상기 패키지 몸체의 계단형 홈을 봉지하는 봉지체를 포함한다.In order to achieve the above object, the ceramic package of the present invention includes a lower plate made of a ceramic material having a plurality of signal traces arranged at a center of an upper surface thereof, and having a plurality of signal traces at an upper surface and a side thereof, A package body formed of a ceramic upper plate disposed to cover the edge of the upper surface, and having a stepped groove in the center of the upper surface as a whole; A plurality of leads are attached to extend and disposed outwardly from the inner side portions adjacent to both side ends of the bottom surface of the bottom plate and to be connected to the signal traces, respectively, to provide an electrical signal transmission path to the outside. ; A semiconductor chip attached to a bottom surface of the stepped groove; A plurality of metal wires individually connecting the semiconductor chip and signal traces; And an encapsulation body encapsulating a stepped groove of the package body.
또한, 상기와 같은 본 발명의 목적을 달성하기 위한 세라믹 패키지는, 상부면 중심부에 사각형 홈이 구비되며, 일측면 하단부로부터 타측면 하단부까지에는 회로패턴들이 구비된 패턴필름이 부착된 세라믹 재질의 하부 플레이트와, 상기 패턴필름이 부착된 하부 플레이트의 측면 및 상부면 가장자리면을 덮도록 배치된 세라믹 재질의 상부 플레이트로 이루어진 패키지 몸체; 상기 하부 플레이트의 하부면 양측단에 인접된 내측 부분으로부터 상부 플레이트의 하부면 외측으로 연장·배치되게 부착됨과 동시에 상기 패턴필름의 회로패턴들과 각각 접속되어 외부와의 전기적 신호 전달 경로를 제공하는 다수의 리드들; 상기 하부 플레이트의 사각형 홈 저면에 부착됨과 동시에 상기 패턴필름과 전기적으로 접속되는 제 1 반도체 칩; 상기 하부 플레이트의 사각형 홈에 위치된 패턴필름 부분 상에 부착됨과 동시에 상기 패턴필름과 전기적으로 접속되는 제 2 반도체 칩; 및 상기 상부 플레이트 상에 배치되어 상기 제 1 및 제 2 반도체 칩들을 봉지시키는 봉지체를 포함한다.In addition, the ceramic package for achieving the object of the present invention as described above, a rectangular groove is provided in the center of the upper surface, the lower portion of the ceramic material with a pattern film is provided with circuit patterns from the lower end of one side to the lower end of the other side A package body comprising a plate and an upper plate of a ceramic material disposed to cover side edges and upper edges of the lower plate to which the pattern film is attached; A plurality of attached to the outside of the lower surface of the lower plate from the inner side adjacent to both ends of the lower plate is extended and disposed, and at the same time connected to the circuit patterns of the pattern film to provide an electrical signal transmission path to the outside Leads; A first semiconductor chip attached to a bottom surface of the rectangular groove of the lower plate and electrically connected to the pattern film; A second semiconductor chip attached to the pattern film portion positioned in the rectangular groove of the lower plate and electrically connected to the pattern film; And an encapsulation body disposed on the upper plate to encapsulate the first and second semiconductor chips.
본 발명에 따르면, 세라믹 재질의 패키지 몸체와 캡으로 반도체 칩을 봉지시키기 때문에 EMC에 의한 보이드, 휨, 와이어 스위핑 및 크랙과 같은 결함 발생을 근본적으로 방지할 수 있다.According to the present invention, since the semiconductor chip is encapsulated with a ceramic package body and a cap, defects such as voids, warpage, wire sweeping, and cracks caused by EMC can be prevented.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 발명의 실시예에 따른 리드 프레임을 보여주는 평면도이다. 도시된 바와 같이, 리드 프레임(50)은 스트립(Strip) 형태이며, 니켈 또는 구리 재질이다. 각 단위 리드 프레임들(50a)에는 인너리드(12)와 아웃리드(14) 부분으로 이루어진 리드들(20)이 배열되어 있고, 인너리드 부분(12)과 아웃리드 부분(14) 사이에는 통상 그들을 지지함과 동시에 그들간을 경계짓는 댐바가 없으며, 이에 따라, 댐바를 절단하기 위한 트림 공정을 삭제시킬 수 있게 된다.2 is a plan view illustrating a lead frame according to an exemplary embodiment of the present invention. As shown, the lead frame 50 is in the form of a strip and is made of nickel or copper. Leads 20 made up of an inner lead 12 and an out lead 14 are arranged in each unit lead frame 50a, and usually between the inner lead 12 and the out lead 14 At the same time there is no dambar that supports and delimits them, thereby eliminating the trimming process for cutting the dambar.
한편, 인너리드 부분(12)에는 50 내지 80㎛ 두께를 갖는 도전층(13)이 형성되며, 이러한 도전층(13)은 열압착 또는 리플로우 공정 또는 스프레이 방식으로 형성되는 솔더 레이어(Solder Layer) 또는 이방성 도전 필름(Anisotropically Conductive Film) 또는 이방성 도전 접착제(Anisotropically Conductive Adhesive)이다.Meanwhile, the inner layer 12 has a conductive layer 13 having a thickness of 50 to 80 μm, and the conductive layer 13 is a solder layer formed by a thermocompression or reflow process or a spray method. Or an anisotropically conductive film or anisotropically conductive adhesive.
도 3 은 본 발명의 실시예에 따른 패키지 몸체를 보여주는 단면도이다. 도시된 바와 같이, 패키지 몸체(100)는 세라믹 재질로된 하부 플레이트(30)와 상부 플레이트(40)를 포함한다. 하부 플레이트(30)는 상부면 중심부에 사각형 홈(22)이 구비되며, 상부면 및 측면에는 10 내지 50㎛ 두께의 시그널 트레이스들(24)이 형성된다. 상부 플레이트(40)는 시그널 트레이스들(24)이 형성된 하부 플레이트(30)의 상부면 가장자리와 측면을 감싸도록 배치된다. 결과적으로, 패키지 몸체의 상부면 중심부에는 계단형 홈이 구비된다. 또한, 패키지 몸체(100)의 하부면에는 하부 플레이트(30)의 하부면 양측단 내측에 인접된 부분으로부터 상부 플레이트(40)의 하부면 양측단까지에 리드들이 끼워지도록 하는 접속홈(26)이 구비된다.3 is a cross-sectional view showing a package body according to an embodiment of the present invention. As shown, the package body 100 includes a lower plate 30 and an upper plate 40 made of ceramic material. The lower plate 30 has a rectangular groove 22 at the center of the upper surface, and signal traces 24 having a thickness of 10 to 50 μm are formed on the upper surface and the side surface. The upper plate 40 is arranged to surround the upper surface edge and the side of the lower plate 30 on which the signal traces 24 are formed. As a result, a stepped groove is provided at the center of the upper surface of the package body. In addition, the lower surface of the package body 100 has a connecting groove 26 to allow the leads to be inserted from the portions adjacent to the inner side of the lower surface of the lower plate 30 from both sides of the lower surface of the upper plate 40 It is provided.
한편, 도시되지는 않았지만, 상부 플레이트는 하부 플레이트의 상부면 상에 위치된 부분 중에서 각 모서리에 인접된 곳에 핀홈이 구비된다.On the other hand, although not shown, the upper plate is provided with pin grooves adjacent to each corner of the portion located on the upper surface of the lower plate.
도 4 는 본 발명의 실시예에 따른 패키지 몸체가 리드 프레임 상에 부착된 상태를 보여주는 평면도이다. 도시된 바와 같이, 하부 플레이트(30) 및 상부 플레이트(40)로 이루어진 패키지 몸체(100)는 그의 장방향 양측 부분이 리드 프레임(50)의 인너리드들(도시안됨) 상에 부착되며, 리드 프레임(50)의 아웃리드 부분(14)은 패키지 몸체(100)의 장방향 양측면으로 돌출된다. 여기서, 미설명된 도면부호 42는 핀홈이다.4 is a plan view showing a state in which the package body is attached on the lead frame according to an embodiment of the present invention. As shown, the package body 100 consisting of the lower plate 30 and the upper plate 40 has its long side portions attached to the inner leads (not shown) of the lead frame 50, and the lead frame. The outlead portion 14 of 50 protrudes on both longitudinal sides of the package body 100. Here, reference numeral 42, which is not described, is a pin groove.
도 5 는 본 발명의 실시예에 따른 캡을 도시한 도면이다. 도시된 바와 같이, 캡(Cap 60, 이하, 콤보 리드(Combo Lid)라 칭함)은 패키지 몸체의 홈을 봉지하여 외부의 영향으로부터 반도체 칩이 손상되는 것을 방지하는 봉지체이며, 판 형태이고, 세라믹 재질이다. 콤보 리드(60)는 가장자리 부분에 패키지 몸체와의 접착을 위해 실링 테이프(52)가 부착되어 있으며, 모서리 부분에는 핀들(54)이 부착되어 있으며, 이러한 핀들(54)은 패키지 몸체의 상부 플레이트에 구비된 핀홈에 삽입된다.5 is a view showing a cap according to an embodiment of the present invention. As shown, a cap 60 (hereinafter referred to as a combo lid) is an encapsulation body that seals the groove of the package body to prevent damage to the semiconductor chip from external influences, and is in the form of a plate. It is a material. The combo lead 60 has a sealing tape 52 attached to the edge portion of the combo lid 60, and pins 54 are attached to the corner portion thereof. These pins 54 are attached to the upper plate of the package body. It is inserted into the provided pin groove.
도 6 은 본 발명의 실시예에 따른 세라믹 패키지를 보여주는 단면도이다. 도시된 바와 같이, 반도체 칩(10)은 도 3 에 도시된 패키지 몸체의 하부 플레이트(30) 내에 구비된 사각형 홈 저면에 에폭시 계열의 수지로된 접착제(70)의 개재하에 부착되며, 이 반도체 칩(10)은 다수의 금속 와이어들(80)에 의해 하부 플레이트(30) 상에 배치된 시그널 트레이스들(24)과 연결된다. 리드들(20)은 패키지 몸체의 하부면 양측단에 부착되며, 여기서, 인너리드 부분(12)은 패키지 몸체의 하부면에 구비된 접속홈 내에 부착되고, 아웃리드 부분(14)은 패키지 몸체의 외측으로 돌출된다. 이때, 하부 플레이트(30)의 접속홈 부분에 배치된 인너리드 부분(12)은 그의 상부면, 즉, 시그널 트레이스와 접촉되는 부분에 형성된 도전층(도시안됨)을 통해 상기 시그널 트레이스와 전기적으로 접속된다. 계속해서, 패키지 몸체의 상부면, 즉, 상부 플레이트(40) 상에는 외부의 영향으로부터 반도체 칩(10)이 손상되는 것이 방지되도록 콤보 리드(60)가 실링된다.6 is a cross-sectional view showing a ceramic package according to an embodiment of the present invention. As shown, the semiconductor chip 10 is attached to the bottom of the square groove provided in the lower plate 30 of the package body shown in FIG. 3 under the interposition of the adhesive 70 made of epoxy resin. 10 is connected to signal traces 24 disposed on the bottom plate 30 by a plurality of metal wires 80. The leads 20 are attached to both ends of the lower surface of the package body, where the inner lead portion 12 is attached to a connection groove provided in the lower surface of the package body, and the outlead portion 14 is attached to the package body. It protrudes outward. In this case, the inner lead portion 12 disposed in the connection groove portion of the lower plate 30 is electrically connected to the signal trace through a conductive layer (not shown) formed on an upper surface thereof, that is, a portion in contact with the signal trace. do. Subsequently, the combo lead 60 is sealed on the upper surface of the package body, that is, the upper plate 40 so as to prevent the semiconductor chip 10 from being damaged from external influence.
한편, 도시되지는 않았지만, 콤보 리드는 그의 각 모서리 부분에 핀이 구비되어 있고, 이 핀들은 상부 플레이트에 구비된 핀홈에 삽입되며, 이에 따라, 패키지 몸체와 콤보 리드간의 결합력은 향상된다. 또한, 제작 완료된 세라믹 패키지의 경우, 아웃리드 부분은 소정 형태로 포밍된다.On the other hand, although not shown, the combo lead is provided with a pin at each corner portion thereof, the pins are inserted into the pin groove provided in the upper plate, thereby improving the coupling force between the package body and the combo lead. In the case of the manufactured ceramic package, the outlead portion is formed into a predetermined shape.
본 발명의 실시예에는 반도체 칩이 에폭시 수지와 같은 몰딩 컴파운드에 의해 몰딩되는 대신에 세라믹 재질의 패키지 몸체와 콤보 리드에 의해 봉지되기 때문에 몰딩 공정을 삭제시킬 수 있다. 이 결과, 몰딩시에 몰딩 금형 내부로 유입되는 에폭시 수지의 부적절한 유입에 기인된 보이드 발생 및 와이어 스위핑 문제와, 에폭시 수지를 경화시키는 동안 발생되는 휨 및 크랙 문제를 근본적으로 방지할 수 있으며, 이에 따라, 패키지의 신뢰성을 향상시킬 수 있게 된다. 또한, 본 발명의 실시예에서는 인너리드와 아웃리드 부분을 한정하는 댐바가 없기 때문에 댐바를 절단하기 위한 트림 공정이 삭제되며, 이로 인하여, 공정의 단순화도 얻을 수 있다.In the embodiment of the present invention, the molding process may be eliminated since the semiconductor chip is encapsulated by the package body and the combo lead of ceramic material instead of being molded by a molding compound such as an epoxy resin. As a result, it is possible to fundamentally prevent voiding and wire sweeping problems caused by improper inflow of the epoxy resin into the molding die during molding, and warping and cracking problems occurring during curing of the epoxy resin. As a result, the reliability of the package can be improved. In addition, in the embodiment of the present invention, since there is no dam bar defining the inner lead and the out lead portion, the trimming process for cutting the dam bar is eliminated, thereby simplifying the process.
본 발명의 다른 실시예로서, 도 7 에 도시된 바와 같이, 반도체 칩(110)이 부착된 패키지 몸체의 계단형 홈 내부를 봉지하는 봉지체로서 콤보 리드 대신에 열가소성 수지(130)가 사용되며, 이 열가소성 수지(130)는 계단형 홈 내부에 인캡슐레이션(Encapsulation)된다. 이때, 상부 플레이트에는 핀홈들이 구비되지 않는다. 여기서, 미설명된 도면부호 140은 리드들이고, 150은 접착제이며, 160은 금속 와이어이다.As another embodiment of the present invention, as shown in FIG. 7, a thermoplastic resin 130 is used instead of the combo lead as an encapsulation body encapsulating the inside of the stepped groove of the package body to which the semiconductor chip 110 is attached. The thermoplastic resin 130 is encapsulated inside the stepped grooves. At this time, the upper plate is not provided with pin grooves. Here, reference numeral 140, which is not described, is a lead, 150 is an adhesive, 160 is a metal wire.
본 발명의 또 다른 실시예로서, 도 8 에 도시된 바와 같이, 시그널 트레이스들 대신에 패턴필름(Pattern Film, 200)이 사용된다. 패턴필름(200)은 50 내지 150㎛ 정도의 두께이며, 베이스 필름의 상·하부면에 회로패턴들이 구비된다. 제 1 반도체 칩(210)은 접착제(230)의 개재하에 하부 플레이트(240)의 사각형 홈 저면에 부착되며, 제 1 반도체 칩(210)이 부착된 하부 플레이트(240)의 사각형 홈은 상기 하부 플레이트(240)의 일측면 하단부로부터 타측면 하단부까지를 덮는 패턴필름(200)에 의해 봉지된다. 그리고, 사각형 홈 부분에 위치된 패턴필름(200)의 상부면에는 제 2 반도체 칩(220)이 부착되며, 이 제 2 반도체 칩(220)은 상부 플레이트(250) 상에 실링된 콤보 리드(260)에 의해 봉지된다. 패턴필름(200)과 반도체 칩들(210, 220)간은 상기 패턴필름(200)의 상·하부면에 분산되어 있는 전도성 파티클들(도시안됨)을 통해 전기적으로 접속된다. 패턴필름(200)을 사용하는 경우, 그의 상·하부면에 반도체 칩들(210, 220)을 각각 부착시킬 수 있기 때문에 패키지의 용량을 향상시킬 수 있다. 도면에서, 미설명된 도면부호 250은 상부 플레이트이고, 260은 콤보 리드이며, 270은 리드이다.As another embodiment of the present invention, as shown in FIG. 8, a pattern film 200 is used instead of signal traces. The pattern film 200 has a thickness of about 50 to 150 μm, and circuit patterns are provided on upper and lower surfaces of the base film. The first semiconductor chip 210 is attached to the bottom of the square groove of the lower plate 240 with the adhesive 230 interposed therebetween, and the square groove of the lower plate 240 to which the first semiconductor chip 210 is attached is the lower plate. It is encapsulated by the pattern film 200 covering the lower end of one side of the 240 to the lower end of the other side. In addition, a second semiconductor chip 220 is attached to an upper surface of the pattern film 200 positioned in the rectangular groove portion, and the second semiconductor chip 220 is a combo lead 260 sealed on the upper plate 250. It is sealed by). The pattern film 200 and the semiconductor chips 210 and 220 are electrically connected to each other through conductive particles (not shown) distributed on the upper and lower surfaces of the pattern film 200. In the case of using the pattern film 200, the semiconductor chips 210 and 220 may be attached to the upper and lower surfaces thereof, thereby improving the capacity of the package. In the figure, reference numeral 250, which is not described, is a top plate, 260 is a combo lead, and 270 is a lead.
게다가, 본 발명의 또 다른 실시예로서, 도 9 에 도시된 바와 같이, 상부 플레이트(300)에는 전기적인 신호를 전달할 수 있는 비아패턴(310)을 구비시키고, 상기 상부 플레이트(300) 상에는 다수의 트레이스들(Trace)이 구비된 기판(320)을 부착시킴과 아울러, 기판(320) 상에는 접점인 솔더 볼들(Solder Ball, 330)을 형성한다. 이때, 상부 플레이트(300)에 구비되는 비아패턴들(310)은 리드들(340)과 접속되어 있는 패턴필름(350)의 회로패턴들과 기판(320)의 트레이스들간을 개별적으로 접속시키며, 솔더 볼들(330)은 기판(320) 내에 구비된 개별적인 비아회로패턴들(도시안됨)을 통해 상기 비아패턴들(310)과 각각 연결된다.In addition, as another embodiment of the present invention, as shown in Figure 9, the upper plate 300 is provided with a via pattern 310 for transmitting an electrical signal, a plurality of on the upper plate 300 In addition to attaching the substrate 320 provided with traces, solder balls 330 which are contacts are formed on the substrate 320. In this case, the via patterns 310 provided on the upper plate 300 individually connect the circuit patterns of the pattern film 350 connected to the leads 340 and the traces of the substrate 320 to each other. The balls 330 are connected to the via patterns 310 through respective via circuit patterns (not shown) provided in the substrate 320.
따라서, 이와 같은 구조의 세라믹 패키지는 솔더 볼을 이용하여 두 개 이상을 적층시킬 수 있으며, 이에 따라, 패키지의 용량도 더욱 향상시킬 수 있음은 물론 실장 면적을 현저하게 감소시킬 수 있게 된다. 도면에서, 미설명된 도면부호 360은 제 1 반도체 칩이고, 370은 상기 제 1 반도체 칩을 부착시키기 위한 접착제이며, 380은 제 2 반도체 칩이다.Therefore, the ceramic package of such a structure can be laminated with two or more by using a solder ball, it is possible to further improve the capacity of the package, as well as to significantly reduce the mounting area. In the drawing, reference numeral 360, which is not described, is a first semiconductor chip, 370 is an adhesive for attaching the first semiconductor chip, and 380 is a second semiconductor chip.
이상에서와 같이, 본 발명의 세라믹 패키지는 EMC 대신에 세라믹 재질의 패키지 몸체 및 콤보 리드를 이용하여 반도체 칩을 봉지시키기 때문에 EMC에 의한 결함 발생을 근본적으로 방지할 수 있으며, 이에 따라, 패키지의 신뢰성을 향상시킬 수 있다.As described above, the ceramic package of the present invention encapsulates the semiconductor chip by using a package body and a combo lead of a ceramic material instead of EMC, thereby fundamentally preventing defects caused by EMC, and thus, reliability of the package. Can improve.
또한, 패키지 몸체 내에 두 개의 반도체 칩들을 내장시킴과 아울러, 이러한 세라믹 패키지들을 적층시킴으로써, 패키지의 용량 증대 효과를 얻을 수 있음은 물론, 실장 면적을 감소시킬 수 있다.In addition, by embedding two semiconductor chips in the package body and stacking the ceramic packages, the capacity increase of the package can be obtained and the mounting area can be reduced.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980011536A KR100279252B1 (en) | 1998-04-01 | 1998-04-01 | Ceramic Package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980011536A KR100279252B1 (en) | 1998-04-01 | 1998-04-01 | Ceramic Package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990079130A KR19990079130A (en) | 1999-11-05 |
| KR100279252B1 true KR100279252B1 (en) | 2001-01-15 |
Family
ID=65861009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980011536A KR100279252B1 (en) | 1998-04-01 | 1998-04-01 | Ceramic Package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100279252B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101538543B1 (en) * | 2013-08-13 | 2015-07-22 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor Device and Fabricating Method Thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100519750B1 (en) * | 2001-05-10 | 2005-10-07 | 삼성전자주식회사 | Chip scale packaging structure sealed with low temperature Co-fired ceramic and the method thereof |
-
1998
- 1998-04-01 KR KR1019980011536A patent/KR100279252B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101538543B1 (en) * | 2013-08-13 | 2015-07-22 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor Device and Fabricating Method Thereof |
| US9478517B2 (en) | 2013-08-13 | 2016-10-25 | Amkor Technology, Inc. | Electronic device package structure and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990079130A (en) | 1999-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5399903A (en) | Semiconductor device having an universal die size inner lead layout | |
| US5677575A (en) | Semiconductor package having semiconductor chip mounted on board in face-down relation | |
| US9159588B2 (en) | Packaged leadless semiconductor device | |
| US6995448B2 (en) | Semiconductor package including passive elements and method of manufacture | |
| US20020135080A1 (en) | Semiconductor device and method for fabricating same | |
| US5168345A (en) | Semiconductor device having a universal die size inner lead layout | |
| CN111613541A (en) | Semiconductor device and method for manufacturing semiconductor device | |
| EP0623954B1 (en) | Molded plastic packaging of electronic devices | |
| KR19980042513A (en) | Lead frame for semiconductor device and semiconductor device | |
| KR100279252B1 (en) | Ceramic Package | |
| KR100206880B1 (en) | Culumn type package, having heatsink | |
| KR0173930B1 (en) | Ball grid array for lead frame | |
| KR100221918B1 (en) | Chip scale package | |
| KR100391124B1 (en) | Base of semiconductor package, semiconductor package using the same and method of manufacturing thereof | |
| KR100520443B1 (en) | Chip scale package and its manufacturing method | |
| KR20010068781A (en) | Semiconductor chip package | |
| KR100459820B1 (en) | Chip scale package and its manufacturing method | |
| KR100216845B1 (en) | Structure of csp ( chip scale package ) and manufacture method | |
| KR100253708B1 (en) | Semiconductor package and method for manufacture thereof | |
| KR100379092B1 (en) | semiconductor package and its manufacturing method | |
| KR100424611B1 (en) | Low profile optically-sensitive semiconductor package | |
| KR200313831Y1 (en) | Bottom Lead Package | |
| KR100370480B1 (en) | Lead frame for semiconductor package | |
| KR20060006431A (en) | Chip package having improved heat dissipating ability | |
| KR980012306A (en) | A printed circuit board on which a resin dam is formed and a chip on board type semiconductor chip package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20040920 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |