KR100278269B1

KR100278269B1 - A circuit for detecting reset signal using clock signal

Info

Publication number: KR100278269B1
Application number: KR1019970077864A
Authority: KR
Inventors: 황규태
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2001-01-15
Also published as: KR19990057785A

Abstract

본 발명은 구현 면적을 감소시키고, 공정 변수에 따른 칩의 효율을 극대화한 클럭 신호를 이용한 리셋 신호 검출 회로를 제공하기 위한 것으로서, 이를 위해 본 발명은 외부로부터 입력되는 클럭 신호에 응답하여 칩의 초기화 동작을 제어하기 위한 리셋 신호를 검출하는 리셋 신호 검출 회로에 있어서, 상기 클럭 신호를 지연하는 지연 수단; 상기 클럭 신호 및 상기 지연 수단으로부터 출력되는 지연된 클럭 신호를 입력받아 상기 클럭 신호의 에지를 검출하는 에지 검출 수단; 및 다수의 반전 수단을 구비하여, 상기 에지 검출 수단의 출력 신호에 응답된 상기 리셋 신호를 출력하는 출력 수단을 포함하되, 상기 다수의 반전 수단 중 최초의 제1 반전 수단은, 턴-온 시 저항 역할을 수행할 수 있을 만큼의 큰 채널 길이를 갖는 제1 피모스트랜지스터를 구비하여 상기 클럭 신호가 일정한 주기로 클럭킹되어 입력되는 경우에 상대적으로 낮은 스윙폭의 펄스를 출력한다.The present invention is to provide a reset signal detection circuit using a clock signal to reduce the implementation area and maximize the efficiency of the chip according to the process variable, for this purpose the present invention is initialized in response to the clock signal input from the outside A reset signal detection circuit for detecting a reset signal for controlling an operation, comprising: delay means for delaying the clock signal; Edge detection means for detecting an edge of the clock signal by receiving the clock signal and a delayed clock signal output from the delay means; And output means for outputting the reset signal responsive to the output signal of the edge detection means, wherein the first first inversion means comprises a plurality of inversion means, wherein the first first inversion means comprises: resistance at turn-on. A first PMOS transistor having a channel length large enough to perform a role may be provided to output a pulse having a relatively low swing width when the clock signal is clocked and input at a predetermined period.

Description

Reset signal detection circuit using a clock signal {A circuit for detecting reset signal using clock signal}

본 발명은 반도체 장치에 관한 것으로서, 특히 한정된 핀(pin) 수를 가지는 칩을 설계함에 있어 별도의 리셋(reset) 핀을 두지 않고 칩을 구동시키는 단일 클럭으로부터 리셋 신호를 검출하는 리셋 신호 검출 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a reset signal detection circuit that detects a reset signal from a single clock that drives a chip without a separate reset pin in designing a chip having a limited number of pins. It is about.

일반적으로, 리셋 신호는 칩 내부에서 사용되는 클럭이 주기적으로 동작하다가 갑자기 클럭이 동작하지 않는 경우 또는 클럭이 불안한 경우에 칩을 초기화시키기 위해 필요한 신호로서, 리셋 검출 회로에서 클럭 신호가 외부로부터 정상적으로 들어오는 경우에 리셋 신호를 엑티브(active)시키지 않고, 클럭이 동작하다가 갑자기 클럭이 엑티브(active)되지 않는 상태로 전환될 때, 즉 칩이 정상적인 동작을 하지 못하는 경우에 리셋 신호를 엑티브함으로써 칩 전체를 초기화하여 칩을 다시 정상 동작 상태로 만들어준다.In general, the reset signal is a signal required to initialize the chip when the clock used inside the chip periodically operates and suddenly the clock does not operate or the clock is unstable. The reset signal is normally input from the outside in the reset detection circuit. In this case, the entire chip is initialized by activating the reset signal when the clock is operated and suddenly the clock is not activated, i.e., when the chip fails to operate normally. To bring the chip back to normal operation.

도 1은 종래의 리셋 검출 회로도이다.1 is a conventional reset detection circuit diagram.

도 1에 도시된 바와 같이, 종래의 리셋 검출 회로는 클럭 신호(clk)를 지연하는 지연부(10), 클럭 신호(clk) 및 지연부(10)를 통해 지연된 클럭 신호를 입력받아 배타적 논리합하여 클럭 신호의 에지(edge)를 검출하는 에지 검출부(12), 에지 검출부(12)에 접속되는 수동소자부(14), 및 수동소자부(14)에 접속되어 최종 출력 신호(reset)를 출력하는 출력부(16)로 구성된다. 여기서, 수동소자부(14)는 부하단으로 저항 및 커패시터(capacitor)로 이루어지고, 에지 검출부(12)로부터 신호를 입력받아 완전한 스윙(swing)을 못하며, 지연되는 신호를 생성하여 출력부(16)를 통해 최종 출력 신호(reset)를 만든다. 이때, 수동소자부(14)는 두 개의 인버터로 이루어진 출력부(16)의 첫 번째 인버터와 로직 문턱 전압(threshold voltage)을 맞추어 주기 위하여 상당히 큰 저항 및 커패시터로 구성된다.As shown in FIG. 1, the conventional reset detection circuit receives an exclusive logic sum by receiving a delayed clock signal through the delay unit 10, the clock signal clk, and the delay unit 10 that delays the clock signal clk. An edge detector 12 for detecting an edge of a clock signal, a passive element portion 14 connected to the edge detector 12, and a passive element portion 14 connected to the passive element portion 14 for outputting a final output signal reset. It consists of an output part 16. Here, the passive element 14 is composed of a resistor and a capacitor (capacitor) to the load end, and receives a signal from the edge detector 12 does not completely swing (swing), generating a delayed signal output unit 16 ) Produces the final output signal (reset). At this time, the passive element 14 is composed of a fairly large resistor and capacitor in order to match the logic threshold voltage and the first inverter of the output unit 16 consisting of two inverters.

따라서, 상기와 같이 구성된 종래의 리셋 검출 회로는 비교적 큰 저항 및 커패시터를 포함하여 그 구현 면적이 크고, 또한 수동소자인 저항과 커패시터를 사용함으로 인해 공정 변수에 따른 칩의 성능 저하를 초래하여 칩의 효율을 떨어뜨리는 문제점이 있다.Therefore, the conventional reset detection circuit configured as described above has a large implementation area including a relatively large resistor and a capacitor, and also causes a performance degradation of the chip according to process variables by using a resistor and a capacitor, which are passive elements. There is a problem of lowering the efficiency.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 구현 면적을 감소시키고, 공정 변수에 따른 칩의 효율을 극대화한 클럭 신호를 이용한 리셋 신호 검출 회로를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a reset signal detection circuit using a clock signal that reduces an implementation area and maximizes chip efficiency according to process variables.

도 1은 종래의 리셋 검출 회로도.1 is a conventional reset detection circuit diagram.

도 2는 본 발명의 일실시예에 따른 리셋 검출 회로도.2 is a reset detection circuit diagram according to an embodiment of the present invention.

도 3은 본 발명의 일실시예에 따른 상기 리셋 검출 회로의 신호 파형도.3 is a signal waveform diagram of the reset detection circuit according to an embodiment of the present invention;

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

10 : 지연부 12 : 에지 검출부10 delay unit 12 edge detection unit

20 : 보상 회로 22 : 출력부20: compensation circuit 22: output unit

상기 목적을 달성하기 위한 본 발명은, 외부로부터 입력되는 클럭 신호에 응답하여 칩의 초기화 동작을 제어하기 위한 리셋 신호를 검출하는 리셋 신호 검출 회로에 있어서, 상기 클럭 신호를 지연하는 지연 수단; 상기 클럭 신호 및 상기 지연 수단으로부터 출력되는 지연된 클럭 신호를 입력받아 상기 클럭 신호의 에지를 검출하는 에지 검출 수단; 및 다수의 반전 수단을 구비하여, 상기 에지 검출 수단의 출력 신호에 응답된 상기 리셋 신호를 출력하는 출력 수단을 포함하되, 상기 다수의 반전 수단 중 최초의 제1 반전 수단은, 턴-온 시 저항 역할을 수행할 수 있을 만큼의 큰 채널 길이를 갖는 제1 피모스트랜지스터를 구비하여 상기 클럭 신호가 일정한 주기로 클럭킹되어 입력되는 경우에 상대적으로 낮은 스윙폭의 펄스를 출력하도록 구성됨을 특징으로 한다.According to an aspect of the present invention, there is provided a reset signal detecting circuit for detecting a reset signal for controlling an initialization operation of a chip in response to a clock signal input from an external device, comprising: delay means for delaying the clock signal; Edge detection means for detecting an edge of the clock signal by receiving the clock signal and a delayed clock signal output from the delay means; And output means for outputting the reset signal responsive to the output signal of the edge detection means, wherein the first first inversion means comprises a plurality of inversion means, wherein the first first inversion means comprises: resistance at turn-on. And a first PMOS transistor having a channel length large enough to perform a role, and configured to output a pulse having a relatively low swing width when the clock signal is input by being clocked at a predetermined period.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 살펴본다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 리셋 검출 회로도로서, 클럭 신호(clk)를 지연하는 지연부(10)와, 클럭 신호(clk) 및 지연부(10)를 통해 지연된 클럭 신호를 입력받아 배타적 논리합하여 클럭 신호의 에지를 검출하는 에지 검출부(12)와, 에지 검출부(12)의 출력 신호에 응답하여 구동하는 출력부(22)와, 게이트 및 드레인이 에지 검출부(12)의 출력단에 연결되고, 소스로 공급전원전압을 인가받는 엔모스트랜지스터(N1)로 이루어진 보상 회로(20)로 이루어진다.2 is a reset detection circuit diagram according to an embodiment of the present invention, and receives a delay unit 10 delaying a clock signal clk and a delayed clock signal through the clock signal clk and the delay unit 10. An edge detection unit 12 for exclusively ORing and detecting an edge of a clock signal, an output unit 22 for driving in response to an output signal of the edge detection unit 12, and a gate and a drain are connected to an output terminal of the edge detection unit 12. And a compensation circuit 20 made of an NMOS transistor N1 receiving a supply power supply voltage as a source.

여기서, 출력부(22)는 제1 및 제2 인버터와, 제1 인버터의 출력단과 제2 인버터의 입력단 사이에 위치하는 비교적 작은 크기의 커패시터(C1)로 이루어진다. 구체적으로, 제1 인버터는 공급전원전압단과 접지전원전압단 사이에 직렬연결되며, 각 게이트로 에지 검출부(12)의 출력 신호를 입력받는 피모스트랜지스터(P1) 및 엔모스트랜지스터(N2)로 이루어진다. 이때, 피모스트랜지스터(P1)의 채널 길이(channel length) 크기를 키워줌으로써 트랜지스터가 턴-온될 때 저항 역할을 수행하게끔 한다.Here, the output unit 22 includes a first and second inverters, and a capacitor C1 of a relatively small size located between the output terminal of the first inverter and the input terminal of the second inverter. Specifically, the first inverter is connected in series between the supply power supply voltage terminal and the ground power supply voltage terminal, and comprises a PMOS transistor P1 and an enMOS transistor N2 that receive output signals of the edge detector 12 to each gate. . At this time, by increasing the channel length of the PMOS transistor P1, the transistor serves as a resistance when the transistor is turned on.

도 3은 본 발명의 일실시예에 따른 상기 리셋 검출 회로의 신호 파형도로서, 도 2 및 도 3을 참조하여 본 발명의 동작을 상세히 설명한다.3 is a signal waveform diagram of the reset detection circuit according to an embodiment of the present invention, with reference to FIGS. 2 and 3.

만약, 클럭 신호(clk)가 일정한 주기로 입력되다가 더 이상 클럭킹 하지 않고, 계속 "로우"로 입력된다고 가정할 경우, 먼저 클럭 신호(clk)가 일정한 주기로 입력되는 동안은 리셋 신호(reset)가 "하이" 상태를 유지하여 리셋 신호(reset)를 입력받는 칩(도면에 도시되지 않음)이 클럭 신호(clk)에 응답하여 동작을 진행하도록 하고, 클럭 신호(clk)가 더 이상 클럭킹을 진행하지 않게 되면 리셋 신호(reset)가 "로우" 상태로 떨어져 칩 내부를 초기화하는 데 사용된다.If it is assumed that the clock signal clk is input at a constant period and no longer clocks, but is continuously input as "low", the reset signal reset is "high" while the clock signal clk is input at a constant period. If the chip (not shown) receiving the reset signal (reset) proceeds in response to the clock signal clk, the clock signal clk no longer proceeds to clock. The reset signal drops to the "low" state and is used to initialize the chip interior.

이러한 동작을 도 3의 신호 파형도에서 살펴보면, 지연부(10)의 출력단 net25는 입력되는 클럭 신호(clk)의 지연된 파형을 출력한다. 그리고, 클럭 신호(clk) 및 상기 net25의 파형을 배타적 논리합하여 에지 검출부(12)의 출력단 net15는 클럭 신호(clk)가 일정한 주기로 입력되는 동안에는 지연부(10)를 통해 지연된 만큼의 "하이"레벨 펄스폭을 가지며 클럭킹되는 펄스를 출력하고, 클럭 신호(clk)가 클럭킹을 진행하지 않는 경우에는 "로우"레벨의 파형을 출력한다.3, the output terminal net25 of the delay unit 10 outputs a delayed waveform of an input clock signal clk. In addition, an exclusive OR of the clock signal clk and the waveform of the net25 is performed, and the output terminal net15 of the edge detector 12 has a "high" level as much as delayed by the delay unit 10 while the clock signal clk is input at a predetermined period. A pulse clocked with a pulse width is output. When the clock signal clk does not proceed with clocking, a waveform having a "low" level is output.

먼저, 클럭 신호(clk)가 일정한 주기로 입력되어 net15가 "하이"레벨 펄스폭을 가지며 클럭킹되는 펄스를 출력할 경우에 제1 인버터의 출력단 net9는 상대적으로 큰 채널 길이를 가지는 피모스트랜지스터(P1)와 커패시터(C1)에 의해 낮은 스윙 폭을 갖는 파형을 유지하게 되고, 그에 따라 제2 인버터의 피모스트랜지스터(P2)에 의해 "하이"레벨의 리셋 신호(reset)를 출력하게 된다.First, when the clock signal clk is input at a constant period and net15 outputs a clocked pulse having a "high" level pulse width, the output terminal net9 of the first inverter has a relatively large channel length of the PMOS transistor P1. And a waveform having a low swing width is maintained by the capacitor C1, and accordingly, a reset signal reset of "high" level is output by the PMOS transistor P2 of the second inverter.

반면, 클럭 신호(clk)가 클럭킹을 진행하지 않아 net15가 "로우"레벨의 파형을 출력할 경우에 제1 인버터의 출력단 net9는 턴-온된 피모스트랜지스터(P1)에 의해 어느 정도의 시간이 지난 후에 "하이"레벨의 상태로 되어 커패시터(C1)에 충전시키게 된다. 그리고, "하이"레벨의 net9에 의해 제2 인버터의 엔모스트랜지스터가 턴-온되어 "로우" 레벨의 리셋 신호(reset)를 출력하게 된다.On the other hand, when the clock signal clk does not proceed with clocking and net15 outputs a waveform of "low" level, the output terminal net9 of the first inverter has passed a certain amount of time by the turned-on PMOS transistor P1. After that, the state becomes a "high" level to charge the capacitor (C1). Then, the enMOS transistor of the second inverter is turned on by net9 of the "high" level to output a reset signal of the "low" level.

상기한 바와 같은 회로 동작을 통해 본 발명의 리셋 신호 검출 회로는, 클럭 신호(clk)가 일정한 주기로 클럭킹하는 경우 출력부(22)를 통해 "하이" 레벨로 유지되는 리셋 신호(reset)를 출력하고, 클럭 신호(clk)가 클럭킹을 진행하지 않는 경우 "로우" 레벨의 파형을 가지는 리셋 신호(reset)를 출력하게 된다. 여기서, 제2 인버터의 논리 문턱 전압(logical threshold voltage)을 낮추어 줌으로써, 즉 피모스트랜지스터(P2)의 크기를 증가시켜 클럭 신호(clk)가 일정한 주기로 클럭킹할 때 초기화 신호인 리셋 신호(reset)가 "하이" 레벨을 유지하고, 클럭 신호(clk)가 계속해서 "로우"를 유지하는 경우 "로우" 레벨을 유지하게끔 한다.Through the above-described circuit operation, the reset signal detecting circuit of the present invention outputs a reset signal (reset) maintained at a "high" level through the output unit 22 when the clock signal clk is clocked at a predetermined period. When the clock signal clk does not proceed with clocking, a reset signal having a waveform having a "low" level is output. Here, by lowering the logical threshold voltage of the second inverter, that is, increasing the size of the PMOS transistor P2, when the clock signal clk is clocked at a constant period, the reset signal reset, which is an initialization signal, is generated. It keeps the "high" level and keeps the "low" level if the clock signal clk keeps being "low".

한편, 보상 회로(20)의 엔모스트랜지스터(N1)는 클럭 신호(clk)가 클럭킹을 진행하지 않다가 다시 일정 주기를 가지면서 클럭킹을 시작할 경우, net15의 "하이"레벨 신호에 응답하여 net9가 빠르게 "로우"상태로 천이하도록 하고, 결과적으로 리셋 신호(reset)의 빠르고, 안정적인 "하이" 레벨을 유지할 수 있게 하는 역할을 수행한다.On the other hand, when the clock signal clk does not clock and starts clocking again with a certain period, the enMOS transistor N1 of the compensation circuit 20 starts net9 in response to the "high" level signal of net15. It serves to quickly transition to a "low" state and consequently to maintain a fast, stable "high" level of the reset signal.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은, 비교적 큰 면적의 수동 소자를 대신하여 출력부 내 피모스트랜지스터의 채널 길이(channel length) 크기를 키워 저항 역할을 하게 함으로써, 구현 면적을 감소시키고, 공정 변수에 따른 칩의 효율을 극대화할 수 있는 효과가 있다.The present invention made as described above, by increasing the channel length of the PMOS transistor in the output portion instead of the passive element having a relatively large area to act as a resistance, reducing the implementation area, the chip according to the process variable It is effective to maximize the efficiency of the.

Claims

A reset signal detection circuit for detecting a reset signal for controlling an initialization operation of a chip in response to a clock signal input from an external device,

Delay means for delaying the clock signal;

Edge detection means for detecting an edge of the clock signal by receiving the clock signal and a delayed clock signal output from the delay means; And

And output means for outputting the reset signal in response to an output signal of the edge detection means, comprising a plurality of inversion means,

The first first inverting means of the plurality of inverting means includes a first PMOS transistor having a channel length large enough to serve as a resistance during turn-on, and the clock signal is input by being clocked at a predetermined period. And outputting a pulse having a relatively low swing width in the case.

The method of claim 1, wherein the edge detection means,

A reset signal detection circuit comprising an exclusive OR gate.

The method of claim 1, wherein the output means,

The first inverting means, connected in series between a supply power supply voltage terminal and a ground power supply voltage terminal, comprising the first PMOS transistor and the first NMOS transistor which receive an output signal of the edge detection means to each gate;

Second inverting means connected in series between a supply power supply voltage terminal and a ground power supply voltage terminal, the second inverting means comprising a second PMOS transistor and a second NMOS transistor to receive the output signal of the first inverting means to each gate; And

A capacitor connected between an output end of the first inverting means and an input end of the second inverting means

Reset signal detection circuit comprising a.

The method of claim 3, wherein the second PMOS transistor,

The reset signal detection circuit of claim 2, wherein the reset signal detection circuit is implemented to be larger than the size of the second NMOS transistor for fast transition from the enable level to the disable level.

The method of claim 1,

Comprising a compensation means for compensating the reset signal in response to the output signal of the edge detection means,

The compensation means,

And an enMOS transistor having a gate and a drain commonly connected to an output terminal of the edge detecting means and a source connected to a supply power supply voltage terminal.