KR100245555B1 - Semiconductor memory device and circuit of suppling internal power voltage thereof - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 그것의 내부 전원 전압 공급 회로에 관한 것으로서, 데이터를 저장하기 위한 메모리와; 상기 메모리에 저장된 데이터를 독출하거나 상기 메모리로 소정의 데이터를 기입하기 위한 주변 회로와; 동작 모드시 외부 전원 전압을 내부 전원 전압으로 변환하여 상기 메모리 및 상기 주변 회로로 공급하기 위한 전원 공급부들로 이루어져 있는 전원 전압 공급 회로와; 상기 전원 공급부들은 동작 모드시 활성화되는 제 1 전원 공급부들과 동작 모드를 알리는 로우 어드레스 스트로브 신호가 활성화되고 상기 메모리로부터 데이터를 독출할 때 발생되는 감지 신호가 활성화될 때까지만 동작하는 제 2 전원 공급부들로 나눠져 구성되어 있다. 그리고, 상기 제 2 전원 공급부들은, 소정의 제 1 제어 신호에 응답하여 외부로부터 인가되는 기준 전압과 상기 내부 공급 전압을 비교하여 비교 신호를 출력하는 비교 회로와; 상기 비교 신호에 응답하여 상기 외부 공급 전압으로부터 상기 출력 노드로 소정의 전류를 공급하는 구동부와; 동작 모드시 데이터 센싱을 알리는 감지 신호와 소정의 외부 신호에 응답하여 제 2 제어 신호를 출력하는 제 1 제어 회로와; 상기 제 2 제어 신호와 상기 로우 어드레스 스트로브 신호에 동기된 활성화 신호에 응답하여 상기 제 1 제어 신호를 출력하는 제 2 제어 회로로 이루어져 있다.The present invention relates to a semiconductor memory device and its internal power supply voltage supply circuit, comprising: a memory for storing data; Peripheral circuitry for reading data stored in said memory or writing predetermined data into said memory; A power supply voltage supply circuit comprising a power supply for converting an external power supply voltage into an internal power supply voltage in an operation mode and supplying the internal power supply voltage to the memory and the peripheral circuit; The power supplies may operate only until the first power supplies activated during the operation mode and the row address strobe signal indicating the operation mode are activated and the detection signal generated when reading data from the memory is activated. It is divided into two parts. The second power supply unit may include a comparison circuit configured to compare a reference voltage applied from the outside with the internal supply voltage and output a comparison signal in response to a predetermined first control signal; A driver for supplying a predetermined current from the external supply voltage to the output node in response to the comparison signal; A first control circuit for outputting a second control signal in response to a sensing signal for notifying data sensing and a predetermined external signal in an operation mode; And a second control circuit outputting the first control signal in response to an activation signal synchronized with the second control signal and the row address strobe signal.
Description
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 외부 전원 전압을 내부 전원 전압으로 변환하기 위한 내부 전원 전압 공급 회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an internal power supply voltage supply circuit for converting an external power supply voltage to an internal power supply voltage and a semiconductor memory device using the same.
도 1은 종래 기술에 따른 내부 전원 전압 공급 회로를 보여주는 회로도이다. 도 2는 종래 기술에 따른 동작 타이밍도이다. 종래 동작이 도 1 내지 도 2에 의거하여 이하 간략하게 설명될 것이다.1 is a circuit diagram showing an internal power supply voltage supply circuit according to the prior art. 2 is an operation timing diagram according to the prior art. Conventional operation will be briefly described below with reference to FIGS.
도 2에서, 반도체 메모리 장치의 마스터 클럭(master clock)으로서 행 어드레스 스트로브 신호()가 하이 레벨(high level)에서 로우 레벨(low level)로 천이하면 내부적으로 발생되는 신호 (PRDD)가 하이 레벨로 활성화(enable)되고 순차적으로 워드 라인들이 활성화된다. 이때, 워드 라인들이 활성화될 때 순간적으로 많은 전류가 소모되기 때문에 내부 전원 전압(IVC)의 레벨이 도 2에 도시된 바와같이 전압 강하(DIP)가 발생하게 된다. 이에따라, 도 1의 내부 전원 전압 공급 회로에 의해서 내부 전원 전압(IVC)의 레벨의 안정화를 위하여 소모된 전류를 보상하게 된다. 도 2에서, 활성화 신호들() 및 ()은 상기 신호 (PRDD)가하이 레벨로 활성화될 때 로우 레벨로 되어 내부 전원 전압 공급 회로가 동작하게 된다. 여기서, 상기 활성화 신호들 중 신호 ()는 외부 전원 전압의 레벨이고, 신호 ()는 내부 전원 전압의 레벨이다. 따라서, 내부 전원 전압 공급 회로는 도 2의 활성화 신호들() 및 ()이 로우 상태를 유지하는 동안 동작 상태를 유지하게 되고, 상기 행 어드레스 스트로브 신호()가 하이 레벨로 비활성화될 때 순차적으로 상기 신호 (PRDD)와 활성화 신호들() 및 ()이 비활성화되어 내부 전원 전압 공급 회로의 동작이 중지된다.2, the row address strobe signal (a master clock) of the semiconductor memory device ( ) Transitions from a high level to a low level, the internally generated signal PRDD is enabled at a high level and the word lines are sequentially activated. At this time, since a large amount of current is consumed instantaneously when the word lines are activated, the voltage drop DIP occurs as the level of the internal power supply voltage IVC is shown in FIG. 2. Accordingly, the current consumed for stabilizing the level of the internal power supply voltage IVC is compensated for by the internal power supply voltage supply circuit of FIG. 1. 2, activation signals ( ) And ( ) Becomes a low level when the signal PRDD is activated to a high level, thereby operating an internal power supply voltage circuit. Here, the signal of the activation signals ( ) Is the level of the external supply voltage, and the signal ( Is the level of the internal power supply voltage. Therefore, the internal power supply voltage supply circuit can activate the activation signals (Fig. ) And ( ) Remains in operation while the row address strobe signal ( ) Sequentially deactivates the signal PRDD and the activation signals ) And ( ) Is deactivated to stop the operation of the internal supply voltage supply circuit.
그러나, 상술한 바와같은 내부 전원 전압 공급 회로에 의하면, 반도체 메모리 장치가 동작 모드일 때, 즉 행 어드레스 스트로브 신호()가 활성화되어 있는 동안, 내부 전원 전압 공급 회로는 계속해서 활성화되어 있기 때문에 전류의 소모가 증대하는 문제점이 생겼다. 또한, 페이지 모드(page mode) 및, 도 3에 도시된 바와같이, 배터리 백업 모드(battery back-up mode)인 확장된 CBR(extended) 상태에서는 마스터 클럭으로서 행 어드레스 스트로브 신호()는 긴 시간 동안 로우 레벨로 유지되기 때문에 롱(long) tRAS 구간에서 백터리 백업 모드 전류(ICC7)가 동작 구간(tRAS)에 비례하여 소모되게 된다.However, according to the internal power supply voltage circuit as described above, when the semiconductor memory device is in the operation mode, that is, the row address strobe signal ( While) is active, the internal power supply voltage supply circuit is continuously activated, resulting in an increase in current consumption. In addition, the page mode and extended CBR (battery back-up mode), as shown in FIG. ), The row address strobe signal ( ) Is maintained at a low level for a long time, so that the battery backup mode current ICC7 is consumed in proportion to the operation period tRAS in the long tRAS period.
반도체 메모리 장치는, 통상적으로, 외부 전원 전압(EVC)을 내부 전원 전압(IVC)으로 변환하기 위해 복수 개의 내부 전원 전압 공급 회로들을 구비하며, 각각의 내부 전원 전압 공급 회로의 동작 특성(온/오프 특성)은 빠르게 요구된다. 만약, 내부 전원 전압 공급 회로의 동작 특성 중 온 특성(동작 상태)이 저하되면, 반도체 메모리 장치 내에서 소모되는 전류의 량이 증대되어 내부 전원 전압(IVC)의 전압 강하(dip)의 레벨이 더 깊어지게 되며, 이는 반도체 메모리 장치 내에 영향을 주게되어 전체 동작 특성을 저하시키게 된다.The semiconductor memory device typically includes a plurality of internal power supply voltage supply circuits for converting an external power supply voltage EVC into an internal power supply voltage IVC, and operates characteristic (on / off) of each internal power supply voltage supply circuit. Characteristics) are required quickly. If the on-state characteristic (operation state) among the operating characteristics of the internal power supply voltage supply circuit is lowered, the amount of current consumed in the semiconductor memory device is increased, and the level of the voltage dip of the internal power supply voltage IVC is deeper. This affects the semiconductor memory device and degrades the overall operating characteristics.
반면에 동작 특성 중 오프 특성이 저하되면, 반도체 메모리 장치의 전력 소모량에 비해 전력의 공급 시간이 길어지기 때문에 내부 전원 전압(IVC)의 레벨의 오버 슈트(overshoot) 현상이 나타나게 되어 노이즈 원(noise source)으로서 영향을 미치게 된다.On the other hand, when the off characteristic of the operating characteristics is deteriorated, since the power supply time is longer than the power consumption of the semiconductor memory device, an overshoot phenomenon occurs at the level of the internal power supply voltage IVC, resulting in a noise source. Affects).
이와같은 반도체 메모리 장치의 동작 특성은 도 1의 내부 전원 전압 공급 회로 내부의 드라이버(driver) (50)로서 동작하는 PMOS 트랜지스터(9)에 의해서 좌우된다. 동작 특성을 빠르게 하기 위해 상기 PMOS 트랜지스터(9)의 드라이버 사이즈를 크게 설정해야 하기 때문에, 그것의 게이트 로딩(gate loading)이 커지게 된다. 이로인해, 내부 전원 전압 공급 회로의 동작 특성이 저하되는 문제점도 생겼다.The operation characteristic of such a semiconductor memory device is dictated by the PMOS transistor 9 which operates as a
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 동작 모드시 소모되는 전류를 줄이기 위한 내부 전원 전압 발생 회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and to provide an internal power supply voltage generation circuit for reducing current consumed in an operation mode.
본 발명의 다른 목적은, 온/오프 동작 특성을 향상시키기 위한 반도체 메모리 장치를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor memory device for improving on / off operation characteristics.
도 1은 종래 내부 전원 전압 공급 회로를 보여주는 회로도;1 is a circuit diagram showing a conventional internal power supply voltage circuit;
도 2는 동작 모드에 따른 동작 타이밍도;2 is an operation timing diagram according to an operation mode;
도 3은 배터리 백업 모드에 따른 동작 타이밍도;3 is an operation timing diagram according to a battery backup mode;
도 4는 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도;4 is a block diagram showing a configuration of a semiconductor memory device according to the present invention;
도 5은 도 4의 제 2 전원 전압 공급 회로와 제어 회로의 상세 회로를 보여주는 회로도,5 is a circuit diagram illustrating a detailed circuit of a second power supply voltage supply circuit and a control circuit of FIG. 4;
도 6은 본 발명에 따른 동작 타이밍도,6 is an operation timing diagram according to the present invention;
*도면의 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *
200 : 메모리300 : 주변 회로200: memory 300: peripheral circuit
400a : 제 1 전원 공급 회로400b : 제 2 전원 공급 회로400a: first
500 : 프리챠지 및 등화부500: precharge and equalization
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 공급 전압을 내부 공급 전압으로 변환하기 위한 내부 전원 전압 공급 회로에 있어서, 상기 내부 공급 전압의 출력을 위한 출력 노드와; 소정의 제 1 제어 신호에 응답하여, 외부로부터 인가되는 기준 전압과 상기 내부 공급 전압을 비교하여 그 결과에 따른 비교 신호를 발생하는 비교 수단과; 상기 비교 신호에 응답하여 상기 외부 공급 전압으로부터 상기 출력 노드로 소정의 전류를 공급하는 구동부와; 동작 모드시 데이터 센싱을 알리는 감지 신호와 소정의 외부 신호에 응답하여 제 2 제어 신호를 발생하는 수단과; 상기 제 2 제어 신호는 동작 모드를 알리는 로우 어드레스 스트로브 신호가 활성화되고 상기 감지 신호가 활성화될 때까지 제 1 전압 레벨로 발생되고, 상기 감지 신호가 활성화되고 상기 로우 어드레스 스트로브 신호가 비활성화될 때까지 제 2 전압 레벨로 발생되며; 상기 제 2 제어 신호와 상기 로우 어드레스 스트로브 신호에 동기된 활성화 신호에 응답하여 상기 제 1 제어 신호를 발생하는 수단과; 상기 제 1 제어 신호를 발생하는 수단은 제 1 전압 레벨의 상기 제 2 제어 신호가 인가될 때 상기 비교 수단을 활성화시키고, 제 2 전압 레벨의 상기 제 1 제어 신호가 인가될 때 상기 비교 수단을 비활성화시킨다.According to one aspect of the present invention for achieving the above object, an internal power supply voltage supply circuit for converting an external supply voltage into an internal supply voltage, comprising: an output node for outputting the internal supply voltage; Comparing means for comparing a reference voltage applied from the outside with the internal supply voltage in response to a first predetermined control signal and generating a comparison signal according to the result; A driver for supplying a predetermined current from the external supply voltage to the output node in response to the comparison signal; Means for generating a second control signal in response to a sensing signal indicative of data sensing and a predetermined external signal in an operation mode; The second control signal is generated at a first voltage level until a row address strobe signal indicating an operation mode is activated and the sense signal is activated, and is generated until the sense signal is activated and the row address strobe signal is deactivated. Occurs at 2 voltage levels; Means for generating the first control signal in response to an activation signal synchronized with the second control signal and the row address strobe signal; The means for generating the first control signal activates the comparing means when the second control signal of the first voltage level is applied and deactivates the comparing means when the first control signal of the second voltage level is applied. Let's do it.
이 실시예에 있어서, 상기 제 1 제어 신호 발생 수단은, 상기 활성화 신호가 인가되는 일 입력 단자 및, 상기 제 2 제어 신호가 인가되는 타 입력 단자를 갖는 제 1 노어 게이트와; 상기 제 1 노어 게이트의 출력 단자에 접속되는 인버터와; 상기 인버터의 출력 단자에 접속되는 게이트와, 상기 출력 노드에 접속되는 소오스를 갖는 제 1 PMOS 트랜지스터와; 상기 제 1 PMOS 트랜지스터의 드레인에 접속되는 소오스 및, 상호 접속되는 게이트와 드레인을 갖는 제 2 PMOS 트랜지스터와; 상기 인버터의 출력 단자에 접속되는 게이트와, 상기 제 2 PMOS 트랜지스터의 드레인에 접속되는 드레인 및, 접지 전압이 인가되는 소오스를 갖는 제 1 NMOS 트랜지스터로 구성된다.In this embodiment, the first control signal generating means comprises: a first NOR gate having one input terminal to which the activation signal is applied and the other input terminal to which the second control signal is applied; An inverter connected to an output terminal of the first NOR gate; A first PMOS transistor having a gate connected to an output terminal of the inverter, and a source connected to the output node; A second PMOS transistor having a source connected to the drain of the first PMOS transistor, and a gate and a drain connected to each other; And a first NMOS transistor having a gate connected to the output terminal of the inverter, a drain connected to the drain of the second PMOS transistor, and a source to which a ground voltage is applied.
이 실시예에 있어서, 상기 제 2 제어 신호 발생 수단은, 동작 모드시 제 1 전압 레벨로 유지되는 상기 외부 신호를 반전시켜 출력하는 인버터와; 상기 감지 신호가 인가되는 일 입력 단자 및, 상기 인버터의 출력 노드에 접속되는 타 입력 단자를 갖는 낸드 게이트와; 상기 낸드 게이트로부터 제 2 전압 레벨의 신호가 출력될 때 이를 상기 외부 전원 전압의 레벨로 변환한 상기 제 2 제어 신호를 출력하는 레벨 쉬프터로 구성된다.In this embodiment, the second control signal generating means includes: an inverter for inverting and outputting the external signal maintained at the first voltage level in an operation mode; A NAND gate having one input terminal to which the sensing signal is applied and the other input terminal connected to an output node of the inverter; And a level shifter for outputting the second control signal obtained by converting the signal of the second voltage level from the NAND gate to the level of the external power supply voltage.
이 실시예에 있어서, 상기 구동부는, 상기 비교 신호가 인가되는 게이트와, 상기 외부 전원 전압이 인가되는 소오스 및, 상기 출력 노드에 접속되는 드레인을 갖는 제 3 PMOS 트랜지스터로 구성된다.In this embodiment, the driver section includes a third PMOS transistor having a gate to which the comparison signal is applied, a source to which the external power supply voltage is applied, and a drain connected to the output node.
이 실시예에 있어서, 상기 비교 수단은, 상기 외부 전원 전압이 인가되는 소오스 및, 상호 접속되는 게이트와 드레인을 갖는 제 3 PMOS 트랜지스터와; 상기 외부 전원 전압이 인가되는 소오스 및, 상기 제 3 PMOS 트랜지스터의 게이에 접속되는 게이트를 갖는 제 4 PMOS 트랜지스터와; 상기 기준 전압이 인가되는 게이트 및, 상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 드레인을 갖는 제 2 NMOS 트랜지스터와; 상기 출력 노드에 접속되는 게이트 및, 상기 제 4 PMOS 트랜지스터의 드레인에 접속되는 드레인을 갖는 제 3 NMOS 트랜지스터와; 상기 제 2 및 제 3 NMOS 트랜지스터들의 소오스들에 공통으로 접속되는 드레인과, 상기 제 2 제어 신호가 인가되는 게이트 및, 상기 접지 전압이 인가되는 소오스를 갖는 NMOS 트랜지스터로 구성된다.In this embodiment, the comparing means comprises: a third PMOS transistor having a source to which the external power supply voltage is applied, and a gate and a drain connected to each other; A fourth PMOS transistor having a source to which the external power supply voltage is applied, and a gate connected to the gay of the third PMOS transistor; A second NMOS transistor having a gate to which the reference voltage is applied and a drain connected to the drain of the third PMOS transistor; A third NMOS transistor having a gate connected to the output node and a drain connected to the drain of the fourth PMOS transistor; An NMOS transistor has a drain commonly connected to the sources of the second and third NMOS transistors, a gate to which the second control signal is applied, and a source to which the ground voltage is applied.
이 실시예에 있어서, 상기 활성화 신호와 상기 제 1 제어 신호에 응답하여, 상기 제 2 및 제 3 NMOS 트랜지스터들의 드레인들을 상기 외부 전원 전압의 레벨로 프리 챠아지시키고 이를 등화시키기 위한 프리챠지 및 등화 수단을 부가적으로 포함한다.In this embodiment, precharge and equalization means for precharging and equalizing the drains of the second and third NMOS transistors to the level of the external power supply voltage in response to the activation signal and the first control signal. It additionally includes.
이 실시예에 있어서, 상기 프리챠지 및 등화 수단은, 상기 제 1 제어 신호가 인가되는 일 입력 단자 및, 상기 활성화 신호가 인가되는 타 입력 단자를 갖는 제 2 노어 게이트와; 상기 제 2 노어 게이트의 출력 단자에 접속되는 게이트와, 상기 외부 전원 전압이 인가되는 소오스 및, 상기 제 3 PMOS 트랜지스터의 드레인에 접속되는 드레인을 갖는 제 5 PMOS 트랜지스터와; 상기 제 2 노어 게이트의 출력 단자에 접속되는 게이트 및, 상기 제 2 및 제 3 NMOS 트랜지스터들의 드레인들 사이에 접속되는 채널을 갖는 제 6 PMOS 트랜지스터로 구성된다.In this embodiment, the precharge and equalization means comprises: a second NOR gate having one input terminal to which the first control signal is applied and the other input terminal to which the activation signal is applied; A fifth PMOS transistor having a gate connected to an output terminal of the second NOR gate, a source to which the external power supply voltage is applied, and a drain connected to the drain of the third PMOS transistor; And a sixth PMOS transistor having a gate connected to the output terminal of the second NOR gate and a channel connected between the drains of the second and third NMOS transistors.
본 발명의 다른 특징에 의하면, 데이터를 저장하기 위한 메모리와; 상기 메모리에 저장된 데이터를 독출하거나 상기 메모리로 소정의 데이터를 기입하기 위한 주변 회로와; 동작 모드시 외부 전원 전압을 내부 전원 전압으로 변환하여 상기 메모리 및 상기 주변 회로로 공급하기 위한 전원 공급부들로 이루어져 있는 전원 전압 공급 회로와; 상기 전원 공급부들은 동작 모드시 활성화되는 제 1 전원 공급부들과 동작 모드를 알리는 로우 어드레스 스트로브 신호가 활성화되고 상기 메모리로부터 데이터를 독출할 때 발생되는 감지 신호가 활성화될 때까지만 동작하는 제 2 전원 공급부들로 나눠지며; 상기 제 2 전원 공급부들은, 상기 내부 공급 전압의 출력을 위한 출력 노드와; 소정의 제 1 제어 신호에 응답하여, 외부로부터 인가되는 기준 전압과 상기 내부 공급 전압을 비교하여 비교 신호를 발생하는 비교 수단과; 상기 비교 신호에 응답하여 상기 외부 공급 전압으로부터 상기 출력 노드로 소정의 전류를 공급하는 구동부와; 동작 모드시 데이터 센싱을 알리는 감지 신호와 소정의 외부 신호에 응답하여 제 2 제어 신호를 발생하는 수단과; 상기 제 2 제어 신호는 동작 모드를 알리는 로우 어드레스 스트로브 신호가 활성화되고 상기 감지 신호가 활성화될 때까지 제 1 전압 레벨로 발생되고, 상기 감지 신호가 활성화되고 상기 로우 어드레스 스트로브 신호가 비활성화될 때까지 제 2 전압 레벨로 발생되며; 상기 제 2 제어 신호와 상기 로우 어드레스 스트로브 신호에 동기된 활성화 신호에 응답하여 상기 제 1 제어 신호를 발생하는 수단과;According to another aspect of the invention, the memory for storing data; Peripheral circuitry for reading data stored in said memory or writing predetermined data into said memory; A power supply voltage supply circuit comprising a power supply for converting an external power supply voltage into an internal power supply voltage in an operation mode and supplying the internal power supply voltage to the memory and the peripheral circuit; The power supplies may operate only until the first power supplies activated during the operation mode and the row address strobe signal indicating the operation mode are activated and the detection signal generated when reading data from the memory is activated. Divided by; The second power supplies include an output node for outputting the internal supply voltage; Comparison means for generating a comparison signal by comparing a reference voltage applied from the outside with the internal supply voltage in response to a first predetermined control signal; A driver for supplying a predetermined current from the external supply voltage to the output node in response to the comparison signal; Means for generating a second control signal in response to a sensing signal indicative of data sensing and a predetermined external signal in an operation mode; The second control signal is generated at a first voltage level until a row address strobe signal indicating an operation mode is activated and the sense signal is activated, and is generated until the sense signal is activated and the row address strobe signal is deactivated. Occurs at 2 voltage levels; Means for generating the first control signal in response to an activation signal synchronized with the second control signal and the row address strobe signal;
상기 제 1 제어 신호를 발생하는 수단은 제 1 전압 레벨의 상기 제 2 제어 신호가 인가될 때 상기 비교 수단을 활성화시키고, 제 2 전압 레벨의 상기 제 1 제어 신호가 인가될 때 상기 비교 수단을 비활성화시킨다.The means for generating the first control signal activates the comparing means when the second control signal of the first voltage level is applied and deactivates the comparing means when the first control signal of the second voltage level is applied. Let's do it.
이와같은 장치 및 회로에 의해서, 전력 소모가 많은 구간에서는 모든 전원 공급 회로를 동작시키고 전력 소모가 적은 구간에서는 소정 개수의 전원 공급 회로만을 동작시킬 수 있게 되었다.By such a device and a circuit, it is possible to operate all the power supply circuits in a period of high power consumption and to operate only a predetermined number of power supply circuits in a section of low power consumption.
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 6에 의거하여 상세히 설명한다.Hereinafter, reference will be made in detail with reference to FIGS. 4 to 6 according to an embodiment of the present invention.
도 4를 참조하면, 본 발명의 신규한 반도체 메모리 장치 및 내부 전원 전압 발생 회로는 제 1 및 제 2 내부 전원 전압 발생 회로들(400a) 및 (400b)과, 전류 소모가 많은 구간 동안만 동작하도록 상기 제 2 내부 전원 전압 발생 회로(400b)를 제어하기 위한 제어 회로(500)가 제공된다. 이로써, 동작 모드시 소모되는 전류를 줄일 수 있을 뿐만아니라 온/오프 동작 특성을 향상시킬 수 있다.Referring to FIG. 4, the novel semiconductor memory device and the internal power supply voltage generation circuit of the present invention operate only with the first and second internal power supply
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.4 is a block diagram illustrating a configuration of a semiconductor memory device according to an exemplary embodiment of the present invention.
도 4의 반도체 메모리 장치는 메모리 영역(memory area) (200), 주변 회로(peripheral circuit) (300), 전원 전압 공급 회로(400), 그리고 제어 회로(control circuit) (500)로 이루어져 있다. 상기 전원 전압 공급 회로(400)는 상기 메모리(200)와 주변 회로(300)에 외부 전원 전압(EVC)을 내부 전원 전압(IVC)으로 변환하여 공급하기 위한 것이다. 상기 내부 전원 전압(IVC)을 공급받아 동작하는 상기 메모리(200)와 상기 주변 회로는 각각 데이터를 저장하기 위한 곳이고, 상기 메모리(200)에 데이터를 기입하거나 상기 메모리(200)에 기입된 데이터를 독출하기 위한 것이다.The semiconductor memory device of FIG. 4 includes a
상기 전원 전압 공급 회로(400)는 동작이 이루어지는 동안(이하, 액티브 모드(active mode)라 칭한다.) 내부 전원 전압(IVC)을 발생하는 복수 개의 제 1 전원 공급 회로들(400a)과 액티브 모드로 진입하는 시점부터 상기 메모리에 저장된 데이터를 독출하거나 상기 메모리(200)로 데이터를 기입하기 위한 센싱 시점까지만 동작하는 제 2 전원 공급 회로들(400b)로 이루어져 있다.The power supply
그리고, 상기 제어 회로(500)는 상기 전원 전압 공급 회로(400)의 제 2 전원 공급 회로들(400b)이 액티브 모드로 진입하는 시점부터 상기 메모리에 저장된 데이터를 독출하거나 기입하기 위한 센싱 시점까지만 동작하도록 제어하기 위한 것이다. 상기 제어 회로(500)는 액티브 모드로 진입하는 시점부터 센싱 시점까지만, 즉 로우 레벨의 감지 신호(PS)가 인가되는 동안 로우 레벨의 제어 신호(PIVCED)를 발생하여 상기 제 2 전원 공급 회로들(400b)을 활성화시킴으로써 그것들에 의해서 내부 전원 전압(IVC)이 발생된다. 그리고, 센싱 시점이후 상기 감지 신호(PS)가 하이 레벨로 인가됨에 따라 하이 레벨의 상기 제어 신호(PIVCED)를 발생하며, 이에따라 상기 제 2 전원 공급 회로들(400b)이 비활성화됨으로써 센싱이 이루어지는 동안 소모되는 전력을 줄이게 된다.The
도 5에는 도 4의 제 2 전원 공급 회로와 제어 회로의 상세 회로를 보여주는 회로도가 도시되어 있다. 도 4의 제 2 전원 공급 회로들 중 하나에 대한 상세 회로가 도시되어 있고 나머지 회로들에 대한 상세 회로 역시 동일하게 구성된다.FIG. 5 is a circuit diagram illustrating a detailed circuit of the second power supply circuit and the control circuit of FIG. 4. A detailed circuit for one of the second power supply circuits of FIG. 4 is shown and the detailed circuit for the remaining circuits is also configured the same.
도 5를 참조하면, 본 발명에 따른 내부 전원 전압 공급 회로는 비교부(401), 구동부(402), 제어부(403), 그리고 프리챠지 및 등화부(404)로 이루어지며 액티브 모드로 진입하는 시점부터 센싱 시점까지만 동작하는 제 2 전원 공급 회로(400b)와, 상기 제 2 전원 공급 회로(400b)를 제어하기 위한 제어 회로(500)로 이루어져 있다. 상기 비교부(401)는 내부 전원 전압(IVC)과 기준 전압(VREFP)을 비교하여 그 결과에 따른 비교 신호(S_COMP)를 발생하게 된다. 즉, 상기 내부 전원 전압(IVC)이 상기 기준 전압(VREFP)보다 높은 레벨이면 상기 비교 신호(S_COMP)는 하이 레벨로 출력된다. 반면, 상기 내부 전원 전압(IVC)이 상기 기준 전압(VREFP)보다 낮은 레벨이면 상기 비교 신호(S_COMP)는 로우 레벨로 출력된다.Referring to FIG. 5, the internal power supply voltage supply circuit according to the present invention includes a
상기 비교부(401)는 PMOS 트랜지스터들(101) 및 (102)과 NMOS 트랜지스터들(103), (104), 및 (105)로 이루어져 있다. 상기 PMOS 트랜지스터(101)는 소오스로 외부 전원 전압(EVC)이 인가되고 게이트와 드레인이 상호 접속되어 있다. 상기 PMOS 트랜지스터(102)는 소오스로 상기 외부 전원 전압(EVC)이 인가되고 게이트가 상기 PMOS 트랜지스터(101)의 게이트에 접속되어 있다. 상기 NMOS 트랜지스터(103)는 게이트로 상기 기준 전압(VREFP)이 인가되고 드레인이 상기 PMOS 트랜지스터(101)의 드레인에 접속되어 있다. 상기 NMOS 트랜지스터(104)는 게이트로 상기 내부 전원 전압(IVC)이 인가되고 드레인이 상기 PMOS 트랜지스터(102)의 드레인에 접속되어 있다. 상기 NMOS 트랜지스터(105)는 드레인이 상기 NMOS 트랜지스터들(103) 및 (104)의 각 드레인에 공통 접속되고 게이트가 상기 제어부(403)에 접속되며 소오스로 접지 전압(VSS)이 인가된다.The
상기 구동부(402)는 외부 전원 전압(EVC)이 인가되는 소오스와 상기 비교 신호(S_COMP)가 인가되는 게이트 및, 상기 내부 전원 전압(IVC)의 전달을 위한 도전경로(L1)에 접속되는 소오스를 갖는 PMOS 트랜지스터(109)로 이루어져 있다. 상기 구동부(402)는 로우 레벨의 상기 비교 신호(S_COMP)가 인가될 때 활성화되고, 이에따라 외부 전원 전압(EVC)으로부터 상기 내부 전원 전압(IVD)의 전달을 위한 도전 경로(L1)로 일정한 전류를 공급한다. 반면, 상기 구동부(402)는 하이 레벨의 상기 비교 신호(S_COMP)가 인가될 때 비활성화되어 전류 공급이 차단된다. 부가적으로, 상기 도전경로에 접속되는 드레인과 상기 외부 전원 전압(EVC)이 인가되는 소오스 및 게이트를 갖는 MOS 다이오드(D1)를 구비하고 있다.The
그리고, 상기 제어부(403)는 상기 제어 회로(500)로부터 발생되는 제어 신호(PIVCED)와 동작 모드를 알리는 행 어드레스 스트로브 신호()에 동기된 활성화 신호()에 응답하여 내부 신호(S_CONT)를 발생한다. 상기 활성화 신호()는 액티브 모드로 진입할 경우 이 구간 동안 로우 레벨로 유지되는 신호이다. 이러한 경우, 상기 제어 신호(PIVCED)가 로우 레벨로 인가되면, 상기 내부 신호(S_CONT)는 하이 레벨로 출력된다. 반면, 상기 제어 신호(PIVCED)가 하이 레벨로 인가되면, 상기 내부 신호(S_CONT)는 로우 레벨로 출력된다.In addition, the
상기 제어부(403)는 PMOS 트랜지스터들(110) 및 (111), NMOS 트랜지스터(112), 인버터(113), 그리고 노어 게이트(114)로 이루어져 있다. 상기 노어 게이트(114)는 일 입력 단자로 상기 내부 신호()가 인가되고 타 입력 단자로 상기 제어 신호(PIVCED)가 인가된다. 상기 인버터(113)는 상기 노어 게이트(114)의 출력 단자에 입력 단자가 접속되어 있다. 상기 PMOS 트랜지스터(110)는 소오스로 상기 내부 전원 전압(IVC)이 인가되고 게이트가 상기 인버터(113)에 접속되어 있다. 상기 PMOS 트랜지스터(111)는 소오스가 상기 PMOS 트랜지스터(110)의 드레인에 접속되고 게이트와 드레인이 상호 접속되어 있다. 상기 NMOS 트랜지스터(112)는 게이트가 상기 인버터(113)의 출력 단자에 접속되고 드레인이 상기 PMOS 트랜지스터(111)의 드레인에 접속되며 소오스로 상기 접지 전압(VSS)이 인가된다.The
그리고, 상기 프리챠지 및 등화부(404)는 활성화 신호()와 제어 신호(PIVCED)에 응답하여 상기 비교부(401)의 NMOS 트랜지스터들(401) 및 (402)의 각 드레인을 동일한 레벨로 등화시킨다. 상기 프리챠지 및 등화부(404)는 노어 게이트(106)와 PMOS 트랜지스터들(107) 및 (108)로 이루어져 있다. 상기 노어 게이트(106)은 일 입력 단자로 상기 활성화 신호()가 인가되고 타 입력 단자로 상기 제어 신호(PIVCED)가 인가된다. 그리고, 상기 PMOS 트랜지스터(107)는 게이트가 상기 노어 게이트(106)의 출력 단자에 접속되고 소오스로 외부 전원 전압(EVC)이 인가되며 드레인이 상기 비교부(401)의 PMOS 트랜지스터(101)의 드레인에 접속되어 있다. 상기 PMOS 트랜지스터(108)는 게이트가 상기 노어 게이트(106)의 출력 단자에 접속되고 상기 비교부(401)의 NMOS 트랜지스터들(103) 및 (104)의 각 드레인 사이에 소오스-드레인 채널이 접속되어 있다. 여기서, 상기 활성화 신호() 및 제어 신호(PIVCED)의 입력 레벨은 외부 전원 전압(EVC)의 레벨이다.In addition, the precharge and
마지막으로, 상기 제어 회로(500)는 외부로부터 인가되는 센싱 신호(PS)와 외부 신호(PWBE)에 응답하여 상기 제어 신호(PIVCED)를 발생한다. 상기 외부 신호(PWBE)는 동작 모드시 로우 레벨로 인가되고 이외의 모드(예를들면, 웨이퍼 번인 테스트 모드)시 하이 레벨로 인가되는 신호이다. 따라서, 상기 제어 회로(500)는 상기 감지 신호(PS)의 레벨에 따라 상기 제어 신호(PIVCED)의 레벨이 결정됨을 알 수 있다.Finally, the
상기 제어 회로(500)는 인버터(115), 낸드 게이트(116), 그리고 레벨 쉬프터(502)로 이루어져 있다. 상기 인버터(115)는 상기 외부 신호(PWBE)의 위상을 반전시켜 출력하며, 상기 낸드 게이트(116)는 일 입력 단자로 상기 감지 신호(PS)가 인가되고 타 입력 단자가 상기 인버터(115)의 출력 단자에 접속되며 출력 단자가 상기 레벨 쉬프터(501)의 입력 단자에 접속되어 있다. 상기 레벨 쉬프터(501)는 상기 감지 신호(PS)와 상기 외부 신호(PWBE)의 입력 레벨이 내부 전원 전압(IVC)의 레벨이기 때문에 상기 제어 신호(PIVCED)의 레벨을 상기 제어부(403)의 입력 레벨, 즉 외부 전원 전압(EVC)의 레벨로 바꿔주기 위한 것이다. 그리고, 상기 제어 회로(500) 내의 저항들(123) 및 (125)과 커패시터(124)는 상기 감지 신호(PS)를 소정 시간 지연시켜 제 2 전원 공급부들(400b)을 구동시키기 위한 것이며, 제 2 전압 공급부들(400b)의 출력 레벨에 따라 선택적으로 사용할 수 있다.The
도 6에는 본 발명에 따른 동작 타이밍도가 도시되어 있다. 본 발명에 따른 동작이 도 4 내지 도 6에 의거하여 이하 설명될 것이다.6 is an operation timing diagram according to the present invention. The operation according to the present invention will be described below with reference to FIGS. 4 to 6.
도 6에서, 행 어드레스 스트로브 신호()가 하이 레벨에서 로우 레벨로 활성화되면 신호 (PRDD)가 하이 레벨로 활성화되며, 이에따라 활성화 신호들() 및 ()이 로우 레벨로 활성화된다. 이와 동시에, 감지 신호(PS)와 외부 신호(PWBE)가 로우 레벨로 인가되기 때문에 제어 회로(500)는 로우 레벨의 제어 신호(PIVCED)를 발생한다. 이에따라, 제어부(403)는 로우 레벨의 상기 활성화 신호() 및 제어 신호(PIVCED)에 의해서 하이 레벨의 내부 신호(S_COMP)를 출력하여 비교부(401)의 NMOS 트랜지스터(105)를 활성화시키고, 프리챠지 및 등화부(404)를 비활성화시킨다. 이로인해, 내부 전원 전압(IVC)이 기준 전압(VREFP)보다 낮은 레벨이 되면 PMOS 트랜지스터(109)를 통해 도전경로(L1)로 일정 전류를 공급하여 준다. 그리고, 상기 내부 전원 전압(IVC)이 상기 기준 전압(VREFP)보다 높은 레벨이 되면 PMOS 트랜지스터(109)가 턴-오프되어 상기 도전경로(L1)로 더 이상의 전류 공급이 차단된다.In Fig. 6, the row address strobe signal ( ) Is activated from the high level to the low level, the signal PRDD is activated to the high level, and accordingly the activation signals ( ) And ( ) Is activated at the low level. At the same time, since the sensing signal PS and the external signal PWBE are applied at a low level, the
상기 행 어드레스 스트로브 신호()가 활성화되면 신호 (PRDD)가 활성화되고 워드 라인들이 순차적으로 활성화된다. 워드 라인들이 활성화될 때, 도 6에 도시된 바와같이, 순간적으로 많은 전류가 소모되어 내부 전원 전압(IVC)에 전압 강하(dip)가 발생하게 된다. 이와 같이, 워드 라인들이 활성화됨에 따라 많은 전류가 소모되는 구간에서는 도 4에 도시된 내부 전원 전압 공급 회로(400)의 제 1 및 제 2 전원 공급 회로들(400a) 및 (400b)이 모두 활성화되어 소모된 전류를 보상하게 된다. 그리고, 전류 소모가 적은 구간에서 상기 제 2 전원 공급 회로들(400b)은 비활성화되고 상기 제 1 전원 공급부들(400a)만 활성화된다. 즉, 상기 감지 신호(PS)가 활성화되는 시점에서 하이 레벨로 인가되기 때문에 상기 제어 회로(500)는 하이 레벨의 상기 제어 신호(PIVCED)를 발생한다. 이로인해, 상기 제어부(403)에 의해서 로우 레벨의 상기 내부 신호(S_COMP)가 발생되어 제 2 전원 공급부들(400b)의 상기 비교부(401)가 비활성화되고, 프리챠지 및 등화부(404)의 PMOS 트랜지스터들(107) 및 (108)이 턴-온되어 NMOS 트랜지스터들(103) 및 (104)의 각 드레인을 동일한 레벨로 등화시킨다. 이와 동시에, 제 1 전원 공급부들(400a)은 액티브 모드에서 계속해서 동작하여 내부 전원 전압(IVC)을 발생하게 된다.The row address strobe signal ( Is activated, the signal PRDD is activated and the word lines are sequentially activated. When the word lines are activated, as shown in FIG. 6, a large amount of current is instantaneously consumed to generate a voltage dip in the internal power supply voltage IVC. As such, in the period in which a large amount of current is consumed as the word lines are activated, both the first and second
이와 같이, 반도체 메모리 장치의 내부 전원 전압 공급 회로를 액티브 모드 동안 계속해서 동작하는 제 1 전원 공급부들(400a)과 액티브 모드로 진입하는 시점에서 감지 신호(PS)가 활성화되는 시점까지만 동작하는 제 2 전원 공급부들(400b)로 분리함으로써 각 구동부(402)의 PMOS 트랜지스터(409)의 사이즈를 작도록 설계할 수 있다. 이로 인해, 상기 PMOS 트랜지스터(409)의 게이트 로딩이 작아지게 되어 내부 전원 전압 공급 회로(400)의 온/오프 동작 특성을 빠르게 할 수 있다. 뿐만아니라, 전력 소모가 적은 구간에서는 상기 제 1 전원 공급부들(400a)만 동작시킴으로써 전체적인 전력 소모를 줄일 수 있고, 반도체 메모리 장치의 빠른 컷-오프(cut-off) 특성에 의해서 내부 전원 전압(IVC)의 오버슈트를 방지할 수 있다.As described above, the internal power supply voltage supply circuit of the semiconductor memory device operates continuously during the active mode, and the second
상기한 바와같이, 내부 전원 전압을 공급하는 회로들을 전력 소모가 많은 구간에서 동작만 동작하는 그룹과 액티브 모드에서 항상 동작하는 그룹으로 분리하여 제어함으로써 각 그룹의 드라이버 사이즈를 줄일 수 있고, 아울러 반도체 메모리 장치 전체적으로 소모되는 전력을 줄일 수 있게 되었다. 뿐만아니라, 드라이버 사이즈를 줄임에 따라 동작 특성 중 오프 특성이 빠르게 이루어져 내부 전원 전압의 오버슈트 현상을 방지할 수 있다.As described above, by controlling the circuits that supply the internal power supply voltage into a group that operates only in an operation of high power consumption and a group that always operates in an active mode, the driver size of each group can be reduced, and the semiconductor memory The overall power consumption of the device can be reduced. In addition, as the driver size is reduced, the off characteristic of the operating characteristics is faster, thereby preventing overshoot of the internal power supply voltage.
Claims (8)
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Applications Claiming Priority (1)
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KR1019970013326A KR100245555B1 (en) | 1997-04-10 | 1997-04-10 | Semiconductor memory device and circuit of suppling internal power voltage thereof |
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KR1019970013326A KR100245555B1 (en) | 1997-04-10 | 1997-04-10 | Semiconductor memory device and circuit of suppling internal power voltage thereof |
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- 1997-04-10 KR KR1019970013326A patent/KR100245555B1/en not_active IP Right Cessation
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