KR100230751B1 - Semiconductor package manufacturing method - Google Patents

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Abstract

본 발명은 개별화된 리드 부착을 이용하여 공정 시간을 단축시킬 뿐만 아니라, 제조 원가를 절감할 수 있는 반도체 패키지의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor package that can shorten the process time and reduce the manufacturing cost by using individualized lead attachment.

본 발명에 따른 반도체 패키지의 제조방법은 소정의 회로 패턴이 형성된 기판에 반도체 칩을 실장하는 단계; 기판 상에 개개의 리드가 테이프에 부착된 리드 테이프를 형성하되, 칩의 양 측의 기판의 소정 부분과 리드가 연결되도록 하는 단계; 리드 테이프의 테이프를 제거하는 단계; 기판과 동일한 물질로 칩 상부 및 기판과 연결된 리드를 봉하도록 몰딩하는 단계; 및, 리드를 소정의 형태로 형성하는 단계를 포함한다. 또한, 기판에 칩을 실장하는 단계는 DCA 방식으로 실시한다.A method of manufacturing a semiconductor package according to the present invention includes mounting a semiconductor chip on a substrate on which a predetermined circuit pattern is formed; Forming a lead tape having individual leads attached to the tape on the substrate, wherein the leads are connected to predetermined portions of the substrate on both sides of the chip; Removing the tape of the lead tape; Molding the top of the chip and the leads connected to the substrate with the same material as the substrate; And forming the lead in a predetermined shape. In addition, the step of mounting the chip on the substrate is performed by the DCA method.

Description

반도체 패키지의 제조방법Manufacturing method of semiconductor package

본 발명은 반도체 패키지의 제조방법에 관한 것으로, 특히 개별화된 리드 부착을 이용한 반도체 패키지의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor package, and more particularly, to a method for manufacturing a semiconductor package using individualized lead attachment.

일반적으로 플라스틱 반도체 패키지는 하나의 반도체 칩을 에폭시 몰딩 컴파운드 등과 같은 수지로 몰딩한 구조로 되어 있으며, 또한 기판에 실장하기 위한 아웃 리드를 갖는 리드 프레임이라는 구조물을 이용하여 신호 전달 체계를 이루고 있다. 반도체 패키지는 소잉 공정에 의해 개개로 분리된 반도체 칩을 리드 프레임이라는 구조물에 부착하여 지지시키는 다이 어태치 공정과, 칩과 리드 프레임의 인너 리드를 골드 와이어로 연결하여 전기적인 접속을 이루는 와이어 본딩 공정과, 와이어 본딩된 칩과 리드 프레임의 인너 리드를 포함하는 일정 면적을 에폭시 몰딩 컴파운드 등과 같은 플라스틱 수지로 몰딩하여 칩 부호용 외곽 몸체를 형성하는 몰딩 공정과, 몰딩된 몸체를 유트별로 분리함과 아울러 리드 프레임의 리드를 지지하고 있는 댐바를 절단하는 트림 공정 및 외곽 몸체의 외측으로 돌출된 리드 프레임의 아웃 리드를 소정 모양으로 절곡 형성하는 포밍 공정과, 플래팅 공정 및 마킹 공정 등을 통하여 제조된다.Generally, a plastic semiconductor package has a structure in which one semiconductor chip is molded with a resin such as an epoxy molding compound, and also uses a structure called a lead frame having an out lead for mounting on a substrate. The semiconductor package includes a die attach process for attaching and supporting semiconductor chips separated by a sawing process to a structure called a lead frame, and a wire bonding process for making electrical connections by connecting the inner lead of the chip and the lead frame with gold wires. And a molding process of molding a predetermined area including the wire bonded chip and the inner lead of the lead frame with a plastic resin such as an epoxy molding compound to form an outer body for the chip code, and separating the molded body for each unit. It is manufactured through a trimming process of cutting the dam bar supporting the lead of the lead frame, a forming process of bending out leads of the lead frame protruding outward of the outer body into a predetermined shape, a plating process, a marking process, and the like.

또한, 종래의 SOP(Small Outline Package)나 SOJ(Small Outline J-bend)등은 다이 어태치 공정이 버스 바에 칩을 부착하는 LOC(Lead On Chip) 방식과 기판 리드 프레임에 온 패이스트(Ag paste)을 이용하여 다이를 어태치하는 방식으로 진행되어 칩이 실장된다.In addition, conventional SOP (Small Outline Package), SOJ (Small Outline J-bend), etc., the die attach process LOC (Lead On Chip) method to attach the chip to the bus bar and the paste on the substrate lead frame (Ag paste) ) To attach the die to mount the chip.

그러나, 상기와 같은 종래의 반도체 패키지는 몰드 시 보이드나 열팽창에 의해 패키지의 워피지(warpage)가 발생되고, 골드 와이어 본딩에 의해 패키지의 경박 단소형화에 대응하기가 어렵다. 또한, 리드 프레임에 대한 트림 공정이 진행되어야 하기 때문에, 공정 시간이 증가되고, 플래팅 공정이 진행되어야 하기 때문에, 제조 비용이 저렴하지 못하다. 이에 대하여, 비용이 저렴한 솔더 디핑 방식이 진행되는데, 이러한 솔더 디핑의 진행시 열에 의해 패키지 크랙(crack) 현상이 발생되기 때문에, 적합하지 못하다.However, in the conventional semiconductor package as described above, warpage of the package is generated due to voids or thermal expansion during molding, and it is difficult to cope with light and small size reduction of the package by gold wire bonding. In addition, since the trimming process for the lead frame has to be carried out, the manufacturing time is not low because the processing time is increased and the plating process has to be performed. On the other hand, an inexpensive solder dipping method is performed, which is not suitable because a package crack phenomenon occurs due to heat during the solder dipping process.

이에, 본 발명은 상기한 문2제점을 감안하여 창출된 것으로서, 개별화된 리드 부착을 이용하여 공정 시간을 단축시킬 뿐만 아니라, 제조 원가를 절감할 수 있는 반도체 패키지의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention was created in view of the above-mentioned problem 2, and the object of the present invention is to provide a method of manufacturing a semiconductor package that can reduce manufacturing time and reduce manufacturing costs by using individualized lead attachment. have.

도1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도.1A to 1C are plan views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

제2a 및 도 2b는 상기한 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 일부를 나타낸 단면도.2A and 2B are cross-sectional views each illustrating part of a method of manufacturing a semiconductor package according to an embodiment of the present invention described above.

제3a 및 도 3b는 상기한 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도.3A and 3B are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention described above.

도4 및 도5는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.4 and 5 are cross-sectional views showing semiconductor packages according to other embodiments of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10,81,91 : 기판 20,82,92 : 반도체 칩10,81,91: substrate 20,82,92: semiconductor chip

30 : 테이프 40,84,93 : 리드30: tape 40,84,93: lead

100 : 리드 테이프 50,85,94 : 패키지 몸체100: lead tape 50, 85, 94: package body

83 : 금속 와이어 11 : 범프83: metal wire 11: bump

12 : 접착제 13 : 패드12: adhesive 13: pad

21 : 솔더볼 22 : 음각홀21: solder ball 22: intaglio hole

C : 리드 콘택 영역C: lead contact area

상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지의 제조방법은 소정의 회로 패턴이 형성된 기판에 반도체 칩을 실장하는 단계; 기판 상에 개개의 리드가 테이프에 부착된 리드 테이프를 형성하되, 칩의 양 측의 기판의 소정 부분과 리드가 연결되도록 하는 단계; 리드 테이프의 테이프를 제거하는 단계; 기판과 동일한 물질로 칩 상부 및 기판과 연결된 리드를 봉하도록 몰딩하는 단계; 및, 리드를 소정의 형태로 형성하는 단계를 포함한다.In accordance with another aspect of the present invention, a method of manufacturing a semiconductor package includes mounting a semiconductor chip on a substrate on which a predetermined circuit pattern is formed; Forming a lead tape having individual leads attached to the tape on the substrate, wherein the leads are connected to predetermined portions of the substrate on both sides of the chip; Removing the tape of the lead tape; Molding the top of the chip and the leads connected to the substrate with the same material as the substrate; And forming the lead in a predetermined shape.

또한, 기판에 칩을 실장하는 단계는 DCA 방식으로 실시한다.In addition, the step of mounting the chip on the substrate is performed by the DCA method.

상기한 본 발명에 의하면, 개개의 리드가 부착되어 구성된 리드 테이프를 사용함에 따라, 반도체 패키지의 제조시 트림 및 솔더 도금 고정이 생략될 수 있으므로, 공정 시간이 단축되고, 각각의 리드는 플래팅 방식 뿐만 아니라 디핑 방식으로도 도금이 가능하기 때문에 원가 절감 효과를 얻을 수 있다.According to the present invention described above, according to the use of a lead tape formed by attaching individual leads, trimming and solder plating fixing may be omitted in the manufacture of a semiconductor package, so that process time is shortened and each lead is plated. In addition, since the plating can be performed by dipping, cost savings can be obtained.

[실시예]EXAMPLE

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 도면으로서, 도 1a 내지 도 1c는 상기한 반도체 패키지의 제조방법을 나타낸 평면도이고, 도 2a 및 도 2b는 도 1a의 Ⅱ-Ⅱ'선에 따른 단면도이고, 도 3a 및 도 3b는 도 1c의 Ⅲ-Ⅲ' 선에 따른 단면도이다.1 to 3 are diagrams for explaining a method of manufacturing a semiconductor package according to an embodiment of the present invention, Figures 1a to 1c is a plan view showing a method of manufacturing the semiconductor package, Figures 2a and 2b 1A is a cross-sectional view taken along line II-II ', and FIGS. 3A and 3B are cross-sectional views taken along line III-III' of FIG. 1C.

도 1a에 도시된 바와 같이, 소정의 회로 패턴(미도시)이 형성된 기판(10)에 DCA(Direct Chip Attach) 방식에 의해 반도체 칩(20)이 부착된다. 이때, 기판(10)은 FR4또는 BT와 같은 재질 또는 이와 유사한 재질을 사용한다. 또한, 반도체 칩(20)은 범프가 형성된 칩으로서, 도 2a에 도시된 바와 같이, 솔더볼(21)을 통하여 기판(10)에 본딩되거나, 도 2b에 도시된 바와 같이, ACF(Anisotropic Conductive Film)나 ACA(Anisotropic Conductive Adhesive)와 같은 접착제(12)에 의해 법프(11)가 기판(10)의 패드(13)에 부착되도록 한다. 이때, 솔더볼(21)을 통하여 본딩하는 경우, 도 2a에 도시된 바와 같이, 기판(10)의 패드(미도시)에 솔더 볼(21)이 안착되도록 기판(10)에 소정의 음각 홀(22)이 형성되도록 하며, 리플로우 공정으로 칩(20)을 기판(10)에 부착한다. 여기서, 솔더볼(21)은 50 내지 60㎛의 직경을 갖도록 하고, 63%의 Sn과 37%의 Pb의 조합으로 형성되고, 음각 홀(22)은 50 내지 70㎛의 직경과, 35 내지 45㎛의 깊이를 갖도록 한다. 또한, 접착제(12)를 이용하는 경우에는 열압착 공정으로 기판(10)에 칩(20)을 부착한다.As illustrated in FIG. 1A, a semiconductor chip 20 is attached to a substrate 10 on which a predetermined circuit pattern (not shown) is formed by a direct chip attach (DCA) method. In this case, the substrate 10 uses a material such as FR 4 or BT or a similar material. In addition, the semiconductor chip 20 is a bump-shaped chip, and is bonded to the substrate 10 through the solder ball 21 as shown in FIG. 2A, or as shown in FIG. 2B, an anisotropic conductive film (ACF). Or the adhesive 11, such as an anisotropic conductive adhesive (ACA), to allow the dope 11 to be attached to the pad 13 of the substrate 10. At this time, when bonding through the solder ball 21, as shown in Figure 2a, a predetermined intaglio hole 22 in the substrate 10 so that the solder ball 21 is seated on a pad (not shown) of the substrate 10 ) Is formed, and the chip 20 is attached to the substrate 10 by a reflow process. Here, the solder ball 21 to have a diameter of 50 to 60㎛, is formed of a combination of 63% Sn and 37% Pb, the intaglio hole 22 is 50 to 70㎛ diameter, 35 to 45㎛ To have a depth of. In addition, when using the adhesive 12, the chip 20 is affixed to the board | substrate 10 by a thermocompression bonding process.

그리고 나서, 도 1b에 도시된 바와 같이, 도 1a의 구조에 솔더가 도금된 개개의 리드(40)가 폴리이미드 계열 또는 이와 유사한 막의 테이프(30)에 부착된 리드 테이프(100)가 칩(20) 양 측의 기판(10)의 리드 콘택영역(C : 도 3 참조)에 리드(40)가 갱본딩되어 연결된다. 이때, 리드 콘택영역은 Ag 또는 Au, Pd등과 같은 재질로 플래팅되어 있다. 그리고, 리드 테이프(100)는 개개의 리드(40)을 TiN 플래팅 이나 솔더 디핑 방식으로 도금하여 테이프(30)에 각각 부착하거나, 테이프(30) 상에서 리드(40)를 에칭하여 형성하고, 리드(40)와 기판(10)의 접착성을 향상시키기 위하여 기판(10)의 리드 콘택영역(C)에 소정의 은(Ag) 코팅을 실시한다.Then, as shown in FIG. 1B, the lead tape 100 having the individual leads 40 plated with solder in the structure of FIG. 1A attached to the tape 30 of the polyimide-based or similar film is a chip 20. The leads 40 are gang bonded to the lead contact regions C (see FIG. 3) of the substrate 10 on both sides. In this case, the lead contact region is plated with a material such as Ag, Au, or Pd. The lead tape 100 is formed by plating individual leads 40 by TiN plating or solder dipping and attaching them to the tapes 30, or by etching the leads 40 on the tapes 30. In order to improve adhesion between the 40 and the substrate 10, a predetermined silver (Ag) coating is applied to the lead contact region C of the substrate 10.

그런 다음, 도 1c 및 3a에 도시된 바와 같이, UV 조사기와 같은 리드(40)와 테이프(30) 간의 접착력을 저하시킬 수 있는 장비를 이용하여, 리드 테이프(100)의 테이프(40)가 제거된다. 그 후, 트랜스퍼 몰딩(transfer molding) 또는 캐스팅 몰딩(casting molding)에 의해 기판(10)과 동일한 몰딩 물질로 칩(20) 상부 및 본딩된 리드(30)를 봉하는 패키지의 몸체(50)가 형성된다, 그리고 나서, 도 3b에 도시된 바와 같이, 리드(30)가 소정의 모양으로 형성된다.Then, as shown in FIGS. 1C and 3A, the tape 40 of the lead tape 100 is removed using equipment that can lower the adhesive force between the lead 40 and the tape 30, such as a UV irradiator. do. Thereafter, a body 50 of the package is formed which seals the upper portion of the chip 20 and the bonded lead 30 with the same molding material as the substrate 10 by transfer molding or casting molding. Then, as shown in FIG. 3B, the lid 30 is formed into a predetermined shape.

한편, 상기 일실시예에서는 기판(10)에 칩(20)을 실장한 후, 갱본딩으로 기판(10) 리드 테이프(400)를 부착하였지만, 이를 다른 방법으로도 실시할 수 있다.Meanwhile, in the above embodiment, after the chip 20 is mounted on the substrate 10, the lead tape 400 of the substrate 10 is attached by gang bonding, but this may be performed by other methods.

즉, 도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도로서, 도 4에 도시된 바와 같이, 리드 테이프(미도시)가 금속 와이어(83)로 본딩되어 기판(81)에 부착되어 기판(81)에 리드(84)가 연결되고, 리드 테이프가 제거후 몰딩에 의해 패키지의 몸체(85)가 형성된다. 또한, 도 5에 도시된 바와 같이, 소정의 음각이 형성된 기판(91)에 칩(92)이 실장된 후, 리드 테이프(미도시)가 부착되어 기판(91)에 리드(93)가 연결되고, 테이프가 제거된 다음, 캐스팅 몰딩에 의해 패키지의 몸체(94)가 형성된다.4 and 5 are cross-sectional views illustrating a semiconductor package according to another embodiment of the present invention. As shown in FIG. 4, a lead tape (not shown) is bonded to a metal wire 83 so that the substrate 81 may be bonded. The lead 84 is connected to the substrate 81 and attached to the substrate 81, and the body 85 of the package is formed by molding after the lead tape is removed. In addition, as shown in FIG. 5, after the chip 92 is mounted on the substrate 91 having a predetermined intaglio, a lead tape (not shown) is attached to the lead 93 to be connected to the substrate 91. After the tape is removed, the body 94 of the package is formed by casting molding.

상기 실시예에 의하면, 개개의 리드가 부착되어 구성된 리드 테이프를 사용함에 따라, 반도체 패키지의 제조시 트림 및 솔더 도금 공정이 생략될 수 있으므로, 공정 시간이 단축되고, 각각의 리드는 플래팅 방식 뿐만 아니라 디핑 방식으로도 도금이 가능하기 때문에 원가 절감 효과를 얻을 수 있다. 또한, DCA 방식으로 기판에 칩이 부착됨으로써 몰딩시 와이어 스윕(wire sweep) 및 칩 표면의 스크래치가 방지될 뿐만 아니라, 기판과 동일한 몰딩 물질을 사용함으로써, 열팽창 계수에 의한 패키지 워피지를 최소화 할 수 있다.According to the above embodiment, by using a lead tape formed by attaching individual leads, trim and solder plating processes can be omitted in the manufacture of a semiconductor package, so that the process time is shortened, and each lead has a flattening method. In addition, since the plating can be performed by dipping, cost savings can be obtained. In addition, by attaching the chip to the substrate in a DCA manner, not only wire sweeping and scratching of the surface of the chip may be prevented during molding, but also by using the same molding material as the substrate, package warpage due to the coefficient of thermal expansion can be minimized. have.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.

Claims (9)

소정의 회로 패턴이 형성된 기판에 반도체 칩을 실장하는 단계; 상기 기판 상에 개개의 리드가 테이프에 부착된 리드 테이프를 형성하되 상기 칩의 양 측의 기판의 소정 부분과 리드가 연결되도록 하는 단계; 상기 리드 테이프의 테이프를 제거하는 단계; 상기 기판과 동일한 물질로 상기 칩 상부 및 상기 기판과 연결된 리드를 봉하도록 몰딩하는 단계; 및, 상기 리드를 소정의 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.Mounting a semiconductor chip on a substrate on which a predetermined circuit pattern is formed; Forming a lead tape having individual leads attached to the tape on the substrate, wherein leads are connected to predetermined portions of the substrate on both sides of the chip; Removing the tape of the lead tape; Molding the upper surface of the chip and a lead connected to the substrate with the same material as the substrate; And forming the lead in a predetermined shape. 제1항에 있어서, 상기 기판에 칩을 실장하는 단계는 DCA 방식으로 실장하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 1, wherein the mounting of the chip on the substrate is performed using a DCA method. 제1항에 있어서, 상기 기판은 FR4또는 BT와 같은 재질로 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 1, wherein the substrate is made of a material such as FR 4 or BT. 제1항에 있어서, 상기 리드 테이프의 리드와 상기 기판은 갱본딩으로 연결하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 1, wherein the lead of the lead tape and the substrate are connected by gang bonding. 제1항에 있어서, 상기 리드 테이프의 테이프는 폴리이미드 계열인 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 1, wherein the tape of the lead tape is a polyimide series. 제1항에 있어서, 상기 리드 테이프는 개개의 리드를 TiN 플래팅 이나 솔더 디핑 방식으로 도금하여 테이프에 각각 부착하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 1, wherein the lead tape is formed by plating individual leads by TiN plating or solder dipping and attaching the leads to the tape, respectively. 제1항에 있어서, 상기 리드 테이프는 상기 테이프 상에서 리드를 에칭하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 1, wherein the lead tape is formed by etching a lead on the tape. 제1항에 있어서, 상기 테이프는 UV 조사기를 이용하여 제거하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 1, wherein the tape is removed using a UV irradiator. 제1항에 있어서, 상기 몰딩은 트랜스퍼 몰딩 또는 캐스팅 몰딩으로 실시하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 1, wherein the molding is performed by transfer molding or casting molding.
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