KR100207662B1 - Hdlc communication apparatus - Google Patents

Hdlc communication apparatus Download PDF

Info

Publication number
KR100207662B1
KR100207662B1 KR1019960007726A KR19960007726A KR100207662B1 KR 100207662 B1 KR100207662 B1 KR 100207662B1 KR 1019960007726 A KR1019960007726 A KR 1019960007726A KR 19960007726 A KR19960007726 A KR 19960007726A KR 100207662 B1 KR100207662 B1 KR 100207662B1
Authority
KR
South Korea
Prior art keywords
hdlc
data
state information
memory
channel
Prior art date
Application number
KR1019960007726A
Other languages
Korean (ko)
Other versions
KR970068369A (en
Inventor
김준구
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960007726A priority Critical patent/KR100207662B1/en
Publication of KR970068369A publication Critical patent/KR970068369A/en
Application granted granted Critical
Publication of KR100207662B1 publication Critical patent/KR100207662B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/28—Flow control; Congestion control in relation to timing considerations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9005—Buffering arrangements using dynamic buffer space allocation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)

Abstract

본 발명은 하나의 HDLC 송수신기를 사용하여 복수의 채널에 대한 송수신 데이터를 처리하는 HDLC 통신장치에 관한 것으로서, 마이크로 제어기의 명령을 받아 수신된 데이터의 읽기 및 송신할 데이터의 쓰기 기능을 수행하는 마이크로제어기 인터페이스부; 송신할 데이터를 저장하는 송신용메모리; 수신된 데이터를 저장하고, 저장된 데이터가 출력되는 수신용메모리; 시간슬롯 전이구간에서 각 채널에 대응하는 HDLC 송수신기의 상태정보를 갱신하여 저장하는 상태정보저장부; 직렬데이터로 변환하고, HDLC 프레임 데이터를 생성하는 HDLC 송신기; 수신 HDLC 프레임 데이터에서 플래그를 제거하고 CRC 검사를 하여 에러 검출을 하고 병렬데이터로 변환하는 HDLC 수신기; 해당 채널을 선택하여 HDLC 프레임 데이터를 출력하는 멀티플렉서; 및 해당 채널에 HDLC 프레임 데이터를 출력하는 디멀티플렉서를 포함함을 특징으로 한다.The present invention relates to an HDLC communication apparatus for processing transmission and reception data for a plurality of channels using a single HDLC transceiver, wherein the microcontroller performs a function of reading a received data and writing data to be transmitted by receiving a command of a microcontroller. An interface unit; A transmission memory for storing data to be transmitted; A receiving memory for storing the received data and outputting the stored data; A state information storage unit for updating and storing state information of an HDLC transceiver corresponding to each channel in a time slot transition period; An HDLC transmitter for converting to serial data and generating HDLC frame data; An HDLC receiver which removes a flag from the received HDLC frame data, performs CRC check, detects an error, and converts the data into parallel data; A multiplexer for outputting HDLC frame data by selecting a corresponding channel; And a demultiplexer for outputting HDLC frame data on a corresponding channel.

본 발명에 의하면 4개의 HDLC 송수신기에 분산되어 있는 송수신용 FIFO을 위한 램을 하나의 FIFO로 구현하므로써 리던던시를 줄이고 칩 크기를 줄일 수 있으며, 마이크로제어기와의 인터페이스를 단순화 한다.According to the present invention, the RAM for transmitting / receiving FIFOs distributed in four HDLC transceivers is implemented as a single FIFO, thereby reducing redundancy, reducing chip size, and simplifying an interface with a microcontroller.

Description

고수준 데이터 통신제어 통신 장치High level data communication control communication device

제1도는 시간 슬롯 할당에 의해 할당된 4 채널 HDLC통신의 블록도를 도시한 것이다.Figure 1 shows a block diagram of four channel HDLC communications allocated by time slot assignment.

제2도는 종래의 4 채널 HDLC 통신을 위한 제어기의 구성도를 도시한 것이다.2 is a block diagram of a controller for a conventional 4-channel HDLC communication.

제3도는 본 발명의 일실시예에 해당하는 하나의 고수준데이터 통신제어(HDLC) 송수신기를 사용하여 4 채널에 대한 송수신 데이터를 처리하는 HDLC 통신 장치의 구성을 도시한 구성도이다.3 is a block diagram illustrating a configuration of an HDLC communication apparatus for processing transmission / reception data for four channels using one high level data communication control (HDLC) transceiver corresponding to an embodiment of the present invention.

제4도는 RFIFO 및 XFIFO의 채널에 따른 해당 메모리 영역 맵을 도시한 것이다.4 illustrates a corresponding memory region map according to channels of RFIFO and XFIFO.

본 발명은 고수준데이터전송제어 통신장치에 관한 것으로서, 특히 하나의 고수준데이터전송제어 송수신기를 사용하여 복수의 채널에 대한 송수신 데이터를 처리하는 고수준데이터전송제어 통신장치에 관한 것이다.The present invention relates to a high level data transmission control communication apparatus, and more particularly, to a high level data transmission control communication apparatus for processing transmission and reception data for a plurality of channels using one high level data transmission control transceiver.

일반적으로 4개의 독립적인 고수준데이터전송제어(High level Data Link Control:이하 HDLC라 함) 통신 채널을 처리하기 위해서는 4개의 독립적인 HDLC 제어기를 사용해야 한다.상기 HDLC 제어기 각각은 시간 슬롯 할당에 의해서 정해진 시간 슬롯에 각각 할당된다. 제1도는 상기 시간 슬롯 할당에 의해 할당된 4 채널 HDLC 통신의 블록도를 도시한 것이다. 제1도에 도시된 바와 같이 HDLC 제어기 각각은 시간 슬롯을 할당받아 데이터를 송수신한다. 즉 시간슬롯(A)에서는 HDLC 제어기 A가 데이터를 송수신하고, 시간슬롯 (B)에서는 HDLC 제어기 B가 데이터를 송수신한다.In general, four independent HDLC controllers must be used to process four independent High Level Data Link Control (HDLC) communication channels. Each of the HDLC controllers has a time determined by time slot allocation. Each slot is assigned a slot. Figure 1 shows a block diagram of four channel HDLC communications allocated by the time slot assignment. As shown in FIG. 1, each HDLC controller receives a time slot to transmit and receive data. That is, in time slot A, HDLC controller A transmits and receives data, and in time slot B, HDLC controller B transmits and receives data.

제2도는 종래의 4채널 HDLC 통신을 위한 제어기의 구성도를 도시한 것이다. 제2도에 도시된 바와 같이 HDLC 송/수신기 각각은 선입선출(FIFO) 메모리를 가지고 있다. 상기 선입선출 메모리는 수신용 선입선출메모리(RFIFO)와 송신용 선입선출메모리(TFIFO)로 구성되는데, 상기 RFIFO는 수신된 데이터를 저장하고 XFIFO는 송신할 데이터를 저장한다. RFIFO와 XFIFO는 통상 램(RAM)으로 구성된다. 그리고 마이크로 제어기 인터페이스는 HDLC 송수신기 각각에 대하여 시간슬롯을 할당하고 수신된 데이터의 읽기(read), 송신할 데이터의 쓰기(write)등의 기능을 수행한다.2 is a block diagram of a controller for a conventional four-channel HDLC communication. As shown in FIG. 2, each HDLC transmitter / receiver has a first-in first-out (FIFO) memory. The first-in first-out memory consists of a first-in first-out memory (RFIFO) and a first-in first-out memory (TFIFO) for transmission, wherein the RFIFO stores the received data and the XFIFO stores the data to be transmitted. RFIFO and XFIFO are usually composed of RAM. The microcontroller interface allocates a time slot to each HDLC transceiver, and performs functions such as reading received data and writing data to be transmitted.

이상에서 설명한 바와 같이, 상기 4 채널 HDLC 제어기는 4-채널 HDLC 통신을 위하여 채널 하나 당 하나의 HDLC 송/수신기를 사용하고, 각 채널 HDLC 제어기는 따로따로 RFIFO, XFIFO를 사용한다. 이로인해 FIFO 메모리의 리던던시(redundancy)가 발생하여 칩 크기가 증가하며, 각 HDLC 송/수신기의 마이크로제어기간의 인터페이스가 복잡해진다.As described above, the 4-channel HDLC controller uses one HDLC transmitter / receiver per channel for 4-channel HDLC communication, and each channel HDLC controller uses RFIFO and XFIFO separately. This results in redundancy of the FIFO memory resulting in increased chip size and complexity of the microcontrol period interface of each HDLC transmitter / receiver.

따라서 본 발명은 상술한 문제점을 해결하기 위해 창출된 것으로서, 통신장치의 리던던시를 줄이고 칩 크기를 콤팩트(compact)하게 하고 마이크로 프로세서와의 인터페이스를 단순하기 위하여, 하나의 HDLC 송수신기를 사용하여 복수의 채널에 대한 송수신 데이터를 하나의 FIFO에 읽고 쓸 수 있는, HDLC 통신 장치 및 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and in order to reduce redundancy of the communication device, to compact the chip size, and to simplify the interface with the microprocessor, a plurality of channels are used by using one HDLC transceiver. An object of the present invention is to provide an HDLC communication apparatus and method capable of reading and writing data to and from a single FIFO.

상기의 목적을 달성하기 위한 본 발명에 따른, 하나의 고수준데이터통신제어(HDLC) 송수신기를 사용하여 복수의 채널에 대한 송수신 데이터를 처리하는 HDLC 통신 장치는 마이크로제어기의 명령을 받아 수신된 데이터의 읽기 및 송신할 데이터의 쓰기 기능을 수행하는 마이크로제어기 인터페이스부; 상기 마이크로제어기 인터페이스부에 의해 송신할 데이터를 저장하는 송신용 메모리; 수신된 데이터를 저장하고, 상기 마이크로제어기 인터페이스부에 의해 상기 저장된 데이터가 출력되는 수신용 메모리; 시간슬롯 전이 구간에서 스와핑(swapping) 방식을 이용하여 각 채널에 대응하는 HDLC 송수신기의 상태정보를 갱신하여 저장하는 상태정보 저장부; 상기 상태정보 저장부의 해당 채널의 상태 정보를 읽어 들여, 상기 송신용 메모리의 송신 데이터를 받아 직렬데이터로 변환하고, HDLC 프레임 데이터를 생성하는 HDLC 송신기; 상기 상태정보 저장부의 해당 채널의 상태 정보를 읽어 들여, 직렬로 된 수신 HDLC 프레임 데이터를 받아 플래그를 제거하고 CRC검사를 하여 에러 검출을 하고 병렬데이터로 변환하는 HDLC 수신기; HDLC 프레임 데이터를 수신하여 할당된 시간 슬롯에 대응하는 채널을 선택하여 상기 HDLC 수신기로 HDLC 프레임 데이터를 출력하는 멀티플렉서; 및 상기 HDLC 송신기에서 생성된 직렬로 된 HDLC 프레임 데이터를 할당된 시간 슬롯에 대응하는 채널에 상기 HDLC 프레임 데이터를 출력하는 디멀티플렉서를 포함하여 이루어진다.According to the present invention for achieving the above object, the HDLC communication apparatus for processing the transmission and reception data for a plurality of channels using one high-level data communication control (HDLC) transceiver reads the received data by receiving a command of the microcontroller And a microcontroller interface unit performing a write function of data to be transmitted; A transmission memory for storing data to be transmitted by the microcontroller interface unit; A receiving memory for storing the received data and outputting the stored data by the microcontroller interface unit; A state information storage unit for updating and storing state information of an HDLC transceiver corresponding to each channel by using a swapping method in a time slot transition period; An HDLC transmitter which reads state information of a corresponding channel of the state information storage unit, receives transmission data of the transmission memory, converts it into serial data, and generates HDLC frame data; An HDLC receiver which reads state information of a corresponding channel of the state information storage unit, receives serially received HDLC frame data, removes a flag, performs CRC check, detects an error, and converts the data into parallel data; A multiplexer that receives HDLC frame data and selects a channel corresponding to an allocated time slot and outputs HDLC frame data to the HDLC receiver; And a demultiplexer for outputting the HDLC frame data in a channel corresponding to the allocated time slot with the serialized HDLC frame data generated by the HDLC transmitter.

이하에서 첨부된 도면을 참조하여 바람직한 실시예를 들어 본 발명을 상세히 설명한다. 제3도는 본 발명의 일실시예에 해당하는 하나의 고수준데이터 통신제어(HDLC) 송수신기를 사용하여 4 채널에 대한 송수신 데이터를 처리하는 HDLC 통신 장치의 구성을 도시한 구성도로서, 상기 HDLC 통신 장치는 마이크로제어기 인터페이스부(300), 송신용 메모리(310), 수신용 메모리(320), 상태정보 저장부(330), HDLC 송신기(340), HDLC 수신기(350), 멀티플렉서(360), 디멀티플렉서(370)로 이루어진다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. 3 is a block diagram showing the configuration of an HDLC communication apparatus for processing transmission and reception data for four channels using one high level data communication control (HDLC) transceiver according to an embodiment of the present invention. The microcontroller interface unit 300, the transmission memory 310, the reception memory 320, the state information storage unit 330, the HDLC transmitter 340, the HDLC receiver 350, the multiplexer 360, and the demultiplexer ( 370).

마이크로제어기 인터페이스부(300)는 마이크로프로세서(도시안됨)로부터 명령을 받아 수신된 데이터의 읽기, 송신할 데이터의 쓰기 기능을 수행한다. 송신용 메모리(310)는 램(RAM)으로 이루어진 FIFO 메모리이며, 상기 마이크로제어기 인터페이스부(300)에 의해 송신할 데이터를 저장한다. 그리고 채널 수에 해당하는 메모리 영역 즉 여기서는 4개의 채널이므로 4개의 영역을 구비하고, 상기 할당된 메모리 영역은 서로 독립적이다. 수신용 메모리(320)는 램(RAM)으로 이루어진 FIFO 메모리이며, 수신된 데이터를 저장하고, 상기 마이크로제어기 인터페이스부(300)에 의해 상기 저장된 데이터가 출력된다. 그리고 채널수에 해당하는 4개의 서로 독립적인 메모리 영역을 구비한다.The microcontroller interface 300 receives a command from a microprocessor (not shown) and reads the received data and writes data to be transmitted. The transmission memory 310 is a FIFO memory made of RAM, and stores data to be transmitted by the microcontroller interface unit 300. In addition, since the memory area corresponding to the number of channels, that is, four channels, is provided with four areas, the allocated memory areas are independent of each other. The receiving memory 320 is a FIFO memory made of RAM, stores received data, and outputs the stored data by the microcontroller interface unit 300. And four independent memory areas corresponding to the number of channels.

상태정보 저장부(330)는 시간슬롯 전이 구간에서 스와핑(swapping)방식을 이용하여 각 채널에 대응하는 HDLC 송수신기(380)의 상태정보를 갱신하여 저장한다. 상기 상태정보는 시간슬롯에 해당하는 채널의 HDLC 프레임의 CRC 값과 송수신시 HDLC 프레임 데이터에서 1 의 갯수를 카운트하는 카운트 값 등을 포함한다. HDLC 송신기(340)는 상기 상태정보 저장부(330)의 해당 채널의 상태 정보를 읽어 들여, 상기 송신용 메모리(310)의 송신 데이터를 받아 직렬데이터로 변환하고, HDLC 프레임 데이터를 생성한다. HDLC 수신기(350)는 상기 상태정보 저장부(330)의 해당 채널의 상태 정보를 읽어 들여, 직렬로 된 수신 HDLC 프레임 데이터를 받아 플래그를 제거하고 CRC 검사를 하여 에러 검출을 하고 병렬데이터로 변환한다.The state information storage unit 330 updates and stores state information of the HDLC transceiver 380 corresponding to each channel by using a swapping method in a time slot transition period. The state information includes a CRC value of an HDLC frame of a channel corresponding to a time slot and a count value for counting the number of 1s in the HDLC frame data during transmission and reception. The HDLC transmitter 340 reads the state information of the corresponding channel of the state information storage unit 330, receives the transmission data of the transmission memory 310, converts it into serial data, and generates HDLC frame data. The HDLC receiver 350 reads the state information of the corresponding channel of the state information storage unit 330, receives serialized received HDLC frame data, removes a flag, performs a CRC check, detects an error, and converts the data into parallel data. .

멀티플렉서(MUX, 360)는 HDLC 프레임 데이터를 수신하여 할당된 시간 슬롯에 대응하는 채널을 선택하여 상기 HDLC 수신기(350)로 HDLC 프레임 데이터를 출력한다. 디멀티플렉서(DEMUX, 370)는 상기 HDLC 송신기(340)에서 생성된 직렬로 된 HDLC 프레임 데이터를 할당된 시간 슬롯에 대응하는 채널에 상기 HDLC 프레임 데이터를 출력한다.The multiplexer (MUX) 360 receives HDLC frame data, selects a channel corresponding to the allocated time slot, and outputs HDLC frame data to the HDLC receiver 350. The demultiplexer (DEMUX) 370 outputs the HDLC frame data to a channel corresponding to a time slot to which serialized HDLC frame data generated by the HDLC transmitter 340 is allocated.

본 발명의 기본 개념은 스와핑(swapping) 방식을 이용하여 하나의 HDLC 송수신기만으로 4 채널 통신을 할 수 있게 하는 것이다. 상기 스와핑 방식은 다음과 같이 적용된다. 먼저 시간 슬롯을 나누고 채널전환이 이루어지기 전에 스와핑 구간을 설정하여 상기 나누어진 시간 슬롯간에 전이가 일어날 때 전이구간, 예를 들어 시간슬롯 i 에서 시간슬롯 i+1로 변경되는 구간에서 채널 i에 대한 HDLC 송수신기의 상태 정보를 저장하고 사전에 저장된 채널 i+1에 대한 HDLC 송수신기의 상태정보를 독출하여 HDLC 송수신기의 상태정보를 교체(swapping)한다.The basic concept of the present invention is to enable 4-channel communication using only one HDLC transceiver using a swapping method. The swapping method is applied as follows. First, a time slot is divided and a swapping interval is set before channel switching is performed, so that when a transition occurs between the divided time slots, a transition period, for example, a time slot i to a time slot i + 1 for a channel i It stores the state information of the HDLC transceiver and swaps the state information of the HDLC transceiver by reading the state information of the HDLC transceiver for the previously stored channel i + 1.

본 발명의 동작을 설명하면 다음과 같다. 본 발명의 동작은 데이터를 송신할 경우와 수신할 경우로 나누어서 설명할 수 있다. 데이터 송신일 경우를 보면, 먼저 상기 HDLC 통신 장치 전체를 제어하고 있는 마이크로제어기가 송신할 데이터를 상기 송신용 FIFO 메모리에 기록(write)한다. 이 때 채널 i (1i4)로 송신할 데이터를 페이지 i 에 기록한다. 예를 들어 채널이 4개 이므로 페이지를 4개로 설정하고 페이지0를 위해서는 00번지 부터 31번지의 영역을 할당하고, 페이지1을 위해서는 32번지 부터 63번지 영역을 할당하고, 페이지2는 64번지부터 95번지 까지를, 페이지3은 96번지 부터 127번지까지를 할당할 수 있다. 그렇게 하여 제4도에 도시된 바와 같이, 채널 1에 해당하는 데이터는 페이지 0에 쓰게 하고 채널2는 페이지1에, 채널3은 페이지2에, 채널4는 페이지3에 쓰게 한다.The operation of the present invention will be described as follows. The operation of the present invention can be divided into a case of transmitting data and a case of receiving data. In the case of data transmission, first, the microcontroller controlling the entire HDLC communication apparatus writes data to be transmitted to the transmission FIFO memory. Where channel i (1 i 4) Write data to page i to be sent. For example, because there are 4 channels, set the page to 4, allocate the area from 00 to 31 for page 0, allocate the area from 32 to 63 for page 1, and page 2 from 64 to 95. Page 3 can be assigned from page 96 to page 127. Thus, as shown in FIG. 4, data corresponding to channel 1 is written to page 0, channel 2 is written to page 1, channel 3 is written to page 2, and channel 4 is written to page 3.

그리고 나서 시간슬롯 i 에서는 HDLC 송신기(340)를 통해 데이터를 전송하기 위해 XFIFO(310)의 페이지 i 에서만 데이터를 읽어 온다. 이 때 상태정보 저장부(330)에 저장된 채널 i 에 대한 정보를 읽어 와서 데이터를 DEMUX(370)으로 전송하며, 시간슬롯이 i+1로 바뀔 때 그 때의 HDLC 송신기(340)의 채널 i 에 해당하는 상태정보를 상태정보 저장부(330)에 갱신하고, 스와핑을 통해 시간슬롯 i+1에 상응하는 상태정보를 HDLC 송신기(340)의 상태로 갱신하여 시간슬롯 i+1에서 데이터를 전송한다. 여기서 상기 상태정보 저장부(330)에 저장되는 상태정보는 시간슬롯에 해당하는 채널의 HDLC 프레임의 CRC 값과 송수신시 HDLC 프레임 데이터에서 플래그와의 혼돈을 피하기 위해 1 의 갯수를 카운트하는 카운트 값을 기본적으로 포함한다. 상기 CRC값이나 1의 갯수는 시간 슬롯이 달라지면 바뀌기 때문이다. 그리고 시간슬롯 i 에서는 디멀티플렉서(370)을 통해 채널 i 로만 데이터를 전송하도록 하고 그 외의 채널은 디스에이블(disable)시킨다.Then, in timeslot i, data is only read from page i of XFIFO 310 to transmit data through HDLC transmitter 340. At this time, the information on the channel i stored in the state information storage unit 330 is read and transmitted to the DEMUX 370. When the time slot is changed to i + 1, the channel i of the HDLC transmitter 340 at that time is read. The corresponding state information is updated in the state information storage unit 330, and the state information corresponding to the timeslot i + 1 is updated to the state of the HDLC transmitter 340 through swapping to transmit data in the timeslot i + 1. . The state information stored in the state information storage unit 330 is a count value for counting the number of 1 to avoid confusion between the CRC value of the HDLC frame of the channel corresponding to the time slot and the flag in the HDLC frame data during transmission and reception. Included by default. This is because the CRC value or the number of 1 changes when the time slot is changed. In time slot i, data is transmitted only to channel i through the demultiplexer 370, and other channels are disabled.

한편 데이터 수신을 경우의 동작을 설명하면, 먼저 수신 라인을 통해 데이터가 들어오면 멀티플렉서(MUX, 360)을 통해 시간 슬롯 i 에서는 채널 i 에서만 데이터를 수신하도록 한다. 그리고 HDLC 수신기(350)는 수신된 데이터가 채널 i 에 해당하는 것이라고 하면 RFIFO(320)의 페이지 i 에 기록하도록 한다. 이 때도 송신때와 마찬가지로 시간슬롯 전이가 일어 날 때 상태 정보의 스와핑이 일어나며, 상태정보 저장부(330)에 저장되는 상태정보는 갱신된다. 갱신되는 상태정보 항목은 상기 송신때와 동일하다. 한편 상기 RFIFO(320)의 페이지 i 에 저장된 수신 데이터는 마이크로 제어기 인터페이스부(300)를 통해 마이크로 제어기에 의해 읽혀 진다.In the meantime, the operation of data reception will be described. First, when data is input through the reception line, the data is received only in the channel i in the time slot i through the multiplexer (MUX, 360). The HDLC receiver 350 records the received data in the page i of the RFIFO 320 if the received data corresponds to the channel i. In this case, as in the case of transmission, when a time slot transition occurs, swapping of state information occurs, and the state information stored in the state information storage unit 330 is updated. The status information item to be updated is the same as in the above transmission. Meanwhile, the received data stored in the page i of the RFIFO 320 is read by the microcontroller through the microcontroller interface 300.

상술한 바와 같이 본 발명에 의하면, 4 채널 HDLC 통신을 위하여 하나의 HDLC 송수신기로 사용하므로써 4개의 HDLC 송수신기에 분산되어 있는 송수신용 FIFO을 위한 램을 하나의 FIFO로 구현하므로써 리던던시를 줄이고 칩 크기를 줄일 수 있다.As described above, according to the present invention, by using one HDLC transceiver for four-channel HDLC communication, RAM for transmitting / receiving FIFOs distributed in four HDLC transceivers as a single FIFO reduces redundancy and chip size. Can be.

그리고 4 채널에 대한 송신 수신 데이터를 각각 하나의 FIFO에 읽기/쓰기 하도록 하므로써 마이크로제어기와의 인터페이스를 단순화 한다.It also simplifies the interface with the microcontroller by reading and writing the transmit and receive data for each of the four channels into a single FIFO.

Claims (4)

하나의 고수준데이터통신제어(HDLC) 송수신기를 사용하여 복수의 채널에 대한 송수신 데이터를 처리하는 HDLC 통신 장치에 있어서, 마이크로제어기의 명령을 받아 수신된 데이터의 읽기 및 송신할 데이터의 쓰기 기능을 수행하는 마이크로제어기 인터페이스부; 상기 마이크로제어기 인터페이스부에 의해 송신할 데이터를 저장하는 송신용 메모리; 수신된 데이터를 저장하고, 상기 마이크로제어기 인터페이스부에 의해 상기 저장된 데이터가 출력되는 수신용 메모리; 시간슬롯 전이 구간에서 스와핑(swapping) 방식을 이용하여 각 채널에 대응하는 HDLC 송수신기의 상태정보를 갱신하여 저장하는 상태정보 저장부; 상기 상태정보 저장부의 해당 채널의 상태 정보를 읽어 들여, 상기 송신용 메모리의 송신 데이터를 받아 직렬데이터로 변환하고, HDLC 프레임 데이터를 생성하는 HDLC 송신기; 상기 상태정보 저장부의 해당 채널의 상태 정보를 읽어 들여, 직렬로 된 수신 HDLC 프레임 데이터를 받아 플래그를 제거하고 CRC 검사를 하여 에러 검출을 하고 병렬데이터로 변환하는 HDLC 수신기; HDLC 프레임 데이터를 수신하여 할당된 시간 슬롯에 대응하는 채널을 선택하여 상기 HDLC 수신기로 HDLC 프레임 데이터를 출력하는 멀티플렉서; 및 상기 HDLC 송신기에서 생성된 직렬로 된 HDLC 프레임 데이터를 할당된 시간 슬롯에 대응하는 채널에 상기 HDLC 프레임 데이터를 출력하는 디멀티플렉서를 포함함을 특징으로 하는 HDLC 통신장치.An HDLC communication apparatus that processes transmission and reception data for a plurality of channels by using a single high level data communication control (HDLC) transceiver, and performs a function of reading received data and writing data to be transmitted by receiving a command of a microcontroller. A microcontroller interface; A transmission memory for storing data to be transmitted by the microcontroller interface unit; A receiving memory for storing the received data and outputting the stored data by the microcontroller interface unit; A state information storage unit for updating and storing state information of an HDLC transceiver corresponding to each channel by using a swapping method in a time slot transition period; An HDLC transmitter which reads state information of a corresponding channel of the state information storage unit, receives transmission data of the transmission memory, converts it into serial data, and generates HDLC frame data; An HDLC receiver which reads state information of a corresponding channel of the state information storage unit, receives serialized received HDLC frame data, removes a flag, performs a CRC check, detects an error, and converts the data into parallel data; A multiplexer that receives HDLC frame data and selects a channel corresponding to an allocated time slot and outputs HDLC frame data to the HDLC receiver; And a demultiplexer for outputting the HDLC frame data to a channel corresponding to a time slot to which serialized HDLC frame data generated by the HDLC transmitter is allocated. 제1항에 있어서, 상기 송신용 메모리 및 수신용 메모리는 선입선출 메모리임을 특징으로 하는 HDLC 통신장치.The HDLC communication apparatus according to claim 1, wherein the transmitting memory and the receiving memory are first-in, first-out memory. 제1항에 있어서, 상기 송신용 메모리 및 수신용 메모리는 채널 수에 해당하는 메모리 영역을 구비하고, 상기 할당된 메모리 영역은 서로 독립적임을 특징으로 하는 HDLC 통신장치.The HDLC communication apparatus according to claim 1, wherein the transmitting memory and the receiving memory have a memory area corresponding to the number of channels, and the allocated memory areas are independent of each other. 제1항에 있어서, 상기 상태정보 저장부의 상태정보는 시간슬롯에 해당하는 채널의 HDLC 프레임의 CRC 값; 및 송수신 시 HDLC 프레임 데이터에서 1 의 갯수를 카운트하는 카운트 값을 포함함을 특징으로 하는 HDLC 통신 장치.The apparatus of claim 1, wherein the state information of the state information storage unit comprises: a CRC value of an HDLC frame of a channel corresponding to a time slot; And a count value for counting the number of 1s in the HDLC frame data when transmitting and receiving.
KR1019960007726A 1996-03-21 1996-03-21 Hdlc communication apparatus KR100207662B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960007726A KR100207662B1 (en) 1996-03-21 1996-03-21 Hdlc communication apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960007726A KR100207662B1 (en) 1996-03-21 1996-03-21 Hdlc communication apparatus

Publications (2)

Publication Number Publication Date
KR970068369A KR970068369A (en) 1997-10-13
KR100207662B1 true KR100207662B1 (en) 1999-07-15

Family

ID=19453617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960007726A KR100207662B1 (en) 1996-03-21 1996-03-21 Hdlc communication apparatus

Country Status (1)

Country Link
KR (1) KR100207662B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020087511A (en) * 2001-05-11 2002-11-23 엘지이노텍 주식회사 A control device for serial data communication

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000046137A (en) * 1998-12-31 2000-07-25 김영환 Apparatus and method for removing packet error in hdlc router
KR100551158B1 (en) * 1998-12-31 2006-05-25 유티스타콤코리아 유한회사 HDLC communication device in base station of mobile communication system and communication method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020087511A (en) * 2001-05-11 2002-11-23 엘지이노텍 주식회사 A control device for serial data communication

Also Published As

Publication number Publication date
KR970068369A (en) 1997-10-13

Similar Documents

Publication Publication Date Title
US5477541A (en) Addressing technique for storing and referencing packet data
US5495482A (en) Packet transmission system and method utilizing both a data bus and dedicated control lines
US6553424B1 (en) Circular buffer for a TDMA data transmission station and corresponding data transmission station
KR19990023278A (en) Communication system with direct memory access unit
EP0517268A3 (en)
KR100207662B1 (en) Hdlc communication apparatus
US5485459A (en) Local communication system with plural data channels
JPH0591081A (en) Method and device for transfer control in exchange
US4319352A (en) TIM Bus structure
JP3269530B2 (en) Serial communication system and serial communication method
US4751698A (en) Serial link adapter for a communication controller
JP2001156733A (en) High-speed slot assignment method and system
EP0446335A4 (en) Packet/fast packet switch for voice and data
KR100365344B1 (en) Device for processing data of network access system and method thereof
JP3137770B2 (en) Dynamic channel allocation system
KR100256563B1 (en) Method for operating dual port ram
JP2967733B2 (en) Time division multiplex communication circuit
JP3052903B2 (en) Time division multiplexed signal separation device
KR200220193Y1 (en) High Level Data Link Controls
JPS58168354A (en) Time division communication system
JPS6011865B2 (en) Time division multiplexing method
JPH03289842A (en) Common memory communication method
JP2797419B2 (en) Time slot allocation data setting method
JPH04363939A (en) Cell output device
JPS592455A (en) Time division multiplex transmitting system

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080328

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee