KR100190184B1

KR100190184B1 - Transmitting circuit for data with serial bus line

Info

Publication number: KR100190184B1
Application number: KR1019960021887A
Authority: KR
Inventors: 문강영
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-06-17
Filing date: 1996-06-17
Publication date: 1999-06-01
Also published as: KR980007260A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs

다수의 프로세서들이 연결되어 있는 직렬버스를 통해 데이타를 송신하는 회로에 관한 것이다.To a circuit for transmitting data via a serial bus to which a plurality of processors are connected.

2. 발명이 해결하려고 하는 기술적 과제2. Technical Challenges to be Solved by the Invention

직렬버스를 점유하는 시간을 단축시켜 직렬버스의 통신효율을 증대시킨다.Thereby increasing the communication efficiency of the serial bus by shortening the time occupied by the serial bus.

3. 발명의 해결방법의 요지3. The point of the solution of the invention

본 발명은 다수의 프로세서들을 연결하고 있는 직렬버스에 접속된 각 프로세서가 그 버스로 데이타를 송신하고자 하는 경우 버스점유신호를 발생시킴과 동시에 직렬 송/수신회로를 활성화시키는 데이타 송신회로를 제공한다. 이러한 데이타 송신회로는 소정 프로세서로부터 데이타 송신 요청이 있을 시 상기 직렬 버스의 점유를 위한 버스점유신호를 발생하는 버스점유신호 발생회로와; 상기 버스점유신호와 데이타 송신용 클럭 1차 신호를 논리곱연산하여 이 연산결과를 데이타 송신클럭으로 출력하는 논리곱게이트와; 상기 프로세서로부터의 송신을 위한 데이타를 저장하기 위한 메모리와; 내부에 DMA 및 SIO를 구비하고 있으며, 이 DMA 및 SIO가 활성화된 상태에서 상기 데이타 송신클럭이 공급되면 상기 메모리에 저장된 데이타를 읽어들인 후 직렬의 송신데이타로서 출력하는 직렬 송/수신회로와; 상기 버스점유신호에 의해 활성화되며 상기 좌렬 송/수신회로로부터 출력되는 송신데이타를 상기 직렬 버스로 송신하는 출력버퍼로 구성한다.The present invention provides a data transmission circuit that activates a serial transmit / receive circuit while generating a bus occupancy signal when each processor connected to a serial bus connecting a plurality of processors intends to transmit data to the bus. The data transmission circuit includes a bus occupancy signal generation circuit for generating a bus occupancy signal for occupying the serial bus when there is a data transmission request from a predetermined processor; An AND gate for ANDing the bus occupation signal and a clock primary signal for data transmission and outputting the result of the operation as a data transmission clock; A memory for storing data for transmission from the processor; A serial transmit / receive circuit having a DMA and an SIO therein and reading data stored in the memory when the data transmission clock is supplied in a state in which the DMA and the SIO are activated, and outputting the data as serial transmission data; And an output buffer activated by the bus occupancy signal and transmitting transmission data output from the serial transmission / reception circuit to the serial bus.

4. 발명의 중요한 용도4. Important Uses of the Invention

다수의 프로세서들이 직렬버스를 통해 연결되는 교환시스템에 유용하게 이용될 수 있다.It is useful for an exchange system in which a plurality of processors are connected via a serial bus.

Description

A circuit that transmits data over a serial bus

제1도는 종래기술에 따른 데이타 송신회로의 구성을 보여주는 도면.FIG. 1 is a diagram showing a configuration of a data transmission circuit according to the related art; FIG.

제2도는 본 발명에 따른 데이타 송신회로의 구성을 보여주는 도면.FIG. 2 is a diagram showing a configuration of a data transmission circuit according to the present invention; FIG.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

101 : 버스점유신호 발생회로 102 : 직렬 송/수신회로101: bus occupation signal generation circuit 102: serial transmission / reception circuit

103 : 출력버퍼 104 : 논리곱게이트103: Output buffer 104: AND gate

본 발명은 다수의 프로세서들이 연결되어 있는 직렬버스를 통해 데이타를 송신하는 회로에 관한 것으로, 특히 직렬버스의 통신효율을 증대시키는 데이타 송신회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for transmitting data through a serial bus to which a plurality of processors are connected, and more particularly to a data transmission circuit for increasing the communication efficiency of a serial bus.

통상의 교환시스템은 다수의 서브시스템으로 구성되며, 각 서브시스템들에는 다수의 프로세서가 존재하는데 이들 프로세서간에는 상호통신이 요구된다. 이때 각 서브시스템의 프로세서들간 또는 그 하위 계위의 특정 그룹의 프로세서들간의 통신수단으로 직렬버스(Serial Bus)를 사용한다.A typical switching system is composed of a plurality of subsystems, and each subsystem has a plurality of processors, which are required to communicate with each other. At this time, a serial bus is used as a communication means between the processors of the respective subsystems or between the processors of the specific group in the lower level.

제1도는 다수의 프로세서들이 연결되어 있는 직렬버스를 통해 데이타를 송신하는 종래기술에 따른 회로의 구성을 보여주는 도면이다.FIG. 1 is a diagram showing a configuration of a circuit according to the prior art in which data is transmitted via a serial bus to which a plurality of processors are connected.

제1도를 참조하여 종래기술에 따른 데이타 송신회로의 동작을 발명한다.Referring to FIG. 1, the operation of the data transmission circuit according to the prior art is described.

지금, 직렬버스(도시하지 않았음)에 접속된 어느 한 프로세서(105)가 다른 프로세서로 데이타를 송신하고자 송신요청신호(버스점유 요청신호)를 발생하였다고 가정하면 제1도의 버스점유신호 발생회로(101)는 이 발생된 송신요청신호에 응답하여 버스 사용권의 확보를 나타내는 버스점유신호를 발생한다. 상기 버스점유신호 발생회로(101)는 하드웨어적으로 해당 버스를 접속하는 각 프로세서들에 동일한 접속기회를 제공하기 위해 설계된 회로로, 송신요청신호가 인가되면 일정시간 이내에 버스점유신호를 발생한다. 프로세서(105)는 이렇게 발생된 버스점유신호를 인터럽트소스(Interrupt Source)로 사용하여 인터럽스 처리루틴을 수행한다. 인터럽트 처리루틴에서 프로세서 (105)는 DMA 및 SIO의 내부 레지스터 제어를 통하여 직렬 송/수신회로(102)를 활성화시킨다. 그러면 직렬 송/수신회로(102)는 상기 프로세서(105)가 메모리(106)에 저 장하여둔 송신데이타 패킷을 병렬로 읽어서 송신데이타 클럭에 동기시켜 직렬로 출력한다. 이때 출력버퍼(103)는 이미 송신제어신호인 버스점유신호에 의해 활성화되었으므로, 송신데이타 클럭인 데이타 송신용 클럭 1차신호와 상기 직렬 송/수신회로(102)로부터 제공되는 직렬의 송신데이타를 직렬버스로 출력한다. 상기에서 직렬 송/수신 회로(102)가 SIO(Serial Input Output interface)와 DMA(Direct Memory Access)로 이루어짐은 공지의 사실임을 알 수 있다.Now, assuming that a processor 105 connected to a serial bus (not shown) generates a transmission request signal (bus occupation request signal) to transmit data to another processor, the bus occupancy signal generating circuit 101 generates a bus occupancy signal indicating that the bus use right is secured in response to the generated transmission request signal. The bus occupation signal generation circuit 101 is a circuit designed to provide the same access opportunities to the respective processors connecting the bus in hardware, and generates a bus occupancy signal within a predetermined time when a transmission request signal is applied. The processor 105 performs the interrupt processing routine using the bus occupation signal thus generated as an interrupt source. In the interrupt processing routine, the processor 105 activates the serial transmit / receive circuit 102 through internal register control of the DMA and the SIO. Then, the serial transmission / reception circuit 102 reads the transmission data packets stored in the memory 106 by the processor 105 in parallel, and serially outputs them in synchronization with the transmission data clock. At this time, since the output buffer 103 has been activated by the bus occupancy signal, which is a transmission control signal, the clock primary signal for data transmission, which is the transmission data clock, and the serial transmission data provided from the serial transmission / And outputs it to the bus. It is known that the serial transmitting / receiving circuit 102 includes a serial input output interface (SIO) and a direct memory access (DMA).

다시 말하면, 종래기술에 따른 데이타 송신회로는 직렬버스에 접속된 어느 한 프로세서가 데이타를 송신하고자 하는 경우 버스점유신호 발생회로(101)를 이용하여 버스점유신호를 발생한다. 그러면 프로세서는 상기 버스점유신호가 발생됨에 응답하여 인터럽트 루틴을 처리하며, 이때 DMA 및 SIO의 내부레지스터 제어를 통하여 직렬 송/수신회로(102)를 활성화시키며, 활성화된 직렬 송/수신회로(102)를 메모리(106)에 있는 송신데이타를 병렬로 읽어들여 송신데이타 클럭에 동기시켜 직렬로 송신하게 된다.In other words, the data transmission circuit according to the related art generates a bus occupancy signal using the bus occupancy signal generation circuit 101 when a processor connected to the serial bus desires to transmit data. The processor then processes the interrupt routine in response to the bus occupancy signal being generated, activating the serial transmit / receive circuit 102 through internal register control of the DMA and the SIO, and activating the serial transmit / receive circuit 102, The transmission data stored in the memory 106 is read in parallel and serially transmitted in synchronization with the transmission data clock.

그런데 상기와 같은 동작시 버스점유신호가 발생하고 난 후 실제 송신 데이타가 직렬 송/수신 회로로부터 출력될 때까지는 소정의 시간이 소요된다. 즉, 프로세서는 데이타 송신요청을 하여 직렬버스를 점유함과 동시에 데이타를 송신하는 것이 아니라 소정의 시간이 경과되어야만 데이타를 송신하게 된다. 이와같이 직렬 버스의 점유로부터 데이타를 송신하는데 소요되는 시간이 길어지면 길어질수록 직렬버스의 효율이 저하된다는 것을 당연한 사실이다. 왜냐하면 직렬버스는 어느 한 프로세서만의 전용이 아니고 다수의 프로세서들의 공용이기 때문이다.However, it takes a certain time until the actual transmission data is output from the serial transmission / reception circuit after the bus occupation signal is generated in the above operation. That is, the processor does not transmit data while requesting a data transmission and occupies the serial bus, but transmits the data only after a predetermined time elapses. It is a matter of course that the longer the time taken to transmit data from the occupancy of the serial bus, the lower the efficiency of the serial bus. This is because the serial bus is not dedicated to any one processor but is common to many processors.

따라서 본 발명의 목적은 다수의 프로세서들이 연결되어 있는 직렬버스를 통해 데이타를 송신할 시 직렬버스의 효율을 증가시키기 위하여 직렬 버스를 점유한 후 보다 빠른 시간내에 데이타가 송신되도록 처리하는 데이타 송신회로를 제공함에 있다.It is therefore an object of the present invention to provide a data transmission circuit which occupies a serial bus and processes data to be transmitted in a shorter time to increase the efficiency of the serial bus when transmitting data through a serial bus to which a plurality of processors are connected .

본 발명의 다른 목적은 버스 점유신호를 인터럽트로 사용하던 기존의 방식을 배제하고 버스점유신호 발생 후 추가적인 프로세서의 관여가 없도록 하여 데이타 송신관련 프로세서의 부담을 줄이는 데이타 송신회로를 제공함에 있다.It is another object of the present invention to provide a data transmission circuit which eliminates the conventional method of using a bus occupancy signal as an interrupt and reduces the burden on a processor related to data transmission by preventing an additional processor from being involved after a bus occupancy signal is generated.

상기와 같은 목적들을 달성하기 위한 본 발명은 다수의 프로세서들을 연결하고 있는 직렬버스에 접속된 각 프로세서가 그 버스로 데이타를 송신하고자 하는 경우 버스점유 요청신호를 발생시킴과 동시에 직렬 송/수신회로를 활성화시키는 데이타 송신회로을 제공한다.According to another aspect of the present invention, there is provided a method of controlling a plurality of processors, the method comprising: generating a bus occupancy request signal when each processor connected to a serial bus connecting a plurality of processors is to transmit data to the bus; And a data transmission circuit for activating the data transmission circuit.

본 발명에 따른 데이타 송신회로는 소정 프로세서로부터 데이타 송신 요청이 있을 시 상기 직렬버스의 점유를 위한 버스점유신호를 발생하는 버스점유신호 발생회로와, 상기 버스점유신호와 데이타 송신용 클럭 1차 신호를 논리곱연산하여 이 연산결과를 데이타 송신클럭으로 출력하는 논리곱게이트와; 상기 프로세서로부터의 송신을 위 한 데이타를 저장하기 위한 메모리와, 내부에 DMA 및 SIO를 구비하고 있으며, 이 DMA 및 SIO가 활성화된 상태에서 상기 데이타 송신클럭이 공급되면 상기 메모리에 저 장된 데이타를 읽어 들인 후 직렬의 송신데이타로서 출력하는 직렬 송/수신회로와, 상기 버스점유신호에 의해 활성화되며 상기 직렬 송/수신회로로부터 출력되는 송신데이타를 상기 직렬버스로 송신하는 출력버퍼로 구성함을 특징으로 한다.The data transmission circuit according to the present invention includes a bus occupancy signal generation circuit for generating a bus occupancy signal for occupying the serial bus when a data transmission request is made from a predetermined processor, An AND gate for performing an AND operation and outputting the result of the operation as a data transmission clock; A memory for storing data for transmission from the processor, and a DMA and an SIO. When the DMA and the SIO are activated and the data transmission clock is supplied, the data stored in the memory is read And an output buffer which is activated by the bus occupancy signal and which transmits transmission data output from the serial transmission / reception circuit to the serial bus, characterized in that the serial transmission / do.

상기 직렬 송/수신 회로의 SIO는 활성화된 상태에서 상기 메모리에 저장되어 있는 데이타중 최초의 특정량의 데이타를 저장한다.The SIO of the serial transmission / reception circuit stores the first specific amount of data stored in the memory in an activated state.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설 명될 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a detailed description of preferred embodiments of the present invention will be given with reference to the accompanying drawings.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기에서 본 발명을 발명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In the drawings, the same reference numerals are used to designate the same or similar components throughout the drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

제2도는 본 발명에 따른 데이타 송신회로의 구성을 보여주는 도면으로, 종래기술에 따른 데이타 송신회로에 비해 논리곱게이트(104)가 더 포함되어 있음을 알 수 있다. 그리고 직렬 송/수신회로(102)는 논리곱게이트(104)에 의해 연산된 결과값, 즉 버스점유신호와 데이타 송신용 클럭 1차 신호의 논리곱연산에 의한 결과값에 의한 데이타 송신클럭을 제공받거나 또는 그 제공이 차단된다.FIG. 2 is a diagram illustrating the configuration of a data transmission circuit according to the present invention, and it is understood that the logic gate 104 is further included in the data transmission circuit according to the related art. The serial transmission / reception circuit 102 provides a data transmission clock based on the result calculated by the logical product operation of the bus occupation signal and the clock primary signal for data transmission, which is the result calculated by the AND gate 104 Or its provision is blocked.

지금, 어느 한 프로세서(105)가 데이타를 송신하기 위해 송신할 데이타를 메모리(106)에 저장하여 둔후 송신요청신호를 발생하고 이때 직렬버스 송/수신회로(102)를 활성화시켰다고 가정하면, 버스점유신호 발생회로(101)는 이에 응답하여 버스점유신호를 발생한다. 그런데 버스점유신호가 발생되기 전에 직렬 송/수신회로(102)는 메모리(106)상의 송신데이타중 최초의 특정량의 데이타를 병렬로 읽어들여 SIO의 내부버퍼에 저장한다. 이때 논리곱게이트(104)의 한 입력단자로는 버스점유신호가 제공되는 상태 이고, 다른 한 입력 단자로는 데이타 송신용 클럭 1차 신호가 제공되는 상태이므로, 논리곱게이트(104)는 상기 입력된 두 신호를 논리곱 연산하여 이 연산된 결과값을 데이타 송신클럭으로 직렬 송/수신회로(102)로 제공한다. 즉 직렬 송/수신회로(102)가 활성화되고 특정량의 최초 데이타를 SIO의 내부버퍼로 옮겨놓은 상태에서 버스점유신호가 발생되면 이때부터 직렬 송/수신회로(102)는 데이타 송신클럭을 공급받아 송신 데이타를 직렬로 송출하기 시작하여 이후 연속적으로 메모리(106)상의 데이타를 직렬로 송신한다. 이때 출력버퍼(103)는 이미 버스점유신호에 의해 활성화되어 있는 상태이다. 그러므로 출력버퍼(103)는 직렬 송/수신회로(102)로부터 출력되는 직렬의 송신 데이타 및 송신 데이타 클럭을 직렬버스를 통해 해당하는 프로세서로 송신되게 된다.Assuming that a processor 105 stores data to be transmitted to transmit data in the memory 106 and then generates a transmission request signal and activates the serial bus transmission / reception circuit 102 at this time, The signal generating circuit 101 generates a bus occupancy signal in response thereto. However, before the bus occupation signal is generated, the serial transmission / reception circuit 102 reads the first specific amount of data from the transmission data on the memory 106 in parallel and stores it in the internal buffer of the SIO. At this time, since the bus occupation signal is provided to one input terminal of the AND gate 104 and the clock primary signal for data transmission is provided to the other input terminal, the AND gate 104 outputs the input And provides the calculated result to the serial transmission / reception circuit 102 as a data transmission clock. That is, when the serial transmit / receive circuit 102 is activated and the first data of a certain amount is transferred to the internal buffer of the SIO, if the bus occupation signal is generated, the serial transmit / receive circuit 102 receives the data transmit clock It starts to transmit the transmission data serially and then serially transmits the data on the memory 106 continuously. At this time, the output buffer 103 is already activated by the bus occupancy signal. Therefore, the output buffer 103 transmits the serial transmission data and the transmission data clock output from the serial transmission / reception circuit 102 to the corresponding processor via the serial bus.

상술한 바와 같이 본 발명은 프로세서간 통신수단으로 직렬버스를 사용하는 경우 각 프로세서는 송신 데이타를 메모리상에 저장하여 둔후 송신 요청신호를 발생시키고, 버스점유시까지 기다리지 않고 바로 직렬통신용 SIO와 DMA를 활성화함으로써 기존의 버스점유신호를 인터럽트로 하여 SIO와 DMA를 활성화하였을 때의 부가적인 인터럽트 루틴을 수행하지 않음으로 하여 프로세서의 부담을 줄임과 동시에 직렬통신용 SIO와 DMA를 미리 활성화시켜줌으로 인한 버스점유신호 발생후 실제 데이타 송출시 까지의 시간을 줄여줌으로써 직렬버스의 통신효율을 증대시킬 수 있는 이점이 있다.As described above, according to the present invention, when a serial bus is used as an inter-processor communication means, each processor stores transmission data in a memory, generates a transmission request signal, and transmits SIO and DMA for serial communication It is possible to reduce the burden on the processor by not performing the additional interrupt routine when the SIO and DMA are activated by interrupting the existing bus occupation signal by activating the bus occupancy signal and by activating the SIO and DMA for the serial communication in advance, There is an advantage that the communication efficiency of the serial bus can be increased by reducing the time until the actual data is transmitted after the occurrence.

한편 본 발명의 상세한 발명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention. Therefore, the scope of the present invention should not be limited by the illustrated embodiments, but should be determined by the scope of the appended claims and equivalents thereof.

Claims

A bus occupancy signal generating circuit for generating a bus occupancy signal for occupying the serial bus when a data transmission request is made from a predetermined processor in a circuit for transmitting data via a serial bus to which a plurality of processors are connected; And a memory for storing data for transmission from the processor, and a memory for storing data for DMA and SIO in the internal memory, A serial transmission / reception circuit that reads data stored in the memory when the data transmission clock is supplied in a state in which the DMA and the SIO are activated, and outputs the data as serial transmission data; And transmits the transmission data output from the serial transmission / reception circuit to the serial bus Data transmission circuit, characterized in that an output buffer.

The data transmission circuit according to claim 1, wherein the SIO of the serial transmission / reception circuit stores the first specific amount of data stored in the memory in an activated state.