KR0185936B1 - Data input control circuit in a/v decoder - Google Patents

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Abstract

본 발명은 A/V디코더의 데이타 입력제어회로에 관한 것이다. 본 발명은 메모리(RAM)와, 압축데이타를 입력받아 메모리로 전송하는 시스템디코더와, 디지탈신호처리기의 제어에 따라 시스템디코더로부터 전송받는 데이타를 메모리에 기록하거나, 메모리에 기록된 데이타를 독출하여 디지탈신호처리기로 전송하는 스위치부, 및 스위치부를 통해 상기 메모리로부터 독출된 데이타를 입력받아 신장하는 디지탈신호처리기를 포함한다. 이와같은 본 발명은 비교적 처리속도가 느린 디지탈신호처리기를 사용하더라도 데이타의 입력시간을 최소화하여 입력된 데이타를 실시간으로 처리할 수 있도록 하는 효과를 가져온다.The present invention relates to a data input control circuit of an A / V decoder. According to the present invention, a memory (RAM), a system decoder which receives compressed data and transmits it to a memory, and writes data received from the system decoder to a memory under the control of a digital signal processor, or reads the data recorded in the memory And a digital signal processor for receiving and extending data read from the memory through the switch unit. The present invention has the effect of processing the input data in real time by minimizing the data input time even when using a digital signal processor having a relatively slow processing speed.

Description

A/V디코더의 데이타 입력제어회로Data input control circuit of A / V decoder

제1도는 일반적인 데이타 신장블럭을 나타낸 구성도.1 is a block diagram showing a general data decompression block.

제2도는 본 발명에 의한 데이타 신장블럭을 나타낸 구성도.2 is a block diagram showing a data decompression block according to the present invention.

제3도는 제2도에서 스위치부(24)의 상세구성도.3 is a detailed configuration diagram of the switch unit 24 in FIG.

제4도는 제2도의 동작을 설명하기 위한 타이밍도.4 is a timing diagram for explaining the operation of FIG.

제5도는 제2도의 동작을 설명하기 위한 순서도.5 is a flow chart for explaining the operation of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

20 : 시스템디코더 22 : 디지탈신호처리기(DSP)20: System decoder 22: Digital signal processor (DSP)

24 : 스위치부 26 : 메모리(RAM)24: switch portion 26: memory (RAM)

28 : D/A변환부 241∼244 : 3상버퍼28: D / A converter 241 to 244: 3-phase buffer

본 발명은 압축된 영상/음성데이타를 신장하는 A/V디코더에 관한 것으로, 특히 데이타를 입력받는데 소요되는 시간을 최소화 할 수 있는 A/V디코더의 데이타 입력제어회로에 관한 것이다.The present invention relates to an A / V decoder that extends compressed video / audio data, and more particularly, to a data input control circuit of an A / V decoder that can minimize the time required for receiving data.

제1도는 일반적인 데이타 신장블럭의 구성을 나타낸 것이다. 제1도에서, 시스템디코더(10)는 소정의 기록매체로부터 독출된 압축데이타를 입력받아 에러를 정정한다. 시스템디코더(10)는 디지탈신호처리기(Digital Signal Processor; DSP)(12)로부터 데이타 요구신호(data request)가 발생되면, 에러정정된 압축데이타를 디지탈신호처리기(12)로 전송한다. 디지탈신호처리기(12)는 시스템디코더(10)로부터 인가받은 압축데이타를 메모리(RAM)(14)에 저장한다. 저장이 완료되면, 디지탈신호처리기(12)는 메모리(14)에 저장한 데이타를 읽어들여 신장한다. 그리고, 신장된 데이타를 후단의 D/A변환부(16)로 출력한다. 그러면, D/A변환부(16)는 입력받은 데이타를 아날로그신호로 변환하여 모니터나 스피커등을 통해 출력할 수 있도록 한다.1 shows the structure of a general data decompression block. In FIG. 1, the system decoder 10 receives compressed data read out from a predetermined recording medium and corrects an error. The system decoder 10 transmits the error-corrected compressed data to the digital signal processor 12 when a data request signal is generated from the digital signal processor (DSP) 12. The digital signal processor 12 stores compressed data received from the system decoder 10 in a memory (RAM) 14. When the storing is completed, the digital signal processor 12 reads out the data stored in the memory 14 and expands it. The decompressed data is then output to the D / A converter 16 at the next stage. Then, the D / A converter 16 converts the input data into an analog signal and outputs the same through a monitor or a speaker.

그러나, 이와같이 일반적인 디지탈신호처리기(12)는 시스템디코더(10)로부터 데이타를 입력받아 이를 메모리(14)에 저장하는데 시간이 많이 소요된다. 따라서, 디지탈신호처리기(12)에서 데이타를 복원하는 시간이 상대적으로 부족하게 되어 실시간처리를 할 수 없는 문제점이 있었다.However, the general digital signal processor 12 takes a long time to receive data from the system decoder 10 and store it in the memory 14. Therefore, there is a problem that the time for restoring data in the digital signal processor 12 is relatively insufficient, and thus real-time processing cannot be performed.

이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 입력데이타를 디지탈신호처리기를 거치지 않고 직접 메모리에 기록하므로 A데이타를 입력받는 시간을 최소화하고, 압축데이타를 신장하는데 좀 더 시간을 할당할 수 있도록 하는 A/V디코더의 데이타 입력제어회로를 제공함에 있다.An object of the present invention for solving such a problem is to record the input data directly to the memory without going through the digital signal processor, so that the time to receive the A data is minimized, so that more time can be allocated to extend the compressed data. A / V decoder provides a data input control circuit.

이와 같은 목적을 달성하기 위한 본 발명에 의한 A/V디코더의 데이타 입력제어회로는, 소정의 기록매체로부터 독출된 압축데이타를 입력받아 신장하기 위한 회로에 있어서, 메모리(RAM)와, 상기 압축데이타를 입력받아, 디지탈신호처리기(DSP)로부터 데이타 요구신호를 인가받을 때 상기 메모리로 입력받은 데이타를 전송하는 시스템디코더와, 상기 데이타 요구신호에 따라 상기 시스템디코더로부터 전송받는 데이타를 싱기 메모리에 기록하거나, 상기 메모리에 기록된 데이타를 독출하여 디지탈신호처리기로 전송하는 스위치부, 및 상기 스위치부를 통해 상기 메모리로부터 독출된 데이타를 입력받아 신장하는 디지탈신호처리기를 포함한다.The data input control circuit of the A / V decoder according to the present invention for achieving the above object comprises a memory (RAM) and the compressed data in a circuit for receiving and expanding compressed data read out from a predetermined recording medium. When receiving a data request signal from the digital signal processor (DSP), the system decoder for transmitting the data received to the memory, and in accordance with the data request signal to write the data received from the system decoder in the singer memory or And a switch unit which reads the data recorded in the memory and transmits the data to the digital signal processor, and a digital signal processor which receives and expands the data read from the memory through the switch unit.

이하, 첨부한 제2도 내지 제5도를 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 2 to 5.

제2도는 본 발명에 의한 데이타 신장블럭의 구성을 나타낸 것이다. 제2도의 본 발명에서 시스템디코더(20)는 압축데이타를 입력받는다. 시스템디코더(20)는 압축데이타(datal)및 메모리(26)내의 기록위치를 나타내는 어드레스(addr1)를 스위치부(24)로 출력한다. 그리고, 데이타가 전송중임을 나타내는 신호를 발생하여 디지탈신호처리기(22)의 'P2'단자로 출력한다. 디지탈신호처리기(22)는 'P1'단자로 데이타 요구신호를 발생한다. 그리고, 데이타 요구신호를 시스템디코더(20) 및 스위치부(24)로 출력한다. 디지탈신호처리기(22)는 또한, 메모리(26)에서 데이타의 독출위치를 나타내는 어드레스(addr2)를 스위치부(24)로 출력한다. 스위치부(24)는 시스템디코더(20) 또는 디지탈신호처리기(22)로부터 인가받는 어드레스(addr)를 메모리(26)로 출력하며, 시스템디코더(20)로부터 압축데이타(datal)를 입력받아 메모리(26)로 출력하고, 메모리(26)로부터 독출한 데이타(data2)를 입력받아 디지탈신호처리기(22)로 출력한다. 그리고, 디지탈신호처리기(22(는 신장된 데이타를 D/A변환부(28)로 출력한다.2 shows the configuration of a data decompression block according to the present invention. In the present invention of FIG. 2, the system decoder 20 receives compressed data. The system decoder 20 outputs the compressed data dad and an address addr1 indicating the recording position in the memory 26 to the switch section 24. A signal indicating that data is being transmitted is generated and output to the 'P2' terminal of the digital signal processor 22. The digital signal processor 22 generates a data request signal to the 'P1' terminal. The data request signal is then outputted to the system decoder 20 and the switch section 24. The digital signal processor 22 also outputs an address addr2 indicating the data read position from the memory 26 to the switch section 24. The switch unit 24 outputs an address (addr) received from the system decoder 20 or the digital signal processor 22 to the memory 26, and receives compressed data from the system decoder 20 to receive the memory ( 26, and receives the data data2 read out from the memory 26 and outputs it to the digital signal processor 22. Then, the digital signal processor 22 (outputs the decompressed data to the D / A converter 28).

제3도는 제2도에서 스위치부(24)를 상세하게 나타낸 회로도이다. 스위치부(24)는 4개의 3상버퍼(tristate buffer)로 구성된다. 더 자세하게 설명하면, 제1버퍼(241)는 시스템디코더(20)로부터 어드레스(addr1)를 입력받고, 제2버퍼(242)는 디지탈신호처리기(22)로부터 어드레스(addr2)를 입력받고, 제2버퍼(242)는 디지탈신호처리기(22)로부터 어드레스(addr2)를 입력받아 메모리(26)로 출력한다. 제3버퍼(243)는 시스템디코더(20)로부터 압축데이나(datal)를 입력받아 메모리(26)로 출력한다. 그리고, 제4버퍼(244)는 메모리(26)로부터 압축데이타(data2)를 입력받아 디지탈신호처리기(22)로 출력한다. 버퍼들(241∼244)은 각각의 선택단자로, 디지탈신호처리기(22)의 ‘P1’단자로부터의 신호를 입력받는 것에 의해 온/오프상태가 결정된다. 이때, 제1 및 제3버퍼(241, 243)에는 ‘P1’단자로부터의 신호가 반전입력된다.3 is a circuit diagram illustrating the switch unit 24 in detail in FIG. The switch unit 24 is composed of four tristate buffers. In more detail, the first buffer 241 receives the address addr1 from the system decoder 20, the second buffer 242 receives the address addr2 from the digital signal processor 22, and the second buffer 241 receives the address addr2. The buffer 242 receives the address addr2 from the digital signal processor 22 and outputs it to the memory 26. The third buffer 243 receives the compressed data from the system decoder 20 and outputs the compressed data to the memory 26. The fourth buffer 244 receives the compressed data data2 from the memory 26 and outputs the compressed data data2 to the digital signal processor 22. The buffers 241 to 244 are selected terminals, and the on / off state is determined by receiving a signal from the 'P1' terminal of the digital signal processor 22. In this case, signals from the 'P1' terminal are inverted into the first and third buffers 241 and 243.

이와같이 구성된 본 발명의 동작을 제4도 및 제5도를 참조하여 좀더 자세히 설명하면 다음과 같다.The operation of the present invention configured as described above will be described in more detail with reference to FIGS. 4 and 5 as follows.

시스템디코더(20)는 소정의 기록매체로부터 독출된 압축데이타를 입력받는다. 시스템디코더(20)는 입력받은 데이타를 에러정정하고, 일정한 형태로 정렬한다. 디지탈신호처리기(22)는 동작초기에 'P1'단자를 통해 로우레벨의 데이타 요구신호를 발생한다(단계 100). 그리고, 미도시한 타이머를 초기값으로 설정한다(단계110). 디지탈신호처리기(22)는 ‘P1’단자로 로우레벨신호를 발생할 때 대기(waiting)상태가 된다(제4도의 ‘A’). 시스템디코더(20)는 디지탈신호처리기(22)로부터 데이타 요구신호가 인가될 때 에러정정된 압축데이타를 스위치부(24)로 출력한다. 그리고, 현재 데이타가 전송중임을 나타내는 로우레벨신호를 발생하여 디지탈신호처리기(22)의 ‘P2’단자로 출력한다.The system decoder 20 receives compressed data read out from a predetermined recording medium. The system decoder 20 corrects the received data and sorts the data in a predetermined form. The digital signal processor 22 generates a low level data request signal through the 'P1' terminal at the beginning of operation (step 100). Then, the timer (not shown) is set to an initial value (step 110). The digital signal processor 22 enters a waiting state when a low level signal is generated through the 'P1' terminal ('A' in FIG. 4). The system decoder 20 outputs the error-corrected compressed data to the switch section 24 when the data request signal is applied from the digital signal processor 22. A low level signal indicating that data is currently being transmitted is generated and output to the 'P2' terminal of the digital signal processor 22.

좀 더 자세히 설명하면, 디지탈신호처리기(22)로부터의 데이타 요구신호는 스위치부(24)에도 입력된다. 이때, 스위치부(24)의 제1 및 제3버퍼(241,243)에는 데이타 요구신호가 반전입력되므로 선택단자에는 하이레벨신호가 입력된다. 따라서, 제1 및 제3버퍼(241,243)는 온(on)상태가 되며, 시스템디코더(20)로부터 인가되는 압축데이타(datal)와, 이 데이타의 메모리(26)에서의 기록위치를 나타내는 어드레스(addrl)를 메모리(26)로 출력한다.In more detail, the data request signal from the digital signal processor 22 is also input to the switch unit 24. At this time, since the data request signal is inverted to the first and third buffers 241 and 243 of the switch unit 24, a high level signal is input to the selection terminal. Therefore, the first and third buffers 241 and 243 are turned on, and the compressed data applied from the system decoder 20 and the address indicating the recording position in the memory 26 of the data ( addrl) is output to the memory 26.

이때, 제2 및 제4버퍼(242, 244)는 오프(off)상태이다.At this time, the second and fourth buffers 242 and 244 are in an off state.

메모리(26)에 데이타의 기록이 완료되면, 시스템디코더(20)는 디지탈신호처리기(22)의 ‘P2’단자로 데이타의 전송이 완료되었음을 나타내는 하이레벨신호를 출력한다. 디지탈신호처리기(22)는 대기상태에서 'P2'단자로 하이레벨신호가 입력되는 지를 판단한다(단계 120). 'P2'단자로 하이레벨신호가 인가되면 디지탈신호처리기(22)는 'P1'단자의 출력신호를 또한, 하이레벨상태로 만든다. 이때, 시스템디코더(20)는 대기상태가 되며(제4도의 'B'), 디지탈신호처리기(22)는 메모리(26)에 기록된 데이타를 읽어들여 신장한다. 즉, 스위치부(24)의 제2 및 제4버퍼(242,244)는 디지탈신호처리기(22)의 'P1'단자로 부터 하이레벨신호를 선택단자로 입력받는 것에 의해 온상태가 된다. 따라서, 제2버퍼(242)는 디지탈신호처리기(22)로부터 인가되는 어드레스(addr2)를 메모리(26)로 출력한다. 그러면, 제4버퍼(244)는 메모리(26)내의 어드레스(addr2)가 지정하는 위치로부터 독출된 데이타(data2)를 입력받아 디지탈신호처리기(22)로 출력한다. 디지탈신호처리기(22)는 메모리(26)로부터 입력받은 데이타를 신장한다(단계 130). 그리고, 신장된 데이타를 D/A변환부(28)로 출력한다. 한편, 디지탈신호처리기(22)는 단계 120에서 'P2'단자의 신호가 하이레벨이 아니라고 판단된 경우, 타이머를 통해 기설정한 시간(T)이 경과했는지를 판단한다(단계140). 단계 140에서 기설정한 시간이 경과했다고 판단되면, 에러모드로 데이타를 신장하고(단계 150) 단계 100부터 과정을 반복수행한다. 타이머는 데이타의 입력동작에는 무관하나, 시스템디코더(20)에서 기설정한 기간내에 데이타를 전송하지 못할 경우에 대한 대책이다.When writing of data to the memory 26 is completed, the system decoder 20 outputs a high level signal indicating that data transfer is completed to the 'P2' terminal of the digital signal processor 22. The digital signal processor 22 determines whether a high level signal is input to the 'P2' terminal in the standby state (step 120). When a high level signal is applied to the 'P2' terminal, the digital signal processor 22 also makes the output signal of the 'P1' terminal high. At this time, the system decoder 20 is in a standby state ('B' in FIG. 4), and the digital signal processor 22 reads the data recorded in the memory 26 and expands it. That is, the second and fourth buffers 242 and 244 of the switch unit 24 are turned on by receiving a high level signal from the 'P1' terminal of the digital signal processor 22 as the selection terminal. Accordingly, the second buffer 242 outputs the address addr2 applied from the digital signal processor 22 to the memory 26. Then, the fourth buffer 244 receives the data data2 read from the position indicated by the address addr2 in the memory 26 and outputs it to the digital signal processor 22. The digital signal processor 22 expands the data received from the memory 26 (step 130). The decompressed data is then output to the D / A converter 28. On the other hand, if it is determined in step 120 that the signal of the 'P2' terminal is not at the high level, the digital signal processor 22 determines whether the predetermined time T has elapsed through the timer (step 140). If it is determined in step 140 that the predetermined time has elapsed, the data is extended in the error mode (step 150) and the process is repeated from step 100. The timer is a countermeasure for the case where the data is not transmitted within the period set by the system decoder 20 although it is irrelevant to the data input operation.

시스템디코더(20)와 디지탈신호처리기(22)는 통상 'A'와 'B'의 상태를 반복한다. 'A'가 진행되는 시간은 ''B'에 비해 극히 작은 시간이지만, 종래기술과 비교해 볼 때, 본 발명은 디코딩을 수행하는 'B'에 좀 더 많은 시간이 할당된다. 따라서, 본 발명에 의한 A/V디코더의 데이타 입력제어회로는 비교적 처리속도가 느린 디지탈신호처리기를 사용하더라도 데이타의 입력시간을 최소화하여 입력된 데이타를 실시간으로 처리할 수 있도록 하는 효과를 가져온다.The system decoder 20 and the digital signal processor 22 usually repeat the states of 'A' and 'B'. The time that 'A' proceeds is extremely small compared to 'B', but in comparison with the prior art, the present invention allocates more time to 'B' which performs decoding. Therefore, the data input control circuit of the A / V decoder according to the present invention has the effect of minimizing the data input time and processing the input data in real time even when using a digital signal processor having a relatively slow processing speed.

Claims (4)

소정의 기록매체로부터 독출된 압축데이타를 입력받아 신장하기 위한 회로에 있어서, 메모리(RAM); 상기 압축데이타를 입력받아, 디지탈신호처리기(DSP)로부터 데이타 요구신호를 인가받을 때 상기 메모리로 입력받은 데이타를 전송하는 시스템디코더; 상기 데이타 요구신호에 따라 상기 시스템디코더로부터 전송받는 데이타를 상기 메모리에 기록하거나, 상기 메모리에 기록된 데이타를 독출하여 디지탈신호처리기로 전송하는 스위치부; 및 상기 스위치부를 통해 상기 메모리로부터 독출된 데이타를 입력받아 신장하는 디지탈신호처리기를 포함하는 A/V디코더의 데이타입력제어회로.A circuit for receiving and decompressing compressed data read out from a predetermined recording medium, comprising: a memory; A system decoder which receives the compressed data and transmits the data input to the memory when a data request signal is received from a digital signal processor (DSP); A switch unit which writes data received from the system decoder in the memory according to the data request signal, or reads the data recorded in the memory and transmits the data to the digital signal processor; And a digital signal processor configured to receive and expand data read from the memory through the switch unit. 제1항에 있어서, 상기 스위치부는 상기 데이타 요구신호를 입력받을 때 온(ON)상태가 되어, 상기 시스템디코더로부터 전송받는 데이타를 상기 메모리로 출력하는 제1-3상버퍼; 및 상기 데이타 요구신호를 반전입력받을 때 온(ON)상태가 되어, 상기 메모리로부터 독출된 데이타를 상기 디지탈신호처리기로 출력하는 제 2-3상버퍼를 포함하는 것을 특징으로 하는 A/V디코더의 데이타 입력제어회로.The memory device of claim 1, wherein the switch unit comprises: a first-third buffer configured to be turned on when the data request signal is input, and to output data received from the system decoder to the memory; And a 2-3 phase buffer which is turned on when the data request signal is inverted and outputs data read from the memory to the digital signal processor. Data input control circuit. 제1항에 있어서, 상기 시스템디코더는 상기 메모리로 데이타를 전송할때, 현재 데이타를 전송하고 있음을 나타내는 신호를 발생하여 상기 디지탈신호처리기로 출력하는 것을 특징으로 하는 A/V디코더의 데이타 입력제어회로.The data input control circuit of claim 1, wherein the system decoder generates a signal indicating that the data is currently being transmitted to the memory and outputs the signal to the digital signal processor when the data is transmitted to the memory. . 제3항에 있어서, 상기 디지탈신호처리기는 상기 시스템디코더로부터 데이타 전송신호를 인가받을 때 동작대기상태가 되는 것을 특징으로 하는 A/V디코더의 데이타 입력제어회로.4. The data input control circuit of an A / V decoder according to claim 3, wherein the digital signal processor enters an operation standby state when a data transmission signal is applied from the system decoder.
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