KR0140437B1 - Pll synthesizer - Google Patents
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- 238000000034 method Methods 0.000 claims description 7
- 238000001914 filtration Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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Abstract
본 발명에 의한 피엘엘 방식의 주파수 합성기는 입력 주파수신호와 출력 주파수신호가 비교되어 각 신호간의 주파수 차 및 위상 차에 대응되는 오차신호 전류가 출력되는 위상검출기와, 오차신호 전류가 입력되어서, 오차신호 전류중에 포함되어 있는 직류 전류성분을 필터링하여 제어전압으로 출력시키는 저역통과필터와, 제어전압이 입력되어 그 제어전압에 대응되는 출력 주파수신호를 발생시키되, 출력이 위상검출기와 궤환루프로서 접속되어 있는 전압제어발진기와, 입력 주파수신호가 입력되는 분할기와, 위상검출기에서 입력 주파수신호와 출력 주파수신호가 비교되는 신호가 입력되어, 각 신호간의 주파수와 위상이 일치하면 로우신호를 출력하고, 각 신호간의 주파수와 위상이 일치하지 않으면 하이신호를 출력하는 자기 검출기와, 분할기와 자기 검출기의 출력신호가 각각 입력되어서, 전압제어발진기의 동작을 제어하는 제어신호를 출력하는 제어회로부를 포함하여 이루어진다.The PEL type frequency synthesizer according to the present invention is a phase detector for comparing an input frequency signal and an output frequency signal, and outputting an error signal current corresponding to a frequency difference and a phase difference between the respective signals, and an error signal current is input, A low pass filter for filtering the DC current components included in the signal current and outputting them as a control voltage, and a control voltage is input to generate an output frequency signal corresponding to the control voltage. The output is connected as a phase detector and a feedback loop. A voltage-controlled oscillator, a divider to which an input frequency signal is input, and a signal to which an input frequency signal and an output frequency signal are compared by a phase detector are input. When the frequency and phase between the signals match, a low signal is output. Magnetic detector that outputs high signal when frequency and phase do not match Be the output signal of the magnetic detector type, respectively, it comprises a control circuit for outputting a control signal for controlling the operation of the voltage-controlled oscillator.
Description
제 1 도는 종래의 피엘엘 방식의 주파수 합성기의 실시예를 도시한 블럭도.1 is a block diagram showing an embodiment of a conventional PEL type frequency synthesizer.
제 2 도는 본 발명에 의한 피엘엘 방식의 주파수 합성기를 설명하기 위한 도면.2 is a view for explaining a PEL type frequency synthesizer according to the present invention.
본 발명은 피엘엘(PLL;Phase Locked Loop) 방식의 주파수 합성기에 관하 것으로, 특히 전원 전압 변동에 무관하게 동작되도록 한 피엘엘 방식의 주파수 합성기에 관한 것이다. 일반적으로 주파수 합성기는 신호발생기나 여러 통신기기에 널리 사용되고 있으며, 입력 신호 주파수의 정수배에 해당하는 주파수의 출력신호를 얻는 회로이다. 또한 주파수 합성기는 집적회로의 공정기술이 발달하기 이전에는 규모가 크고, 복잡한 시스템 (System)으로 구성되었으나, 최근에는 피엘엘(PLL)방식을 이용한 주파수 합성기가 집적회로화됨에 따라 하나의 칩으로 구현 가능하게 되었다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer of a PLL (Phase Locked Loop) method, and more particularly to a frequency synthesizer of a PLL type that is operated regardless of a power supply voltage variation. In general, the frequency synthesizer is widely used in signal generators and various communication devices, and is a circuit that obtains an output signal having a frequency corresponding to an integer multiple of the input signal frequency. In addition, the frequency synthesizer was composed of a large and complex system before the process technology of the integrated circuit was developed. However, in recent years, the frequency synthesizer using the PLL method is integrated into a single chip as the frequency synthesizer is integrated into a circuit. It became possible.
제 1 도는 종래의 피엘엘 방식의 주파수 합성기를 개략적으로 도시한 블럭(block)도로서, 이하 첨부된 도면을 참고로 종래의 피엘엘 방식의 주파수 합성기를 설명하면 다음과 같다. 종래의 피엘엘 방식의 주파수 합성기는 제 1 도에 도시된 바와 같이, 입력 주파수신호와 출력 주파수신호가 비교되어 각 신호간의 주파수 차 및 위상 차에 대응되는 오차신호 전류(θe )가 출력되는 위상검출기(Phase detector)와, 위상검출기에서 출력되는 오차신호 전류가 입력되어서, 오차신호 전류중에 포함되어 있는 직류 전류성분를 필터링(filtering)하여 제어전압(control voltage) (Vc)으로 출력시키는 저역통과필터(low pass filter)와, 저역통과필터에서 출력되는 제어 전압이 입력되어 그 제어전압에 대응되는 출력 주파수신호를 발생시키되, 출력이 위상검출기와 궤환루프(feedback loop)로서 접속되는 전압제어발진기(voltage controlled oscillator)를 포함하여 이루며, 전압제업발전기에서 발생되되, 그 주파수와 위상이 입력 주파수신호의 주파수 및 위상과 일치되지 않는 출력 주파수신호는 위사검출기로 궤환되고, 입력 주파수신호의 주파수신호의 주파수와 위상이 일치하는 출력 주파수신호는 출력된다.FIG. 1 is a block diagram schematically showing a conventional PEL type frequency synthesizer. Hereinafter, a conventional PEL type frequency synthesizer will be described with reference to the accompanying drawings. As shown in FIG. 1, a conventional PEL type frequency synthesizer is a phase detector in which an input signal and an output frequency signal are compared to output an error signal current θe corresponding to a frequency difference and a phase difference between the respective signals. (Phase detector) and the error signal current output from the phase detector is input, the low pass filter (filter) for filtering the DC current components included in the error signal current to output to the control voltage (Vc) (low) a pass filter and a control voltage output from the low pass filter are input to generate an output frequency signal corresponding to the control voltage, the output being a voltage controlled oscillator connected to the phase detector as a feedback loop. Is generated from the voltage generator, and its frequency and phase do not match the frequency and phase of the input frequency signal. The output frequency signal is fed back to the weft detector, the output frequency signal to the frequency and phase of the frequency signal of the input frequency signal matching is output.
이하 종래의 피엘엘 방식의 주파수 합성기의 동작을 설명한다.Hereinafter, the operation of the conventional PLL-type frequency synthesizer will be described.
종래의 피엘엘 방식의 주파수 합성기에서는 전압제어발진기에서 발생되는 출력 주파수신호는 위상검출기로 입력되어 입력 주파수신호와 비교되며, 이 두신호의 주파수차 및 위상차는 위상검출기에서 출력전류로 바뀌어서 오차신호 전류로서 출력되고, 이 오차신호 전류는 저역통과필터로 입력되어서 직류 전류성분만이 얻어지게 되고 이를 제어전압으로서 출력시킨다.In the conventional PEL-type frequency synthesizer, the output frequency signal generated by the voltage controlled oscillator is input to the phase detector and compared with the input frequency signal. The frequency difference and the phase difference of the two signals are changed to the output current in the phase detector, thereby causing an error signal current. This error signal current is input to the low pass filter so that only a DC current component is obtained and outputted as a control voltage.
그리고 저역통과필터에서 출력되는 제어전압은 전압제어발진기로 입력되어서 그에 대응되는 출력 주파수신호를 발생시키며, 출력 주파수신호의 주파수 및 위상이 입력 주파수신호와 일치될때까지 궤환을 되풀이하게 되고, 결국 출력 주파수신호와 입력주파수신호의 주파수와 위상이 일치하게 되면, 루푸(loop)가 인정한 상태로 되고, 이와 같이 안정된 상태를 피엘엘(PLL)이 락(lock)되었다고 하며, 이를 피엘엘 특성이라고 한다.The control voltage output from the low pass filter is input to the voltage controlled oscillator and generates an output frequency signal corresponding thereto, and the feedback is repeated until the frequency and phase of the output frequency signal match the input frequency signal. When the frequency and phase of the signal and the input frequency signal coincide with each other, the loop is recognized, and the stable state is called PLL, and this is called the PIEL characteristic.
즉, 종래의 피엘엘 방식의 주파수 합성기에서는 저역통과필터에서 출력되는 제어전압이 입력되어 그에 대응되는 출력 주파수신호를 발생시키는 전압제어발진기가 피엘엘 특성의 중요한 요소가 되고 있다.That is, in the conventional PLL type frequency synthesizer, a voltage controlled oscillator for inputting a control voltage output from the low pass filter and generating an output frequency signal corresponding thereto becomes an important element of the PEL characteristic.
그러나 종래의 피엘엘 방식의 주파수 합성기에서는 저역통과필터에서 출력된 제어전압이 입력되어서 그에 대응되는 출력 주파수신호를 출력시키는 동작을 하는 전압제어발진기를 동작시키기 위해 인가되는 전원 전압이 변동하게 되면 오동작하게 되는 경우가 발생되었으며, 이로 인하여 피엘엘 방식의 주파수 합성기 자체의 동작 신뢰성을 저하시키는 원인이 되고 있다.However, in the conventional PEL-type frequency synthesizer, when the control voltage output from the low pass filter is input and the voltage applied to operate the voltage controlled oscillator which operates the output frequency signal corresponding thereto is changed, it malfunctions. In this case, this causes the operation reliability of the PEL type frequency synthesizer itself.
즉, 종래의 피엘엘 방식의 주파수 합성기에서의 전압제어발진기는 보통 5볼트[V ;Volt]용으로 고정되어 설계되며, 이를 3.3볼트[V]용으로 사용하게 되면, 회로중에 흐르는 전류가 정상치보다 작아지게 되어서 원하는 이득(gain)을 얻지 못하게 되며, 이를 해결하기 위해서는 전압제어발생기에 전원 전압의 변동을 검출하기 위한 전압검출회로가 부가되어야 하거나, 또는 각각의 전원 전압에 대응되는 각각의 전압제어발생기가 필요하게 되었다.That is, the voltage controlled oscillator in the conventional PEL type frequency synthesizer is usually fixed and designed for 5 volts [V], and when it is used for 3.3 volts [V], the current flowing in the circuit is higher than the normal value. As a result, the desired gain is not obtained, and in order to solve this problem, a voltage detecting circuit for detecting a change in the power supply voltage must be added to the voltage control generator, or each voltage control generator corresponding to each power supply voltage is provided. Was needed.
본 발명은 이러한 문제를 해결하기 위해 안출된 것으로, 피엘엘 방식의 주파수 합성기에 있어서, 전원 전압 변동에 상관없이 원하는 이득을 얻을 수 있도록 전압제어발진기를 제공하고자 하는 것이 그 목적이다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and it is an object of the present invention to provide a voltage controlled oscillator so that a desired gain can be obtained regardless of a power supply voltage variation in a PEL type frequency synthesizer.
본 발명에 의한 피엘엘 방식의 주파수 합성기는 입력 주파수신호와 출력 주파수신호가 비교되어 각 신호간의 주파수 차 및 위상 차에 대응되는 오차신호 전류가 출력되는 위상검출기와, 오차신호 전류가 입력되어서, 오차신호 전류중에 포함되어 있는 직류 전류성분를 제어전압으로 출력시키는 저역통과필터와, 제어 전압이 입력되어 그 제어전압에 대응되는 출력 주파수신호를 발생키기되, 출력이 위상검출기와 궤환루프로서 접속되어 있는 전압제어발진기와, 입력 주파수신호가 입력되는 분할기(divider)와, 위상검출기에서 입력 주파수신호와 출력 주파수신호가 비교되는 신호가 입력되어, 각 신호간의 주파수와 위상이 일치하면 로우(low)신호를 출력하고, 각 신호간의 주파수와 위상이 일치하지 않으면 하이(high)신호를 출력하는 자기 검출기 (lock detector)와, 분할기와 자기 검출기의 출력신호가 각각 입력되어서, 전압제어발진기의 동작을 제어하는 제어신호를 출력하는 제어회로(control circuit)부를 포함하여 이루어진다.The PEL type frequency synthesizer according to the present invention is a phase detector for comparing an input frequency signal and an output frequency signal, and outputting an error signal current corresponding to a frequency difference and a phase difference between the respective signals, and an error signal current is input, A low pass filter for outputting a DC current component included in the signal current as a control voltage, and a control voltage is input to generate an output frequency signal corresponding to the control voltage, the output being connected as a phase detector and a feedback loop. A control oscillator, a divider to which an input frequency signal is input, and a signal to which an input frequency signal and an output frequency signal are compared are input by a phase detector, and output a low signal when the frequency and phase of each signal match. And a magnetic detector that outputs a high signal if the frequency and phase of each signal do not match. and a control circuit unit for inputting output signals of the divider and the magnetic detector, respectively, to output a control signal for controlling the operation of the voltage controlled oscillator.
제 2 도는 본 발명에 의한 피엘엘 방식의 주파수 합성기를 설명하기 위한 도면으로, 제 2 도의 (a)는 본 발명에 의한 피엘엘 방식의 주파수 합성기의 실시예를 도시한 블럭도이고, 제 2 도의 (b)는 본 발명에 의한 피엘엘 방식의 주파수 합성기에서 전압제어발진기의 실시예를 도시한 회로도이고, 제 2 도의 (c)는 본 발명에 의한 피엘엘 방식의 주파수 합성기에서 제어회로부의 실시예를 도시한 회로도이며, 제 2 도의 (d)는 제 2 도의 (c)도에서 제시된 제어회로부의 동작을 설명하기 위한 타이밍(timing)도이다.FIG. 2 is a view for explaining the PEL type frequency synthesizer according to the present invention. FIG. 2 (a) is a block diagram showing an embodiment of the PEL type frequency synthesizer according to the present invention. (b) is a circuit diagram showing an embodiment of a voltage controlled oscillator in a PEL type frequency synthesizer according to the present invention, and (c) of FIG. 2 is an embodiment of a control circuit part in a PEL type frequency synthesizer according to the present invention. Is a timing diagram for explaining the operation of the control circuit part shown in (c) of FIG.
이하 첨부된 도면을 참고로 본 발명에 의한 피엘엘 방식의 주파수 합성기의 구성 및 동작을 설명하면 다음과 같다.Referring to the configuration and operation of the PEL frequency synthesizer according to the present invention with reference to the accompanying drawings as follows.
본 발명에 의한 피엘엘 방식의 주파수 합성기는 제 2 도의 (a)에 도시된 바와 같이, 입력 주파수신호와 출력 주파수신호가 비교되어 각 신호간의 주파수 차 및 위상 차에 대응되는 오차신호 전류(θ'e )가 출력되는 위상검출기와 오차신호 전류가 입력되어서, 오차신호 전류중에 포함되어 있는 직류 전류성분를 필터링하여 제어전압(V'c)으로 출력시키는 저역통과필터와, 제어전압이 입력되어 그 제어전업에 대응되는 출력 주파수신호를 발생시키되, 출력이 위상검출기와 궤환루프로서 접속되어 있는 전압제어발진기와, 입력 주파수신호가 입력되어서 1/N(N은 양수)으로 분주되어 출력되는 분할기와, 위상검출기에서 입력 주파수신호와 출력 주파수신호가 비교되는 신호가 입력되어 각 신호간의 주파수와 위상이 일치하면 로우신호를 출력하고 각 신호간의 주파수와 위상이 일치하지 않으면 하이신호를 출력하는 자기 검출기와, 분할기와 자기 검출기의 출력신호가 각각 입력되어서 전압제어발진기의 동작을 제어하는 제어신호를 출력하는 제어회로부를 포함하여 이루어진다.As shown in (a) of FIG. 2, the PEL type frequency synthesizer according to the present invention compares an input frequency signal and an output frequency signal, and thus an error signal current θ ′ corresponding to a frequency difference and a phase difference between the signals. e) outputs a phase detector and an error signal current, outputs a low pass filter that filters the DC current components included in the error signal current and outputs it as a control voltage (V'c), and a control voltage. A voltage controlled oscillator having an output frequency signal corresponding to the output signal, the output of which is connected as a phase detector and a feedback loop, a divider which is divided into 1 / N (N is a positive number) and outputted after input frequency signal is input, and a phase detector When the input frequency signal and the output frequency signal are compared, the signal is inputted. If the frequency and phase of each signal match, the low signal is output Be inputted with the magnetic detector, divider and the output signal of the magnetic detector to the frequency and phase of the output do not match, a high signal comprise a control circuit for outputting a control signal for controlling the operation of the voltage-controlled oscillator.
이때, 분할기의 분주비는 위상검출기에서 출력 주파수신호와 입력 주파수신호 간의 주파수 및 위상을 비교하여 자기 검출기로 입력되는 시간을 계산하여 분주비 즉, N값을 충분히 크게 하여 설계한다.At this time, the division ratio of the divider is designed by comparing the frequency and phase between the output frequency signal and the input frequency signal in the phase detector, calculating the time input to the magnetic detector, and sufficiently increasing the division ratio, that is, the N value.
그리고 전압제어발진기는 제 2 도의 (b)에 도시된 바와 같이, 전원 전압이 인가되는 저항(R)과, 저항에 직렬연결되어 게이트(gate)전극에 저역통과필터에서 출력되는 제어전압이 인가되는 제 1피모스트랜지스터소자(PMOS transistor)(PM1)와, 제 1피모스트랜지스터소자와 직렬연결되어 다이오드(diode)연결되어 있는 제 1엔모스트랜지스터소자(NMOS transistor)(NM1)와, 제 1엔모스트랜지스터소자에 직렬연결되면서 접지되어 게이트전극에 하이의 리셋트(reset)신호가 입력되는 제 2엔모스트랜지스터소자(NM2)와,전원 전압이 인가되어 다이오드 연결되어 있는 제 2피모스트랜지스터소자(PM2)와, 제 2피모스트랜지스터소자에 직렬연결되어 게이트전극이 제 1엔모스트랜지스터소자의 게이트전극과 연결되는 제 3엔모스트랜지스터소자(NM3)와, 제 3엔모스트랜지스터에 직렬연결되면서 접지되어 게이트전극에 하이의 리셋트신호가 입력되는 제 4엔모스트랜지스터소자(NM4)와, 제 2피모스트랜지스터소자와 제 3엔모스트랜지스터소자의 사이에 병렬연결되어 게이트전극이 제 1엔모스트랜지스터소자의 게이트전극과 연결되는 제5엔모스트랜지스터소자(NM5)와, 제 4엔모스트랜지스터소자와 직렬연결되면서 접지되어 게이트전극에는 제어회로부에서 출력되는 제어신호가 입력되는 제 5엔모스트랜지스터소자(NM6)와, 전원 전압이 인가되어 게이트전극이 제 2피모스트랜지스터의 게이트전극에 연결되는 제 3피모스트랜지스터소자(PM3)와, 제 3피모스트랜지스터소자의 출력이 입력되어서 그에 대응되는 주파수신호를 발생시키는 링발진기(ring oscilator)와, 전원 전압이 공급되고 일단에 링발진기의 출력이 입력되어서 전원 전압과 링발진기의 출력전압 사이의 전압레벨(voltage level)을 맞추어서 출력 주파수신호를 출력시키는 레벨쉬프트(level shift)를 포함하여 이루어진다.As shown in (b) of FIG. 2, the voltage controlled oscillator includes a resistor R to which a power supply voltage is applied, and a control voltage output from a low pass filter to a gate electrode connected to the gate in series. A first PMOS transistor (PM 1 ), a first NMOS transistor (NM 1 ) connected in series with a first PMOS transistor device (diode), and a first PMOS transistor (PM 1 ); The second NMOS transistor NM 2 , which is connected to the NMOS transistor element in series and is grounded, and has a high reset signal input to the gate electrode, and a second PMOS connected to the diode by being supplied with a power supply voltage. A third NMOS transistor device NM 3 and a third NMOS transistor, which are connected in series with the transistor device PM 2 , the second PMOS transistor device, and whose gate electrode is connected with the gate electrode of the first NMOS transistor device; Upright And is grounded while connected to the gate electrode 4 which the reset signal with a high input NMOS transistor element (NM 4), the second is a parallel connection between the PMOS transistor element and the MOS transistor device of claim 3 ¥ a gate electrode of claim A fifth NMOS transistor device NM 5 connected to the gate electrode of the 1 NMOS transistor device and a fifth NMOS transistor device NM 5 connected in series with the fourth NMOS transistor device and grounded to the gate electrode to receive a control signal output from the control circuit unit. The output of the NMOS transistor NM 6 , the third PMOS transistor element PM 3 connected to the gate electrode of the second PMOS transistor by applying a power supply voltage, and the output of the third PMOS transistor element A ring oscillator that is input and generates a frequency signal corresponding thereto, and a power supply voltage is supplied, and an output of the ring oscillator is input to one end of the power supply voltage. Conformity to the voltage level (voltage level) between the output voltage of the ring oscillator comprises a level shift (level shift) for outputting an output frequency signal.
또한 제어회로부는 제 2 도의 (c)에 도시된 바와 같이, 자기 검출기의 출력이 입력되는 배타적논리합게이트(XOR ;exclusive OR gate)소자와, 배타적논리합게이트소자의 출력이 데이타(data)신호(D)로서 입력되고, 분할기의 출력이 클럭(clock)신호(CK)로서 입력되고, 정규출력(Q)에서는 출력을 배타적논리합게이트소자의 다른 입력으로 궤환시키면서, 전압제어발진기의 입력과 연결되어 있는 데이타플립플롭(DFF ;data flip-flop)를 포함하여 이루어진다.In addition, as shown in (c) of FIG. 2, the control circuit unit includes an exclusive OR gate (XOR) element to which the output of the magnetic detector is input, and an output of the exclusive logic gate element is a data signal (D). Data connected to the input of the voltage controlled oscillator while the output of the divider is input as the clock signal CK, and the output of the divider is fed back to the other input of the exclusive logic gate element at the normal output Q. This includes flip-flops (DFF).
이때, 데이타플립플롭은 에이지트리거(edge trigger)방식이다.At this time, the data flip-flop is an edge trigger method.
그리고 상술한 제어회로부의 동작을 제 2 도의 (d)도를 참고로 하여 설명하면 다음과 같다.The operation of the control circuit unit described above will be described with reference to FIG. 2 (d) as follows.
즉, 본 발명에 의한 피엘엘 방식의 주파수 합성기에서, 상술한 제어회로부에서는 제 2 도의 (d)도에서 제시된 타이밍도와 같이, 분할기의 출력이 클럭신호로써 입력되고, 자기 검출기의 신호가 하이의 신호로써 입력되면, 출력은 로우에서 하이로 변하게 되면, 자기 검출기의 신호가 하이에서 로우의 신호로 입력되면, 출력은 로우의 신호를 유지하게 된다.That is, in the PEL type frequency synthesizer according to the present invention, in the above-described control circuit section, the output of the divider is input as a clock signal as shown in the diagram (d) of FIG. As input, the output is changed from low to high, and if the signal of the magnetic detector is input from high to low, the output is kept low.
즉, 클럭신호로써 입력되는 분할기의 출력은 입력 주파수신호가 1/N으로 분주되어 출력되는 신호이고, 자기 검출기에서는 입력 주파수신호와 출력 주파수신호의 주파수와 위상이 일치하지 않는 상태로서 하이의 신호가 유지되어 출력되어므로, 제어회로부의 출력은 로우에서 하이의 신호로 변하게 되며, 자기 검출기가 입력 주파수신호와 출력 주파수신호의 주파수와 위상이 일치하는 상태로서 로우의 신호를 출력하게 되면, 데이타플립플롭이 에이지트리거방식이고, 분할기에서는 입력 주파수신호가 충분히 큰 N값으로 분주되어 클럭신호로서 입력되므로, 분할기에서 하이 상태에서 로우의 상태로 된 후, 다음 하이의 상태로 변하기 전까지 자기 검출기의 출력이 이 로우의 상태로 되면, 제어회로부이 출력은 로우의 상태를 유지하게 되는 것이다.That is, the output of the divider input as the clock signal is a signal obtained by dividing the input frequency signal by 1 / N. In the magnetic detector, the frequency of the input frequency signal and the output frequency signal do not match the phase and the high signal. Since it is held and outputted, the output of the control circuit portion changes from a low to a high signal, and when the magnetic detector outputs a low signal in a state in which the frequency and phase of the input frequency signal and the output frequency signal coincide, the data flip-flop In this age-triggered mode, the divider divides the input frequency signal into a sufficiently large N value and inputs it as a clock signal. Therefore, the output of the magnetic detector is maintained until the divider goes from the high state to the low state and then changes to the next high state. When it is in the low state, the control circuit section outputs maintain the low state.
이하 본 발명에 의한 피엘엘 방식의 주파수 합성기의 동작을 설명하겠다.Hereinafter, the operation of the PEL type frequency synthesizer according to the present invention will be described.
본 발명에 의한 피엘엘 방식의 주파수 합성기에서는 저역통과필터에서 출려되는 제어전압이 전압제어발진기 입력 즉, 제 1피모스트랜지스터소자의 게이트전극과 연결되어 입력되고, 이 제어전압에 따라 저항에 전류가 흐르게 된다.In the PEL type frequency synthesizer according to the present invention, the control voltage drawn from the low pass filter is input to the voltage controlled oscillator input, that is, connected to the gate electrode of the first PMOS transistor element, and a current is applied to the resistor according to the control voltage. Will flow.
그리고 저항에 흐르는 전류값은 다음과 같은 식으로 표현될 수 있다.And the current value flowing through the resistance can be expressed by the following equation.
IR = (VCC- VT(PM1)- VC) / RIR = (V CC -V T (PM1) -V C ) / R
이때, IR은 저항에 흐르는 전류값을, VCC는 전원전압을, VT(PM1)는 제 1피모스트랜지스터소자의 문턱전압(threshold voltage)을, VC는 저역통과필터에서 출력되어 제 1모스트랜지스터소자의 게이트전극에 입력되는 제어전압을, R은 저항을 의미한다.In this case, I R is the current value flowing through the resistor, V CC is the power supply voltage, V T ( PM1 ) is the threshold voltage of the first PMOS transistor element, and V C is output from the low pass filter. 1 denotes a control voltage input to the gate electrode of the most transistor element, and R denotes a resistance.
그리고 상술한 식에 의해 표현되는 저항에 흐르는 전류는 제 1엔모스트랜지스터소자에 흐르고, 제 5엔모스트랜지스터소자와 제 7엔모스트랜지스터소자에도 같은 양으로 흐르게 된다.The current flowing through the resistor represented by the above-described formula flows through the first NMOS transistor element, and also flows in the same amount in the fifth NMOS transistor element and the seventh NMOS transistor element.
이때, 전류값의 변화는 제 1엔모스트랜지스터소자 및 제 5엔모스트랜지스터소자와 제7엔모스트랜지스터소자 간의 사이즈(size) 변화에 따라 가능하다.In this case, the change of the current value is possible according to the size change between the first NMOS transistor element, the fifth NMOS transistor element, and the seventh NMOS transistor element.
또한, 제 2, 제 4엔모스트랜지스터소자의 게이트전극에 인가되는 하이의 리셋트신호로서는 전원전압을 게이트전극에 인가한다.The power supply voltage is applied to the gate electrode as a high reset signal applied to the gate electrodes of the second and fourth NMOS transistor elements.
그리고 제어회로부에서는 초기에 출력신호가 로우의 값을 가지면서 전압계어발진기에서 제 6엔모스트랜지스터소자를 오프(off) 시켜서, 제 2피모스트랜지스터소자에 흐르는 전류와 제 3엔모스트랜지스터소자에 흐르는 전류와 그 크기가 같게 된다.In the control circuit section, the output signal is initially set to a low value, and the voltage-grating oscillator turns off the sixth NMOS transistor element so that the current flowing through the second PMOS transistor element and the third NMOS transistor element flows. The current is the same size.
또한 제 3피모스트랜지스터에서는 제 2피모스트랜지스터소자와 같은 크기의 전류가 흐르면서, 링발진기로 전류를 공급하여 이 전류에 대응되는 주파수를 발생시킨다.In addition, in the third PMOS transistor, a current having the same magnitude as that of the second PMOS transistor element flows, and the current is supplied to the ring oscillator to generate a frequency corresponding to the current.
그리고 제어회로부에서 하이의 신호가 출력되면, 제 5, 제 6엔모스트랜지스터소자가 온(on) 상태가 되어서, 제 2, 제 3피모스트랜지스터소자에 흐르는 전류의 양이 증가되고, 따라서 링발진기에서 출력되는 주파수가 증가하게 되며, 최종적으로는 전압제어발진기로 입력되는 입력전압에 대한 출력 주파수신호의 이득이 증가된다.When the high signal is output from the control circuit section, the fifth and sixth NMOS transistor elements are turned on to increase the amount of current flowing through the second and third PMOS transistor elements, and thus the ring oscillator. The output frequency is increased at, and finally the gain of the output frequency signal is increased with respect to the input voltage input to the voltage controlled oscillator.
이때, 링발진기는 다수의 반전소자(inverter)로서 이루어진다.At this time, the ring oscillator is formed as a plurality of inverters (inverters).
그리고 레벨쉬프트에서는 링발진기의 출력전압과 전원전압 사이의 전압레벨을 맞추어서 출력 주파수신호를 출력한다.In the level shift, the output frequency signal is output by matching the voltage level between the output voltage of the ring oscillator and the power supply voltage.
즉, 본 발명에 의한 피엘엘 방식의 주파수 합성기에서는 보통 5볼트[V]용으로 이득이 설계된 전압제어발진기를 구비하고, 전원 전압을 5볼트[V], 3.3볼트[V] 겸용으로 사용할때에, 3.3볼트[V]의 전원 전압이 인가되면 전압제어발진기에서 전원전압이 엔모스트랜지스터소자를 온상태로 동작시켜서 이득이 보장되도록 하고 있으며, 이로 인하여 별도의 3.3볼트[V]용 전압제어발진기 또는 전원 전압을 검출하기 위한 전압검출기 등이 필요없게 된다.That is, in the PEL type frequency synthesizer according to the present invention, a voltage controlled oscillator having a gain designed for 5 volts [V] is usually used, and when the power supply voltage is used for a combination of 5 volts [V] and 3.3 volts [V]. When the supply voltage of 3.3 volts [V] is applied, the power supply voltage in the voltage-controlled oscillator operates the en-mo transistor device in the on state so that the gain is assured. As a result, a separate 3.3-volt [V] voltage-controlled oscillator or There is no need for a voltage detector or the like for detecting the power supply voltage.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950047360A KR0140437B1 (en) | 1995-12-07 | 1995-12-07 | Pll synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950047360A KR0140437B1 (en) | 1995-12-07 | 1995-12-07 | Pll synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970055571A KR970055571A (en) | 1997-07-31 |
| KR0140437B1 true KR0140437B1 (en) | 1998-07-15 |
Family
ID=19438232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950047360A KR0140437B1 (en) | 1995-12-07 | 1995-12-07 | Pll synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0140437B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200056319A (en) * | 2018-11-14 | 2020-05-22 | 숭실대학교산학협력단 | Phase locked loop apparatus and method with lock-in amplifier |
-
1995
- 1995-12-07 KR KR1019950047360A patent/KR0140437B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200056319A (en) * | 2018-11-14 | 2020-05-22 | 숭실대학교산학협력단 | Phase locked loop apparatus and method with lock-in amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970055571A (en) | 1997-07-31 |
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