JPS6382180A - Video signal converter - Google Patents
Video signal converterInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばパーソナルコンピュータ、オフィスコン
ピュータ等のコンピュータより出力される映像信号を、
ＮＴＳＣ，ＰＡＬ、ＳＥＣＡＭ等のテレビジョン放送の
フォーマットによる映像信号に変換する映像信号変換装
置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a method for processing video signals output from a computer such as a personal computer or an office computer.
The present invention relates to a video signal conversion device that converts video signals into video signals in television broadcasting formats such as NTSC, PAL, and SECAM.
本発明においてはメモリに記憶された非インターレース
方式による映像信号がインターレース方式で読み出され
、１フィールド遅れた信号と遅れない信号とが加算され
る。In the present invention, a non-interlaced video signal stored in a memory is read out in an interlaced manner, and a signal delayed by one field and a signal not delayed are added.
最近パーソナルコンピュータが普及し、家庭でも使用さ
れるようになってきた。パーソナルコンピユータは通常
種々の入力を行なうキーボードと、キーボードより入力
された指令、命令を演算、実行する本体と、入力あるい
は実行結果を表示するＣＲＴ等の表示装置とから構成さ
れ、必要に応じさらにプリンタが付加される。Personal computers have recently become widespread and are now being used at home. A personal computer usually consists of a keyboard for performing various inputs, a main body for calculating and executing commands and commands input from the keyboard, and a display device such as a CRT for displaying input or execution results, and a printer as needed. is added.
ところで斯かるコンピュータがその表示装置に所定の表
示を行なわせるために出力する映像信号は非インターレ
ース方式のフォーマットになっており、またＮＴＳＣ，
ＰＡＬ、ＳＥＣＡＭ等のテレビジョン放送のフォーマッ
トに較べ走査線の数も多い。従ってこの映像信号をテレ
ビジョン受像機に表示させると、画像がチラック、所謂
フリッカ現象が起こり、見難いものとなる。By the way, the video signal outputted by such a computer in order to cause the display device to perform a predetermined display is in a non-interlaced format, and is also NTSC,
It also has more scanning lines than television broadcasting formats such as PAL and SECAM. Therefore, when this video signal is displayed on a television receiver, a so-called flicker phenomenon occurs in the image, making it difficult to view.
本発明は映像信号変換装置において、非インターレース
方式による映像信号を記憶するメモリと、メモリに映像
信号を記憶させるときライトクロックとライトアドレス
を発生する第１の発生回路と、メモリに記憶された映像
信号を読み出すときり−ドクロックとリードアドレスを
発生する第２の発生回路と、メモリより読み出された第
１の信号と、メモリより読み出された、第１の信号に対
して１フィールド遅れた第２の信号を加算する加算回路
とを備えることを特徴とする。The present invention provides a video signal conversion device including: a memory that stores a non-interlaced video signal; a first generation circuit that generates a write clock and a write address when storing the video signal in the memory; a second generating circuit that generates a clock and a read address when reading a signal; a first signal read from the memory; and an addition circuit that adds the second signals.
非インターレースによる映像信号は一旦メモリに記憶さ
れる。メモリに記憶された映像信号がリードクロックと
リードアドレスによりインターレース方式で読み出され
る。このとき所定のアドレスから読み出された第１の信
号と、第１の信号に対して１フィールド遅れたアドレス
から読み出された第２の信号とが加算される。The non-interlaced video signal is temporarily stored in memory. The video signal stored in the memory is read out in an interlaced manner using a read clock and a read address. At this time, the first signal read from a predetermined address and the second signal read from an address delayed by one field with respect to the first signal are added.
第１図は本発明の映像信号変換装置のブロック図である
。バッファアンプ１には図示せぬコンピュータより、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各信号と、水平同期信号
（ＨＤ）及び垂直同期信号（ＶＤ）とよりなる非インタ
ーレース方式の映像信号が入力されている。バッファア
ンプ１より出力されたＨＤ−３〜
信号とＶＤ信号は発生回路４に入力される。発生回路４
はＶＤ信号とＨＤ信号に同期してライト（書き込み）ク
ロックとライト（書き込み）アドレスを発生する。メモ
リ２とメモリ３はこのライトクロックとライトアドレス
に対応してバッファアンプ１より出力されたＲ、Ｇ、Ｂ
信号を１フレ一ム分記憶する（メモリ２と３の記憶デー
タは同一となる）。入力される映像信号の１ライン（Ｈ
）の周期を約４０ＩＩ５、そのうち画面に現われる有効
長を約３０μｓ、分解能を約６００ドツトとすると、ラ
イトクロックの周波数は約２０ＭＨｚ（６００／（ａ
ｏ Ｘ １０−’））となる。入力される映像信号がア
ナログ信号である場合、バッファアンプ１とメモリ２，
３の間にＡ／Ｄコンバータが挿入される。FIG. 1 is a block diagram of a video signal conversion device of the present invention. A computer (not shown) inputs R to the buffer amplifier 1.
A non-interlaced video signal is input, which is composed of (red), G (green), and B (blue) signals, a horizontal synchronization signal (HD), and a vertical synchronization signal (VD). The HD-3~ signal and the VD signal output from the buffer amplifier 1 are input to the generating circuit 4. Generation circuit 4
generates a write clock and a write address in synchronization with the VD signal and HD signal. Memory 2 and memory 3 output R, G, and B output from buffer amplifier 1 in response to this write clock and write address.
The signal is stored for one frame (the data stored in memories 2 and 3 are the same). One line of input video signal (H
) is approximately 40II5, the effective length that appears on the screen is approximately 30 μs, and the resolution is approximately 600 dots, the write clock frequency is approximately 20 MHz (600/(a
o X 10-')). If the input video signal is an analog signal, buffer amplifier 1, memory 2,
An A/D converter is inserted between 3 and 3.
一方スイッチ８のオン、オフに対応して発生回路７が内
部同期信号又は外部同期信号に同期し、ＮＴＳＣ，ＰＡ
、Ｌ、ＳＥＣＡＭ等のフォーマットに対応したＶＤ信号
とＨＤ信号とを発生し、発生回路５．６に出力している
。発生回路５と６は、メモリ２と３に記憶されている映
像信号をインク一レースするように、入力されるＶＤ信
号とＨＤ信号に同期してリード（読み出し）クロックと
リード（読み出し）アドレスとを発生する。例えばＮＴ
ＳＣ方式の場合、ＨＤ信号の周期が６３．５μｓ、その
有効長が５３μｓ、分解能が６００ドツトとなるから、
リードクロックの周波数は約１１．３２ＭＨｚ（＝６０
０／（５３Ｘ１０−’））となる。発生回路６が出力す
るリードアドレスは発生回路５が出力するリードアドレ
スより１フィールド遅れている。On the other hand, the generation circuit 7 synchronizes with the internal synchronization signal or the external synchronization signal in response to the on/off of the switch 8, and the NTSC, PA
, L, SECAM, etc., and outputs them to a generating circuit 5.6. The generating circuits 5 and 6 generate a read clock and a read address in synchronization with the input VD signal and HD signal so that the video signals stored in the memories 2 and 3 are inked. occurs. For example, N.T.
In the case of the SC method, the period of the HD signal is 63.5 μs, its effective length is 53 μs, and the resolution is 600 dots.
The read clock frequency is approximately 11.32MHz (=60
0/(53X10-')). The read address output by the generation circuit 6 is delayed by one field than the read address output by the generation circuit 5.
すなわち第２図に示すように、メモリ２又は３に記憶さ
れている映像信号は、第１のフィールドではｎ、ｎ＋１
、ｎ＋２・・・の各ライン（図中実線で示すライン）の
順に読み出され、その次の第２のフィールドではｍ、ｍ
＋１．ｍ＋２・・・の各ライン（図中破線で示すライン
）の順に読み出さる（インターレースされる）。そして
メモリ２のｎラインが読み出されているとき、メモリ３
からはｍライン（ｎラインより１フイルード遅れたライ
ン）が読み出される。That is, as shown in FIG. 2, the video signals stored in the memory 2 or 3 are n, n+1 in the first field.
, n+2... (lines indicated by solid lines in the figure) are read out in order, and in the next second field, m, m
+1. Each line (indicated by a broken line in the figure) of m+2 . . . is read out (interlaced) in order. And when n lines of memory 2 are being read, memory 3
From there, line m (line delayed by one field from line n) is read out.
メモリ２が出力するＲ、Ｇ、Ｂ信号（便宜上これらをＲ
１、Ｇ１、Ｂ□とする）とメモリ３が出力するＲ、Ｇ、
Ｂ信号（便宜上これらをＲ２，Ｇ７、Ｂ２とする）は加
算回路１０に入力されて加算される。R, G, and B signals output by memory 2 (for convenience, these are referred to as R
1, G1, B□) and R, G, outputted by memory 3.
The B signals (referred to as R2, G7, and B2 for convenience) are input to the adder circuit 10 and added.
加算回路１０は、信号Ｒ１とＲ２をディジタル的に加算
して信号Ｒを出力する加算回路１１と、信号Ｇ１と６２
をディジタル的に加算して信号Ｇを出力する加算回路１
２と、信号Ｂ□とＢ２をディジタル的に加算して信号Ｂ
を出力する加算回路１３とを有している。加算回路１１
．１２．１３は例えばオア回路により構成される。The adder circuit 10 includes an adder circuit 11 that digitally adds signals R1 and R2 and outputs a signal R, and signals G1 and 62.
An adder circuit 1 that digitally adds up and outputs a signal G.
2, and the signals B□ and B2 are digitally added to form the signal B.
It has an adder circuit 13 that outputs . Addition circuit 11
．． 12 and 13 are constituted by OR circuits, for example.
信号Ｒ１（Ｇ工、Ｂ１）は信号Ｒ２（Ｇ２、Ｂ２）より
１フィールド進んだアドレス（ライン）の信号であり、
これらが加算されるので、例えば第２図に示すように、
メモリ２上のｎラインの信号Ｒ１（Ｇ□、Ｂ□）とメモ
リ３上のｍラインの信号Ｒ２（Ｇ ２、Ｂ２）とが加算
されて、新たなＮラインの信号Ｒが生成される。同様に
してその直後にはメモリ２上の（ｎ＋１）ラインとメモ
リ３上の（ｍ＋１）ラインとが加算されて（Ｎ＋１）ラ
インの信号が生成される。Signal R1 (G engineering, B1) is a signal at an address (line) that is one field ahead of signal R2 (G2, B2),
Since these are added, for example, as shown in Figure 2,
The n-line signal R1 (G□, B□) on the memory 2 and the m-line signal R2 (G2, B2) on the memory 3 are added to generate a new N-line signal R. Similarly, immediately after that, the (n+1) line on the memory 2 and the (m+1) line on the memory 3 are added to generate the (N+1) line signal.
以下同様の動作が繰り返され、１フィールド後において
は、メモリ２上のｍラインとメモリ３上の（ｎ＋１）ラ
インが加算されて新たなＭラインが生成され、その直後
のラインはメモリ２上の（ｍ＋１）ラインとメモリ３上
の（ｎ ＋ ２）ラインとが加算されて生成される。The same operation is repeated thereafter, and after one field, the m line on memory 2 and the (n+1) line on memory 3 are added to generate a new M line, and the line immediately after that is the line on memory 2. It is generated by adding the (m+1) line and the (n+2) line on the memory 3.
またディジタル的に加算するので、信号Ｒ□（Ｇｏ、Ｂ
１）（第３図（ａ））と信号Ｒ２（Ｇ ｚ、Ｂ２）（第
３図（ｂ））のうち少なくとも一方に輝度がある場合、
信号Ｒ（Ｇ、Ｂ）（第３図（Ｃ））の輝度レベルを１０
０％にする。Also, since it is added digitally, the signal R□(Go, B
1) When at least one of the signal R2 (Gz, B2) (Fig. 3(b)) has luminance,
The brightness level of the signal R (G, B) (Fig. 3 (C)) is set to 10.
Set it to 0%.
その結果例えば第２図に示すように、１つのフィールド
の例えば（ｍ＋２）ラインにのみ輝度信号がある場合（
コンピュータが出力する映像信号は走査線の数が多いの
で、このような場合が起こり易く、これが２フィールド
毎（１／３０秒毎）に現われるとフリッカとなる）、そ
の出力には第１のフィールドの（Ｎ＋２）ラインと第２
のフィールドの（Ｎ＋２）ラインに１００％の輝度レベ
ルが各々現われる。従って１フィールド毎（１／６０秒
毎）に（Ｎ＋２）ラインと（Ｎ＋２）ラインに輝度信号
が現われるので、チラッキが防止される。As a result, for example, as shown in Figure 2, if there is a luminance signal only on (m+2) lines of one field (
Since the video signal output by the computer has a large number of scanning lines, this kind of situation is likely to occur, and if this occurs every 2 fields (every 1/30 second), it will cause flicker. (N+2) line and the second
The 100% brightness level appears on each (N+2) line of the field. Therefore, since a luminance signal appears on the (N+2) line and the (N+2) line every field (every 1/60 seconds), flickering is prevented.
また（ｎ ＋ １）ラインと（ｍ＋１）ラインにまたが
って輝度信号がある場合、その出力には第１のフィール
ドの（Ｎ＋１）ラインと、その上下の第２のフィールド
のＭラインと（Ｎ＋１）ラインに１００％の輝度レベル
が現われる。Also, if there is a luminance signal across (n+1) lines and (m+1) lines, the output will include the (N+1) lines of the first field, the M lines and (N+1) lines of the second field above and below it. A 100% brightness level appears on the line.
加算回路１ｏより出力されたＲ、Ｇ、Ｂ信号はエンコー
ダ９に入力される。エンコーダ９はこれらの信号をＮＴ
ＳＣ，ＰＡＬ、ＳＥＣＡＭ等の所定のフォーマットにな
るようにエンコードし、発生回路７が内部又は外部同期
信号に同期して出力する複合同期信号等を付加して映像
信号として出力する。またＲ、Ｇ、Ｂ信号は水平、垂直
同期信号とともに各々独立してバッファアンプ１４から
出力される。The R, G, and B signals output from the adder circuit 1o are input to an encoder 9. Encoder 9 converts these signals into NT
The video signal is encoded into a predetermined format such as SC, PAL, SECAM, etc., and a composite synchronization signal output by the generating circuit 7 in synchronization with an internal or external synchronization signal is added and output as a video signal. Further, the R, G, and B signals are each independently outputted from the buffer amplifier 14 along with the horizontal and vertical synchronizing signals.
第４図は本発明の他の実施例を表わしている。FIG. 4 represents another embodiment of the invention.
上記実施例においてはメモリ２と３に供給するライトア
ドレスを同一にし、リードアドレスを異ならせることに
より１フィールド遅れた信号を得るようにしている。こ
れに対しこの実施例においてはライトアドレスを異なら
せ、リードアドレスを同一にしている。すなわちバッフ
ァアンプ１から入力されるＨＤ信号とＶＤ信号に同期し
て、発生回路２１と２２がライトクロックとライトアド
レスを発生するが、前者と後者が発生するライトアドレ
スは１ライン分異なっている。In the above embodiment, the write addresses supplied to the memories 2 and 3 are the same, and the read addresses are made different to obtain a signal delayed by one field. On the other hand, in this embodiment, the write addresses are different and the read addresses are the same. That is, the generation circuits 21 and 22 generate a write clock and a write address in synchronization with the HD signal and VD signal input from the buffer amplifier 1, but the write addresses generated by the former and the latter differ by one line.
例えばコンピュータよりラインＬ１、Ｂ２、Ｂ３・・・
Ｌｎ＋の信号（第５図（ａ））が順次入力されると、発
生回路２１が出力するライトクロックとライトアドレス
により、メモリ２にはラインＬ□、Ｂ２・・・ＬＬｌｌ
の各信号が各々アドレスＡ１、Ａ２・・・Ａｍに順次書
き込まれる（第５図（ｂ））。これに対して発生回路２
２が出力するライトクロックとライトアドレスにより、
メモリ３にはラインＬ□の信号がアドレスＡ２に、ライ
ンＬ２の信号がアドレスＡ３に書き込まれる。以下同様
にしてラインＬｍ−□の信号がアドレスＡｍに、最後の
ラインＬｍの信号がアドレスＡ□に、各々書き込まれる
（第５図（Ｃ））。For example, from a computer, lines L1, B2, B3...
When the Ln+ signals (FIG. 5(a)) are sequentially input, the memory 2 has lines L□, B2, .
The signals are sequentially written to addresses A1, A2, . . . Am (FIG. 5(b)). On the other hand, generation circuit 2
By the write clock and write address output by 2,
In the memory 3, the signal on line L□ is written to address A2, and the signal on line L2 is written to address A3. Similarly, the signal on line Lm-□ is written to address Am, and the signal on the last line Lm is written to address A□ (FIG. 5(C)).
−力発生回路７が出力するＨＤ信号とＶＤ信号に同期し
て発生回路２３がリードクロックとリードアドレスを発
生し、メモリ２と３に出力する。- The generation circuit 23 generates a read clock and a read address in synchronization with the HD signal and VD signal output from the force generation circuit 7, and outputs them to the memories 2 and 3.
その結果メモリ２とメモリ３の同一のアドレスから信号
が読み出される。この場合もインターレースされるから
、例えば第１のフィールドにおいてアドレスＡ１、Ａ８
、Ａ、・・・から、第２のフィールドにおいてアドレス
Ａ２、Ａ４．Ａ、・・・から、各々信号が読み出される
。従って第１のフィールドにおいてメモリ２からライン
Ｌ□、Ａ３、Ａ５・・・が、メモリ３からラインＬｍ、
Ａ２、Ａ４・・・が、また第２のフィールドにおいて
メモリ２からラインＬ２、Ａ４． Ａ６・・・が、メモ
リ３からラインＬ工、Ａ３、Ａ５・・・が、各々順次読
み出されるので、１フィールド遅れたラインが同時に出
力される。As a result, signals are read from the same address in memory 2 and memory 3. In this case as well, since it is interlaced, for example, in the first field, addresses A1, A8
, A, . . ., addresses A2, A4 . Signals are read out from A, . . . , respectively. Therefore, in the first field, lines L□, A3, A5, etc. from memory 2, lines Lm, A5, etc. from memory 3,
A2, A4 . . . are also transmitted from memory 2 in the second field to lines L2, A4 . Since the lines A6, . . . , A3, A5, .
以上の如く本発明は映像信号変換装置において、非イン
ターレース方式による映像信号を記憶するメモリと、メ
モリに映像信号を記憶させるときライトアドレスを発生
する第１の発生回路と、メモリに記憶された映像信号を
読み出すときリードアドレスを発生する第２の発生回路
と、メモリより読み出された第１の信号と、メモリより
読み出された、第１の信号に対して］フィールド遅れた
第２の信号を加算する加算回路とを備えるようにしたの
で、フリッカを防止して見易い画像を得ることができる
。As described above, the present invention provides a video signal conversion device that includes a memory that stores a non-interlaced video signal, a first generation circuit that generates a write address when storing a video signal in the memory, and a video signal that is stored in the memory. a second generation circuit that generates a read address when reading a signal; a first signal read from the memory; and a second signal read from the memory that is delayed by a field with respect to the first signal; Since the image forming apparatus is provided with an adding circuit for adding up the , it is possible to prevent flicker and obtain an easy-to-see image.
第１図は本発明の映像信号変換装置のブロック図、第２
図はそのメモリの動作の説明図、第３図はその波形図、
第４図はその他の実施例のブロック図、第５図はそのメ
モリの動作の説明図である。
１・・・バッファアンプ
２．３・・・メモリ
４乃至７・・・発生回路
８・・・スイッチ
９・・・エンコーダ
１０乃至１３・・・加算回路
１４・・・バッファアンプFIG. 1 is a block diagram of the video signal conversion device of the present invention, and FIG.
The figure is an explanatory diagram of the operation of the memory, and Figure 3 is its waveform diagram.
FIG. 4 is a block diagram of another embodiment, and FIG. 5 is an explanatory diagram of the operation of the memory. 1...Buffer amplifier 2.3...Memory 4 to 7...Generation circuit 8...Switch 9...Encoder 10 to 13...Addition circuit 14...Buffer amplifier
Claims (4)
メモリと、該メモリに該映像信号を記憶させるときライ
トアドレスを発生する第１の発生回路と、該メモリに記
憶された該映像信号を読み出すときリードアドレスを発
生する第２の発生回路と、該メモリより読み出された第
１の信号と、該メモリより読み出された、該第１の信号
に対して１フィールド遅れた第２の信号を加算する加算
回路とを備えることを特徴とする映像信号変換装置。(1) A memory that stores a video signal in a non-interlaced format, a first generation circuit that generates a write address when storing the video signal in the memory, and a read address when reading the video signal stored in the memory. A second generation circuit that generates an address, a first signal read from the memory, and a second signal read from the memory and delayed by one field with respect to the first signal. What is claimed is: 1. A video signal converting device comprising: an adding circuit;
スを発生し、該第２の発生回路は異なる２つのリードア
ドレスを発生することを特徴とする特許請求の範囲第１
項記載の映像信号変換装置。(2) The first generation circuit generates two corresponding write addresses, and the second generation circuit generates two different read addresses.
The video signal conversion device described in Section 1.
を発生し、該第２の発生回路は対応する２つのリードア
ドレスを発生することを特徴とする特許請求の範囲第１
項記載の映像信号変換装置。(3) The first generation circuit generates two different write addresses, and the second generation circuit generates two corresponding read addresses.
The video signal conversion device described in Section 1.
ジタル的に加算することを特徴とする特許請求の範囲第
１項、第２項又は第３項記載の映像信号変換装置。(4) The video signal conversion device according to claim 1, 2, or 3, wherein the adding circuit digitally adds the first signal and the second signal. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227522A JPS6382180A (en) | 1986-09-26 | 1986-09-26 | Video signal converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227522A JPS6382180A (en) | 1986-09-26 | 1986-09-26 | Video signal converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382180A true JPS6382180A (en) | 1988-04-12 |
Family
ID=16862221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227522A Pending JPS6382180A (en) | 1986-09-26 | 1986-09-26 | Video signal converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382180A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01295587A (en) * | 1988-05-23 | 1989-11-29 | Yamashita Denshi Sekkei:Kk | Video signal converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186868A (en) * | 1981-05-13 | 1982-11-17 | Nec Corp | Static picture read-out system |
-
1986
- 1986-09-26 JP JP61227522A patent/JPS6382180A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186868A (en) * | 1981-05-13 | 1982-11-17 | Nec Corp | Static picture read-out system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01295587A (en) * | 1988-05-23 | 1989-11-29 | Yamashita Denshi Sekkei:Kk | Video signal converter |
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