JPS6342164A - Manufacture of semiconductor integrated circuit device - Google Patents
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Classifications
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、いわゆるスタックトキャパシタ型セル（Ｓｔ、ａｃｋ
ｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ）を具備する半導
体集積回路装置に適用して有効な技術に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and particularly to a method for manufacturing a so-called stacked capacitor type cell (St, ack).
The present invention relates to a technique that is effective when applied to a semiconductor integrated circuit device equipped with an ed capacitor (Cell).
近年、１メガビット以上の高集積のダイナミックＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にお
いては、メモリセルとしてスタックトキャパシタ型セル
を用いたものが知られている（例えば、電子材料、１９
８６年１月号、２．５６や日経エレクトロニクス、 １
９８５年６月３日号、 ｐ、２１９）。このスタックト
キャパシタ型セルにおいては、三層目の多結晶シリコン
膜の表面に絶縁膜を形成し、この絶縁膜の上に三層目の
多結晶Ｓｉ膜を形成することによりキャパシタを形成し
、従来のプレーナ型セルに比べて蓄積容量を大きくする
ことができるという利点を有している。In recent years, highly integrated dynamic RAM of 1 megabit or more has become available.
(Random Access Memory), it is known that a stacked capacitor type cell is used as a memory cell (for example, electronic materials, 19
January 1986 issue, 2.56 and Nikkei Electronics, 1
June 3, 985, p. 219). In this stacked capacitor type cell, an insulating film is formed on the surface of a third layer of polycrystalline silicon film, and a capacitor is formed by forming a third layer of polycrystalline silicon film on this insulating film. It has the advantage that storage capacity can be increased compared to conventional planar cells.
本発明者は、スタックトキャパシタ型セルを具備する半
導体集積回路装置の製造方法について検討した。以下は
公知とされた技術ではないが、本発明者によって検討さ
れた技術であり、その概要は次のとおりである。The present inventor studied a method of manufacturing a semiconductor integrated circuit device including a stacked capacitor type cell. Although the following is not a publicly known technique, it is a technique studied by the present inventor, and its outline is as follows.
すなわち、スタックトキャパシタ型セルを具備するダイ
ナミックＲＡＭのような半導体集積回路装置を製造する
には１例えば一層目の多結晶シリコン膜によりワード線
を形成し１次いで一層目の眉間絶縁膜を形成した後、こ
の層間絶縁膜上に二層目の多結晶シリコン膜を形成する
。この場合、前記層間絶縁膜の表面は、ワード線等によ
る下層の段差を反映して急峻な段差を有し、従って前記
二層目の多結晶シリコン膜はこの急峻な段差を有する。That is, in order to manufacture a semiconductor integrated circuit device such as a dynamic RAM having stacked capacitor type cells, for example, a word line is formed using a first layer of polycrystalline silicon film, and then a first layer of an insulating film between the eyebrows is formed. Afterwards, a second layer of polycrystalline silicon film is formed on this interlayer insulating film. In this case, the surface of the interlayer insulating film has a steep step reflecting the step of the lower layer due to the word line or the like, and therefore the second layer polycrystalline silicon film has this steep step.
！ １１１１ Ｍ ！膜上に形成されることになる。次
に。! 1111 M! will be formed on the membrane. next.
前記二層目の多結晶シリコン膜をエツチングにより所定
形状にパターンニングしてキャパシタの一方の電極を形
成する。この場合、段差部におけるエツチング残りを防
止するための対策として多結晶シリコン膜のオーバーエ
ツチングを行うが、このオーバーエツチング時のサイド
エツチング量の増加やエツチングのばらつきを防ぐため
に、このエツチングは１反応性イオンエツチング（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｒ＋ｇ、 ＲＩＥ）
により行っている。The second layer polycrystalline silicon film is patterned into a predetermined shape by etching to form one electrode of the capacitor. In this case, the polycrystalline silicon film is over-etched as a measure to prevent etching residue in the step portion, but in order to prevent an increase in the amount of side etching and unevenness in etching during this over-etching, this etching is performed using a single-reactive etching method. Ion etching (Re
active Ion Etchir+g, RIE)
This is done by
しかしながら、本発明者の検討結果によれば、本発明者
が検討した前記技術には、次のような問題がある。すな
わち、第１に、段差部における多結晶シリコン膜のエツ
チング残りを防止するためには大幅なオーバーエツチン
グが必要であるので、等方的なエツチングを用いた場合
にはサイドエツチング量が大きくなり、ＲＩＥを用いた
場合には下地の膜が大幅にエツチングされる等の問題が
あり、キャパシタの電極の形成が容易でない。第２に、
エツチング後の多結晶シリコン膜の端部の角部は鋭い形
状となっているので、キャパシタに電圧を印加した時に
この角部で電界集中が生じ、これが耐圧の劣化をもたら
す。However, according to the study results of the present inventor, the above-mentioned technique studied by the present inventor has the following problems. Firstly, in order to prevent etching residue of the polycrystalline silicon film at the step portion, a large amount of overetching is required, so when isotropic etching is used, the amount of side etching becomes large. When RIE is used, there are problems such as the underlying film being significantly etched, making it difficult to form capacitor electrodes. Second,
Since the edges of the polycrystalline silicon film after etching have sharp corners, when a voltage is applied to the capacitor, electric field concentration occurs at these corners, resulting in deterioration of breakdown voltage.
本発明の目的は、スタックトキャパシタの電極を容易に
形成することが可能な技術を提供することにある。An object of the present invention is to provide a technique that allows easy formation of stacked capacitor electrodes.
本発明の他の目的は、スタックトキャパシタの電極の端
部における電界集中を緩和することが可能な技術を提供
することにある。Another object of the present invention is to provide a technique that can alleviate electric field concentration at the ends of electrodes of a stacked capacitor.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。Outline of typical inventions disclosed in this application is as follows.
すなわち、スタックトキャパシタの電極形成用の多結晶
膜を形成する工程と、前記多結晶膜上に所定形状の酸化
防止膜を形成する工程と、前記酸化防止膜をマスクとし
て熱酸化を行う工程とを具備している。That is, a step of forming a polycrystalline film for forming an electrode of a stacked capacitor, a step of forming an oxidation prevention film of a predetermined shape on the polycrystalline film, and a step of performing thermal oxidation using the oxidation prevention film as a mask. Equipped with:
上記した手段によれば、必要な部分以外の多結晶膜を酸
化により酸化膜とすることができるので、エツチングを
行うことなくキャパシタの電極を形成することができ、
またエツチングによりキャパシタの電極を形成する場合
においてもエツチング残りを防止するための対策を講す
る必要がない。According to the above means, since the polycrystalline film other than the necessary portions can be oxidized into an oxide film, the capacitor electrode can be formed without etching.
Further, even when forming capacitor electrodes by etching, there is no need to take measures to prevent etching residue.
従って、キャパシタの電極を容易に形成することができ
る。また、多結晶膜の端部の角部が丸みを帯びた形状に
なるので、キャパシタに電圧を印加した時にこの角部で
生ずる電界集中を効果的に緩和することができる。Therefore, the electrode of the capacitor can be easily formed. Furthermore, since the corners of the ends of the polycrystalline film are rounded, it is possible to effectively alleviate electric field concentration that occurs at these corners when voltage is applied to the capacitor.
以下１本発明の構成について、実施例に基づき図面を参
照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The configuration of the present invention will be described below based on embodiments with reference to the drawings.
なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。In addition, in all the episodes, the same reference numerals are given to those having the same functions, and repeated explanations thereof will be omitted.
実施例１
実施例■によるダイナミックＲＡ Ｍの製造方法におい
ては、第１図に示すように、まず例えばＰ型シリコン基
板のような半導体基板１に例えばＳｉＯ２膜のようなフ
ィールド絶縁膜２、例えばＳｉＯ２膜のようなゲート絶
縁膜３１例えばｎ゛型の半導体領域４．５、例えば多結
晶シリコン膜から成るワード線Ｗ １．Ｗ２及び例えば
５ｉＯ７膜のような一層目の眉間絶縁膜６を形成した後
、この層間絶縁膜６の所定部分をエツチング除去してコ
ンタクトホール６ａを形成する。なお、前記ワード線Ｗ
、をゲート電極とし、前記半導体領域４，５をソース領
域及びドレイン領域としてアクセストランジスタＴが構
成されている。Embodiment 1 In the method of manufacturing a dynamic RAM according to Embodiment 2, as shown in FIG. A gate insulating film 31 such as a film, for example, an n-type semiconductor region 4.5, and a word line W1 made of, for example, a polycrystalline silicon film. After forming W2 and a first glabellar insulating film 6 such as a 5iO7 film, a predetermined portion of the interlayer insulating film 6 is etched away to form a contact hole 6a. Note that the word line W
, is used as a gate electrode, and the semiconductor regions 4 and 5 are used as source and drain regions to form an access transistor T.
次に、例えば減圧ＣＶＤにより例えば多結晶シリコン膜
７を全面に形成し、この多結晶シリコン膜７に例えばリ
ン（Ｐ）のような不純物を例えばイオン打ち込みにより
ドープして低抵抗化する。Next, for example, a polycrystalline silicon film 7 is formed over the entire surface by, for example, low-pressure CVD, and an impurity such as phosphorus (P) is doped into the polycrystalline silicon film 7 by, for example, ion implantation to lower the resistance.
次に、この多結晶シリコン膜７の表面に例えば５１０２
膜のような絶縁膜８を形成した後、この絶縁膜８の上に
例えば減圧ＣＶＤによりＳｉ、Ｎ４膜９を形成し、この
５１３Ｎ４膜９をエツチングによりパターンニングして
所定形状とする。Next, on the surface of this polycrystalline silicon film 7, for example, 5102
After forming an insulating film 8 like a film, a Si, N4 film 9 is formed on this insulating film 8 by, for example, low pressure CVD, and this 513N4 film 9 is patterned by etching to form a predetermined shape.
次に、前記Ｓｉ３Ｎ４膜９をマスクとして前記多結晶シ
リコン［７を熱酸化することにより、第２図に示すよう
に、前記絶縁膜８に連なるＳｉＯ２膜ｌＯを形成する。Next, by thermally oxidizing the polycrystalline silicon [7] using the Si3N4 film 9 as a mask, an SiO2 film 10 continuous to the insulating film 8 is formed as shown in FIG.
これによって、前記Ｓｉ３Ｎ、膜９とほぼ同一形状の多
結晶シリコン膜７を得ることができ、この多結晶シリコ
ン膜７によって後述のキャパシタＣの一方の電極が構成
される。このように必要な部分以外の多結晶シリコン膜
７を熱酸化によりＳｉＯ２膜１０にしているので、本発
明者が検討した技術におけるように、多結晶シリコン膜
７をＲＩＥ等によりエツチングする必要がなく、従って
エツチング残りが生ずる問題も解消することができる。As a result, a polycrystalline silicon film 7 having substantially the same shape as the Si3N film 9 can be obtained, and this polycrystalline silicon film 7 constitutes one electrode of a capacitor C to be described later. In this way, since the polycrystalline silicon film 7 other than the necessary portions is converted into the SiO2 film 10 by thermal oxidation, there is no need to etch the polycrystalline silicon film 7 by RIE or the like, as in the technique studied by the present inventor. Therefore, the problem of etching residues can also be solved.
このため、キャパシタＣの電極を構成する所定形状の多
結晶シリコン膜７を急峻な段差部に容易に形成すること
ができる。また。Therefore, the polycrystalline silicon film 7 having a predetermined shape constituting the electrode of the capacitor C can be easily formed on a steep stepped portion. Also.
熱酸化により所定形状とされたこの多結晶シリコン膜７
の端部の角部は丸みを帯びた形状となるので、後述のス
タックトキャパシタＣに電圧を印加した時に前記角部で
生ずる電界集中を効果的に緩和することができ、従って
キャパシタＣの封圧の向上を図ることができる。This polycrystalline silicon film 7 formed into a predetermined shape by thermal oxidation
Since the corner of the end has a rounded shape, it is possible to effectively alleviate the electric field concentration that occurs at the corner when a voltage is applied to the stacked capacitor C, which will be described later. It is possible to improve the pressure.
次に、前記Ｓｉ３Ｎ４膜９をエツチング除去した後、第
３図に示すように、例えば減圧ＣＶＤにより全面に多結
晶シリコン膜１１を形成する。次に。Next, after removing the Si3N4 film 9 by etching, a polycrystalline silicon film 11 is formed on the entire surface by, for example, low pressure CVD, as shown in FIG. next.
この多結晶シリコン膜１１に例えばリンのような不純物
をドープして低抵抗化した後、この多結晶シリコン膜１
１をエツチングにより所定形状にパターンニングする。After doping this polycrystalline silicon film 11 with an impurity such as phosphorus to lower its resistance, this polycrystalline silicon film 1
1 is patterned into a predetermined shape by etching.
これによって、この多結晶シリコン１１１１と前記多結
晶シリコン膜７との間に前記絶縁膜８を挟んだ構造のス
タックトキャパシタＣが前記アクセストランジスタＴに
その一部が重なった状態で形成される。これらのアクセ
ストランジスタＴ及びキャパシタＣにより、１トランジ
スタ１キヤパシタのスタックトキャパシタ型セルが構成
される。このスタックトキャパシタ型セルでは、上述の
ようにアクセストランジスタＴに一部が重なった状態で
キャパシタＣを形成することができるため、蓄積容量を
増加させることができる。さらに、眉間絶縁膜６のコン
タクトホール６ａに対応する部分においてキャパシタＣ
が曲がった構造となっているので、蓄積容量をさらに増
加させることができる。このため、必要な蓄積容量を確
保しつつセル面積を低減することができ。As a result, a stacked capacitor C having a structure in which the insulating film 8 is sandwiched between the polycrystalline silicon 1111 and the polycrystalline silicon film 7 is formed with a portion thereof overlapping the access transistor T. These access transistors T and capacitors C constitute a stacked capacitor type cell having one transistor and one capacitor. In this stacked capacitor type cell, since the capacitor C can be formed partially overlapping the access transistor T as described above, the storage capacitance can be increased. Further, a capacitor C is connected to a portion of the glabella insulating film 6 corresponding to the contact hole 6a.
Since it has a curved structure, the storage capacity can be further increased. Therefore, the cell area can be reduced while securing the necessary storage capacity.
従ってメモリセルの集積密度の向上を図ることができる
。Therefore, it is possible to improve the integration density of memory cells.
この後、例えばリンシリケートガラス（Ｐ Ｓ Ｇ）膜
のような二層目の層間絶縁膜１２を全面に形成し、この
層間絶縁膜１２及び前記Ｓｉ○２膜１０等の所定部分を
エツチング除去してコンタクトホール１３を形成した後
、全面に例えばＡ１膜を形成し。Thereafter, a second interlayer insulating film 12 such as a phosphosilicate glass (PSG) film is formed on the entire surface, and predetermined portions of this interlayer insulating film 12 and the Si○2 film 10 are removed by etching. After forming the contact hole 13, for example, an A1 film is formed on the entire surface.
この＾ｌ膜をエツチングにより所定形状にパターンニン
グしてデータＢＤを形成することにより、目的とするダ
イナミックＲＡＭを完成させる。The desired dynamic RAM is completed by patterning this ^l film into a predetermined shape by etching to form a data BD.
失皇五工
実施例■によるダイナミックＲＡＭの製造方法において
は、実施例！と同様にして第１図に示す工程まで工程を
進めた後、５Ｌ３Ｎａ膜９のエツチングの際に用いた例
えばフォトレジストのようなマスク（図示せず）をその
まま用いて絶縁［漠８及び多結晶シリコン［７を例えば
ＲＩＥ （またはプラズマエツチングとＲＩＥとの組み
合わせ）により順次エツチングして、第４図に示す状態
とする。In the method of manufacturing a dynamic RAM based on five examples of failure ■, examples! After proceeding to the step shown in FIG. 1 in the same manner as above, the mask (not shown), such as a photoresist used in the etching of the 5L3Na film 9, is used as it is to form an insulator [ The silicon [7] is sequentially etched, for example, by RIE (or a combination of plasma etching and RIE) to form the state shown in FIG.
なお、このエツチングは、例えば層間絶縁膜６が露出し
た段階で停止する。すなわち、ジャストエツチングの条
件に選ぶ。この場合、層間絶縁膜６の急峻な段差部でエ
ツチング残りが生じ、多結晶シリコン７ａが残ったとす
る。なお、所定形状にエツチングされた前記多結晶シリ
コン膜７は、紙面に垂直方向に所定間隔で多数配列され
ているが。Note that this etching is stopped, for example, when the interlayer insulating film 6 is exposed. In other words, it is selected as a condition for just etching. In this case, it is assumed that etching remains are left at the steep step portion of interlayer insulating film 6, and polycrystalline silicon 7a remains. Note that a large number of the polycrystalline silicon films 7 etched into a predetermined shape are arranged at predetermined intervals in a direction perpendicular to the plane of the paper.
互いに隣接するこの多結晶シリコン膜７の間におけるＭ
ｒｌｉ絶縁膜６の急峻な段差部に残された多結晶シリコ
ン７ａを一点鎖線で示す。M between adjacent polycrystalline silicon films 7
The polycrystalline silicon 7a left on the steep step portion of the rli insulating film 6 is indicated by a dashed line.
次に、この状態でＳｉ３Ｎ４膜９をマスクとして熱酸化
を行う。これによって、第５図に示すように、前記多結
晶シリコン膜７の側面に前記絶縁膜８に連なるＳｉ○２
膜１０膜形０される。また、層間絶縁膜６の急峻な段差
部に残された多結晶シリコン７ａも同様にして酸化され
て５１０２１４となる。このため、多結晶シリコン膜７
のエツチング残りにより前記多結晶シリコン７ａが生じ
ても、隣接するメモリセルの多結晶シリコン膜７同士が
導通することによる不良が発生するおそれがなくなるの
で、エツチング残りを防止するためにオーバーエツチン
グを行う必要がなくなる。従って、キャパシタＣの電極
を容易に形成することができる。また、前記熱酸化後の
多結晶シリコン膜７の端部の角部は、実施例Ｉと同様に
丸みを帯びた形状となるので、キャパシタＣに電圧を印
加した時にこの角部で生ずる電界集中を効果的に緩和す
ることができ、このためキャパシタＣの耐圧の向上を図
ることができる。Next, thermal oxidation is performed in this state using the Si3N4 film 9 as a mask. As a result, as shown in FIG.
Membrane 10 membrane type 0 is made. Further, the polycrystalline silicon 7a left on the steep step portion of the interlayer insulating film 6 is also oxidized to 510214 in the same manner. Therefore, the polycrystalline silicon film 7
Even if the polycrystalline silicon 7a is generated due to etching residue, there is no risk of defects due to conduction between the polycrystalline silicon films 7 of adjacent memory cells, so over-etching is performed to prevent etching residue. There will be no need. Therefore, the electrode of the capacitor C can be easily formed. Furthermore, since the corner of the end of the polycrystalline silicon film 7 after the thermal oxidation has a rounded shape as in Example I, the electric field concentration generated at this corner when a voltage is applied to the capacitor C is can be effectively alleviated, and therefore the withstand voltage of the capacitor C can be improved.
次に、前記Ｓｉ３Ｎ４膜９をエツチング除去した後、実
施例Ｉと同様に工程を進めて多結晶シリコン膜１１、層
間絶縁膜１２、コンタクトホール１３及びデータ線りを
形成して、第６図に示すように目的とするダイナミック
ＲＡＭを完成させる。Next, after removing the Si3N4 film 9 by etching, the same process as in Example I is performed to form a polycrystalline silicon film 11, an interlayer insulating film 12, a contact hole 13, and a data line, as shown in FIG. The target dynamic RAM is completed as shown.
なお、第６図においては、前記Ｓｉ○２１４の図示を省
略した。In addition, in FIG. 6, illustration of the Si○214 is omitted.
この実施例■によれば、実施例■と同様に、スタックト
キャパシタ型セル構造としているので、メモリセルの集
積密度の向上を図ることができる。According to this embodiment (2), since the stacked capacitor type cell structure is used like the embodiment (2), it is possible to improve the integration density of memory cells.
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the gist of the invention. It is.
例えば、本発明は、多結晶膜として例えばモリブデンシ
リサイドやタングステンシリサイドのような高融点金属
シリサイドを用いた場合にも適用することが可能である
。さらに１本発明は、スタックトキャパシタ型セルを有
する各種半導体集積回路袋にに適用することができる。For example, the present invention can be applied to a case where a high melting point metal silicide such as molybdenum silicide or tungsten silicide is used as the polycrystalline film. Furthermore, the present invention can be applied to various semiconductor integrated circuit bags having stacked capacitor type cells.
本願において開示される発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。A brief explanation of the effects obtained by one representative invention among the inventions disclosed in this application is as follows.
すなわち、キャパシタの電極を容易に形成することがで
きると共に、電極の端部の角部における電界集中を効果
的に緩和することができる。That is, the electrode of the capacitor can be easily formed, and the concentration of electric field at the corner of the end of the electrode can be effectively alleviated.
第１図〜第３図は１本発明の実施例■によるダイナミッ
クＲＡＭの製造方法を工程順に説明するための断面図、
第４図〜第６図は１本発明の実施例Ｈによるダイナミッ
クＲＡ Ｍの製造方法を工程順に説明するための断面図
である。
図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、６．１２・・・層間絶縁膜、
７．１１・・・多結晶シリコン膜、８・・・絶縁膜、９
・・・Ｓｉ３Ｎ４膜、Ｔ・・・アクセストランジスタ、
Ｃ・・・キャパ第 １ 図
σ Ｊ（訓 ｙ’（ｆ”）
第 ３ 図
第 ４ 図1 to 3 are cross-sectional views for explaining the manufacturing method of a dynamic RAM according to Embodiment 1 of the present invention in the order of steps, and FIGS. 4 to 6 are sectional views of Dynamic RAM according to Embodiment H of the present invention. FIG. 3 is a cross-sectional view for explaining the manufacturing method step by step. In the figure, 1... semiconductor substrate, 2... field insulating film, 3... gate insulating film, 6.12... interlayer insulating film,
7.11... Polycrystalline silicon film, 8... Insulating film, 9
...Si3N4 film, T...access transistor,
C... Capacitor Figure 1 σ J (Y'(f'') Figure 3 Figure 4
Claims (1)
回路装置の製造方法であって、前記スタックトキャパシ
タの電極形成用の多結晶膜を形成する工程と、前記多結
晶膜上に所定形状の酸化防止膜を形成する工程と、前記
酸化防止膜をマスクとして熱酸化を行う工程とを具備す
ることを特徴とする半導体集積回路装置の製造方法。 ２、前記熱酸化を行う前に前記多結晶膜を前記酸化防止
膜とほぼ同一形状にパターンニングするようにしたこと
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置の製造方法。 ３、前記多結晶膜が多結晶シリコン膜であることを特徴
とする特許請求の範囲第１項又は第２項記載の半導体集
積回路装置の製造方法。 ４、前記酸化防止膜が窒化シリコン膜であることを特徴
とする特許請求の範囲第１項〜第３項のいずれか一項記
載の半導体集積回路装置の製造方法。 ５、前記半導体集積回路装置がダイナミックＲＡＭであ
ることを特徴とする特許請求の範囲第１項〜第４項のい
ずれか一項記載の半導体集積回路装置の製造方法。[Scope of Claims] 1. A method for manufacturing a semiconductor integrated circuit device having a stacked capacitor type cell, comprising: forming a polycrystalline film for forming an electrode of the stacked capacitor; 1. A method for manufacturing a semiconductor integrated circuit device, comprising the steps of: forming an oxidation-preventing film in a predetermined shape; and performing thermal oxidation using the oxidation-preventing film as a mask. 2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the polycrystalline film is patterned in substantially the same shape as the anti-oxidation film before performing the thermal oxidation. . 3. The method of manufacturing a semiconductor integrated circuit device according to claim 1 or 2, wherein the polycrystalline film is a polycrystalline silicon film. 4. The method of manufacturing a semiconductor integrated circuit device according to any one of claims 1 to 3, wherein the oxidation prevention film is a silicon nitride film. 5. The method of manufacturing a semiconductor integrated circuit device according to any one of claims 1 to 4, wherein the semiconductor integrated circuit device is a dynamic RAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185072A JPS6342164A (en) | 1986-08-08 | 1986-08-08 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185072A JPS6342164A (en) | 1986-08-08 | 1986-08-08 | Manufacture of semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6342164A true JPS6342164A (en) | 1988-02-23 |
Family
ID=16164320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185072A Pending JPS6342164A (en) | 1986-08-08 | 1986-08-08 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6342164A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165557A (en) * | 1989-11-24 | 1991-07-17 | Mitsubishi Electric Corp | Semiconductor device provided with stacked capacitor cell |
| EP0488283A2 (en) * | 1990-11-30 | 1992-06-03 | Nec Corporation | Method of fabricating memory cell for semiconductor integrated circuit |
| US5880496A (en) * | 1994-10-11 | 1999-03-09 | Mosel Vitelic, Inc. | Semiconductor having self-aligned polysilicon electrode layer |
| WO2000065658A3 (en) * | 1999-04-27 | 2001-03-29 | Infineon Technologies Ag | Method of structuring a metal or metal-silicide layer and a capacitor produced according to said method |
-
1986
- 1986-08-08 JP JP61185072A patent/JPS6342164A/en active Pending
Cited By (5)
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| WO2000065658A3 (en) * | 1999-04-27 | 2001-03-29 | Infineon Technologies Ag | Method of structuring a metal or metal-silicide layer and a capacitor produced according to said method |
| US6537900B2 (en) | 1999-04-27 | 2003-03-25 | Infineon Technologies Ag | Method for patterning a metal or metal silicide layer and a capacitor structure fabricated by the method |
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