JPS63106996A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、マイクロプロセッサからのアクセスによって電気的
な書き込みが可能にされるプログラマブルＲＯＭ　（リ
ード・オンリー・メモリ）を内蔵する１チツプのマイク
ロコンピュータに利用して有効な技術に関するものであ
る。

〔従来の技術〕

ＥＰＲＯＭ　（イレーザブル＆プログラマブルＲＯＭ）
を内蔵した１チツプのマイクロコンビエータとして、例
えば■日立製作所、昭和５９年８月発行ｒ日立マイクロ
コンピュータデータブック８ビットシングルチップＪ頁
８２３〜頁８６５がある。

このｌチップマイクロコンピュータは、ＥＰＲＯＭを用
いることによって、ユーザーが希望するプログラムを持
つ１チツプのマイクロコンピュータを逸早（提供できる
とともに量産性の向上を図ることができるものとなる。

すなわち、上記内蔵ＲＯＭとしてマスク型ＲＯＭを用い
ると、そのプログラム書き込みのための各種マスクの製
造、及びそのマスクを用いた集積回路の製造に時間を費
やしてしまうからである。

ところで、最近磁気カードなどに代わるものとして、い
わゆるＩＣカードが注目されている。このようなＩＣカ
ード或いはデータバンクに、プログラマブルＲＯＭを内
蔵した１チツプのマイクロコンピュータとして、日立評
論社、昭和６１年７月２５日発行「日立評論」第６８巻
第７号、頁２９〜頁３２がある。

〔発明が解決しようとする問題点〕

上記した例では前述したような書込装置を用いてプログ
ラマブルＲＯＭへの書き込みを行うのではなく、マイク
ロプロセッサからのアクセスによって直接的にプログラ
マブルＲＯＭに対する書き込みを行う必要がある。ここ
で、上記例では内蔵の発振回路などの論理回路によって
一定時間の書き込みが行われるようになっている。この
場合、内蔵される不揮発性記憶素子のプロセスバラツキ
が比較的大きいことより、ワーストケースを考慮して書
き込み時間を設定することが必要になるため、多くの場
合書き込み時間が必要以上に費やされてしまう。

この発明の目的は、高速に確実な書き込み可能にしたプ
ログラマブルＲＯＭ内蔵の１チツプマイクロコンピユー
タ等の半導体集積回路装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、マイクロプロセッサからのアクセスにより書
き込み動作が行われるプログラマブルＲＯＭの書き込み
時間を可変にするものである。

〔作　用〕

上記した手段にれれば、内蔵された不揮発性記憶素子の
プロセスバラツキに応じた最小時間によりその書き込み
が行うことができるから、高速確実な書き込みが可能と
なる。

〔実施例〕

第２図には、この発明が適用された１チツプマイクロコ
ンピユータの一実施例のブロック図が示されている。

同図において、破線で囲まれた部分は半導体集積回路Ｌ
ＳＩであり、ここに形成された各回路ブロックは、全体
として１チツプマイクロコンピユータを構成しており、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、単結晶シリコンのような１個の半導体基板上
において形成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。すなわち、Ａはアキュムレータ、Ｘはインデ
ックスレジスタ、ＣＣはコンディションコードレジスタ
、ＳＰはスタックポインタ、ＰＣＩ、ＰＣ：Ｌはプログ
ラムカウンタ、ＣＰＵ−Ｃ０ＮＴはＣＰｔＪコントロー
ラ、ＡＬＵは算術論理演算ユニットである。

このようなマイクロプロセッサＣＰＵの構成は、例えば
、−オーム社から昭和５３年４月１０に発行されたｒマ
イクロコンピュータの基礎」矢田光治著によって公知で
あり、その構成そのものは本則発明には直接的には関係
がないので、その詳細な説明を省略する。

記号Ｉ１０で示されているのは、入出力ポートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。

記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付されろ水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。

このタイマーは、カウンタＣＯＵＴ、プリスケーラＰＲ
及びコントローラＣ０ＮＴとによって構成される。

記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。

記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、特に制限されないが、マスク型ＲＯＭによ
り構成され、各種情報処理のためのプログラムが書込ま
れる。このプログラムの中には、後述するようなＥＦＲ
ＯＭへのデータ書き込みプログラムも含まれる。

また、記号ＥＰＲＯＭで示されているのは、イレーザブ
ル＆プログラマブルＲＯＭであり、主として保持すべき
重要なデータの格納のために用いられる０例えば、銀行
用のＩＣカードではその入出金データ等が記録され、医
療用のＩＣカードではカルテ等の診療データ等が記録さ
れる。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、後述するデータバスＤＡＴとアドレ
スバスＡＤＤとが含まれるものである。なお、各メモリ
や周辺回路に対する制御信号は、省略されている。

この実施例では、特に制限されないが、ＥＦＲＯＭは、
外部端子から供給される約１２Ｖ又は２１ｖのような書
き込み用高電圧Ｖｐｌ）が供給され先状態で、マイクロ
プロセッサによって生成されたアドレスとデータと、書
き込みを指示する制御信号を受けて、その書き込みが行
われる。この書き込み動作を行う書き込み回路は、その
書き込み時間が可変にされる。

なお、この実施例の集積回路ＬＳＩは、上記ＥＰＲＯＭ
に書き込まれたデータの消去を必要しない場合には、全
体がプラクチックパッケージにより封止される。一方、
上記データの消去を可能にしたいなら、上記ＥＰＲＯＭ
が形成される部分に紫外線照射用の窓が設けられる。

第１図には、上記書き込み時間が可変にされる機能を持
つＥＰＲＯＭの一実施例のブロック図が示されている。

メモリアレイＭ−ＡＲＹは、フローティグゲートとコン
トロールゲートとを持つスタックドゲート構造の不揮発
性記憶素子（以下、スタックドゲートトランジスタとい
う）がマリトリフクス配置されて構成される。これらの
スタックドゲートトランジスタのコントロールゲートは
同じ行に配置されたものが対応するワード線に共通に結
合され、同じ列に配置されたもののドレイン電極は対応
するデータ線（ディジット線又はビット線）に結合され
る。

上記メモリアレイＭ−ＡＲＹのワード線は、Ｘアドレス
デコーダＸ−０ＣＲによってその１つが選択される。す
なわち、ＸアドレスデコーダＸ−ＤＣＲは、ラッチ回路
ＦＦを持ちアドレスバスＡＤＤを介した供給されるアド
レス信号をそのランチ回路ＦＦに保持し、それを解読し
て１つのワード線を選択状態にする。

上記メモリアレイＭ−ＡＲＹのデータ線は、Ｙアドレス
デコーダＹ−ＤＣＲによって選択される。

すなわち、ＹアドレスデコーダＹ−ＯＣＲは、上記同様
なラッチ回路ＦＦを持ち、アドレスバスＡＤＤを介して
供給されるアドレス信号をそのランチ回路ＦＦに保持し
、それを解読してデータ線と共通データ線とを接続させ
るカラムスイッチＭＯ３ＦＥＴをオン状態にする。上記
アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲは、上記高電
圧ｖｐｐが供給された状態で、書き込みモードが指示さ
れたなら、上記高電圧ｖｐｐに従った高電圧レベルの選
択信号を形成し、読み出しモードが指示されたなら、約
５ｖのような比較的低い電圧Ｖｃｃに従った通常レベル
の選択信号を形成する。このような電圧Ｖｐｐ／Ｖｃｃ
の切り換えは、後述する書き込み制御回路ＷＣにより行
われる。

上記共通データ線は、入出力回路Ｉ１０を介してデータ
バスＤＡＴに接続される。例えば、読み出し動作ならば
、出力回路が動作状態になって、共通データ線のデータ
をデータバスＤＡＴに伝達する。また、書き込み動作な
らば、入力回路が動作状態にされ、その動作状態におい
てデータバスＤＡＴのデータが論理“０”ならそれを高
電圧■ｐｐに変換して共通データ線に伝え、論理“１”
なら回路の接地電位レベルを共通データ線に伝える。

上記入力回路は前記アドレスデコーダと同様なラッチ回
路を有し、上記データバスＤＡＴ上の書き込みデータを
保持する。

書き込みフラグＷＦＦには、マイクロプロセッサＣＰＵ
から書き込み信号がセントされる。このＷＦＦがセント
され、その出力信号ＰＧＭがハイレベルにされている間
、書き込み制御回路ＷＣは、上記電圧を高電圧ｖｐｐに
切り換える。また、書き込みパルスＷＰを入出力回路Ｉ
１０の入力回路に伝える。これによって、入力回路は、
対応する書き込みビットが論理“０”なら、その出力を
高電圧Ｖｌ）Ｉ）とし、論理“１”なら回路の接地レベ
ルにする。したがって、上記マイクロプロセッサＣＰＵ
による書き込みフラグＷＦＦのセット／リセットにより
書き込み時間が可変にされる。すなわち、マイクロプロ
セッサＣＰＵは、ＥＰＲＯＭに割り当てられたアドレス
空間における特定のアドレス信号をアドレスバスＡＤＤ
を介してＥＰＲＯＭのデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲ
に供給し、書き込むべきデータをデータバスＤＡＴを介
して入力回路に供給する。この状態で、上記書き込みフ
ラグＷＦＦをセットする。これにより、上記信号ＰＧＭ
がハイレベルにされ、上記高電圧ｖｐｐがデコーダＸ−
ＤＣＲ，Ｙ−ＤＣＲ及び入力回路に供給されるのでＥＦ
ＲＯＭは書き込み動作を開始する。

上記フラグＷＦＦがセットされている間、上記デコーダ
Ｘ−３ＣＲ，Ｙ−ＤＣＲ及び入力回路は、それぞれのア
ドレス信号及びデータを保持している。そして、上記第
２図に示した内蔵のタイマー回路を利用して、或いは所
定のタイマー機能を有するプログラムに従って一定時間
経過後に上記書き込みフラグＷＦＦをリセットする。こ
れにより、ＥＰＲＯＭは書き込み動作を終了する。上記
内蔵のタイマー回路或いは上記のタイマプログラムによ
る時間設定によってＥＰＲＯＭに対する書き込み時間を
任意の時間に設定することができる。

第３図には、上記書き込み時間が可変にされる機能を持
つＥＰＲＯＭの他の一実施例のブロック図が示されてい
る。

上記第１図に示した書き込み回路の場合には、マイクロ
プロセッサＣＰＵが、ＥＦＲＯＭの書き込み時間を直接
管理するものであるので、その間開の情報処理ができな
くなり或いは少なくとも情報処理効率が大きく低下させ
られる。また、プログラムの暴走等によって上記書き込
みフラグが誤ヮてセットされるてしまうと、ＥＰＲＯＭ
に対して誤書き込みが行われてしまう虞れがある。

そこで、第３図に示した書き込み回路には、専用のタイ
マー回路ＴＭが設けられる。マイクロプロセッサＣＰＵ
は、このタイマー回路ＴＭに対して書き込み時間情報を
設定するだけで、後はこのタイマー回路によってＥＦＲ
ＯＭに対する書き込み時間が全て管理される。これによ
り、マイクロプロセッサＣＰＵは、ＥＦＲＯＭの書き込
み動作中に他の情報処理動作を行うことができる。

第４図には、上記タイマー回路ＴＭの一実施例を示すブ
ロック図が示されている。

時間レジスタＴＲには、マイクロプロセッサＣＰＵから
データバスＤＡＴを介して時間情報が書き込まれる。ダ
ウンカウンタＤＣＴは、図示しない制御信号によって、
マイクロプロセッサＣＰＵから起動がかけられ、上記時
間情報が初期値としてセットされるとともに、発振回路
Ｏ８Ｃにより形成されるパルス信号の計数動作を行う。

これにより、論理回路ＬＯＧの出力信号ＰＧＭはハイレ
ベルにされ、上記同様に書き込み動作が開始される。上
記論理回路ＬＯＧは、上記ダウンカウンタＤＣＴの計数
値の零を検出して、書き込み信号ＰＧＭをハイレベルか
らロウレベルにする。これによって、上記タイマー回路
ＴＭにより設定される時間により上記ＥＦＲＯＭの書き
込み動作が行われる０例えば、発振回路ｏＳＣの発振周
期がＴなら、上記時間レジスタＴＲに１００　（十進法
）を設定すれば、書き込み時間は１００ＸＴになるもの
である。このように、上記時間レジスタＴＲに供給する
計数信号と発振信号の周期とに従った任意の書き込み時
間の設定が可能になる。書き込みの開始は、特に制限さ
れないが、前記したフラグＷＦＦをセットすることによ
って行う。吉き込み終了後にフラグＷＦＦはクリアされ
る。

また、この実施例のように、マイクロコンピュータのタ
イマー回路とは別の上記発振回路を設けることによって
、クロックが可変にされろマイクロコンピュータにおい
ても、上記クロックの周波数に影響されることなく、一
定の書き込み時間を設定することができる。

第５図には、上記第３図に示した書き込み回路を用いた
、いわゆる高速書き込みアルゴリズムの一例を示すフロ
ーチャート図が示されている。

マイクロプロセッサＣＰＵは、ステップｔｉ＞において
ＥＰＲＯＭに対する書き込み命令を実行すると、ＥＦＲ
ＯＭに対してアドレスバスＡＤＤデータバスＤＡＴを介
してそれぞれアドレス信号、書き込みデータ信号を供給
し、ＥＦＲＯＭはこれらをラッチ回路に保持する。更に
ＣＰＵは、ステップ（２）において特定のレジスタの内
容をクリア（Ｎ−０）する。そして、次のステップ（３
）では、上記レジスタに＋１の加算を行う（Ｎ”−Ｎ＋
１）＊ステップ（４）においては、上記時間レジスタＴ
Ｒに単位の書き込み時間を書き込む。例えば、上記発振
回路ＯＳＣの発振周期が１μｓなら、上記計数値を１０
０（十進法）にセットする。これにより、単位の書き込
み時間は１００μｓになる。

ステップ（５）では、上記１００μｓの書き込み動作が
行われる。ＣＰＵは、この期間別の情報処理を行う。上
記書き込み信号Ｐ　Ｇ　Ｍがハイレベルからロウレベル
にされると、マイクロプロセッサＣＰＵに割り込みがか
かり、ステップ（６）においてベリファイモードを指示
する。これによって、ＥＦＲＯＭの読み出しが行われ、
論理“Ｏ″の書き込みデータに対応した不揮発性記憶素
子の読み出しデータが論理“０″になったか否かを判定
する。ステップ（７）において不一致なら、ステップα
ωにおいて上記レジスタの値Ｎが２５か否かを判定して
、２４以下なら上記ステップ（３）に戻る。これによっ
て、再び１００．ＩＩ３の書き込み動作が行われる。上
記単位の書き込み回数が２５回行われると、ステップａ
υにおいてその記憶素子を不良として書き込みを終了す
る。すなわち、合計２．５隠もの書き込み時間を費やし
ても上記論理′０”の書き込みが不能なら、それを書き
込み不良として動作を終了させるものである。

上記ステップ（７）において、上記論理“Ｏ′″の書き
込みが判定されると、ステップ（８）において、マイク
ロプロセッサＣＰＵは、１００ＸＮを計算し、その結果
を上記時間レジスタＴＲにセットし、書き込みが行われ
る。すなわち、上記論理“０°の書き込みに要した時間
１００Ｎハの３倍の時間による重ね書き込みが行われる
。この重ね書き込みの終了により、ステップ（９）にお
いて上記書き込み信号ＰＧＭがロウレベルになり、マイ
クロブロセッサＣＰＵに割り込みがかけられ、上記単位
（例えば１バイト）のデータ書き込み動作が終了され、
次の書き込みサイクル又は他の情報処理に移行する。上
記のような高速書き込みアルゴリズムは、特に制限され
ないが、上記ＲＯＭに書き込まれたプログラムに従って
行われる。

第６図には、上記第５図に示した高速書き込みアルゴリ
ズムを実現する論理回路を含む一実施例のブロック図が
示され°ζいる。

第６図には、更に比較器ＣＭＰが設けられている。この
比較器ＣＭＰは、書き込み信号ＰＧＭのハイレベルから
ロウレベルへの変化に同期して、Ｅ　Ｆ　ＲＯＭの読み
出しを行い、更にその内容を入力回路にラッチされた書
き込みデータとの比較を行う。この結果が一致していれ
ば、重ね書き込み信号ＯＰ　Ｇ　Ｍがハイレベルになり
、重ね書き込みをタイマー回路ＴＭに指示する。

第７図には、上記タイマー回路ＴＭの一実施例を示すブ
ロック図が示されている。

マイクロプロセッサＣＰＵから、図示されない制御信号
によって起動がかけられると、時間レジスタＴＲの内容
が初期値としてダウンカウンタＤＣＴにセットされると
ともに、前記ダウンカウンタＤＣＴは計数動作を開始す
る。これにより、論理回路ＬＯＧの出力信号ＰＧＭはハ
イレベルにされ、書き込み動作が開始される。上記論理
回路ＬＯＧは上記ダウンカウンタＤＣＴの計数値の零を
検出して、書き込み信号ＰＧＭをハイレベルからロウレ
ベルにする。

ここで前記比較器ＣＭＰによるベリファイが行われる。

この結果が不一致であれば重ね書き込み信号ＯＰＧＭは
ロウレベルであって、この場合、前記時間レジスタＴＲ
の内容がダウンカウンタＤＣＴにセットされ、前記同様
の動作が繰り返される。

アップカウンタＵＣＴは書き込み信号ＰＧＭのハイレベ
ルからロウレベルへの変化を検出し、前記変化の計数動
作を行う。アップカウンタＵＣＴの内容が所定値、例え
ば２５に一致しても、重ね書き込みフラグＯＰＧＭがロ
ウレベルのままであると、書き込み不良として書き込み
不良フラグＦＡＩＬをセットするとともに、ダウンカウ
ンタＤＣＴ、アップカウンタＵＣＴ、ラッチ回路をクリ
アして全書き込み動作を終了する。

乗算器ＭＵＬは重ね書き込みフラグＯＰＧＭがハイレベ
ルになると、時間レジスタＴＲの内容及びこのときの前
記アップカウンタＵＣＴの内容の乗算を行い、更にこの
結果を例えば３倍にして重ね書き込み時間情報を生成し
、ダウンカウンタＤＣＴに初期値としてセントし、前記
同様な書き込み動作が開始される。この期間重ね書き込
みフラグＯＰＧＭは保持される。この状態で重ね書き込
みが終了し書き込み信号ＰＧＭがハイレベルからロウレ
ベルに変化すると、ダウンカウンタＤＣＴ。

アップカウンタＵＣＴ、ラッチ回路はクリアされ、重ね
書き込み動作が終了する。

上記した方法によれば、前記第５図に示した高速書き込
みアルゴリズムをソフトウェアに全く負担をかけずに実
行することができる。すなわち、マイクロプロセッサＣ
ＰＵはＥＰＲＯＭの吉き込みに際して、書き込みアドレ
ス・データの指定、及び書き込み回路に対する起動信号
のみを発生すればよく、ＲＡＭと同様に書き込みを行う
ことができるために、マイクロプロセッサＣＰＵの情報
処理効率の低下を防ぐことができる。

なお、この場合においても単位置き込み時間、重ね書き
込み時間、不良と判定する情報は、マイクロプロセッサ
ＣＰＵから指定できるようにすることが望ましい。

上記の高速書き込みアルゴリズムでは、素子特定のバラ
ツキに応じた最小時間により、確実かつ高速の書き込み
動作が可能にされる。

上記第１図又は第３図の書き込み可変機能を持つ古き込
み回路における書き込み時間の設定は、メーカー側にお
いて計測された書き込み時間に基づいて決定するものの
他、上記第５図の書き込み法を採用する場合、ユーザー
が上記平均的なＮ値を求めて、それに基づいて書き込み
時間を設定するものとしてもよい。また、素子特性は、
その書き込み／消去の繰り返しによって書き込み特性が
劣化するものであるので、繰り返し書き込み回数に応じ
て、上記書き込み時間や上記重ね書き込み時間を長くす
るようにすればよい。また、用途によっては、記憶保持
の信頼性が強く要求されなく、書き込みデータ数が多く
短時間で書き込みサイクルを終了しなければないないと
き、上記書き込み時間又は重ね書き込み時間を最小に設
定するようにすればよい。

また、上記書き込み時間情報は、ＥＰＲＯＭの特定のア
ドレスに書き込んでおいて、その書き込みの開始前に、
その特定アドレスの読み出しを行い、それに基づいて自
動的に書き込み時間が設定されるようにしてもよい。例
えば、第３図の時間レジスタの計数値やレジスタに設定
されるＮ値などが上記ＥＰＲＯＭの特定のアドレスに書
き込まれていれば、それに従った書き込み時間が自動的
に設定されるものである。

なお、同一の半導体基板上に形成される記憶素子の中で
も、書き込み特性については約１００倍のひらきがある
場合がある。すなわち、書き込みに要する時間の最長時
間は、最短時間の１００倍の時間になる場合がある０例
えば、書き込み時間の保証値が１０ｍでるとする。テス
トに際して、第３図の実施例回路においては、まず１０
０μｓでの書き込みを行い、書かれた素子は合格とし、
残りについては更に１００／／ｓで書き込み、同様の判
定を行う。以下、順次、２００μｓ、４００ｐｓ、８Ｑ
Ｏｕｓ、１６００ハ、３２００　ａｓとして書き込みを
行い同様の判定を行う１１３２００ｐ３の書き込み終了
した時点では、書き込み時間の合計が６．４　ｍｓであ
って、保証値に対する余裕を確保するために、まだ書か
れていない素子を不合格とする。上記第３図の実施例で
は、このような方法が実現できるため、テスト時間を効
果的に短縮することができる。特に、実使用状態におい
てソフトウェアによって自己診断を行う場合に、上記テ
スト方法はより有効である。また、実使用状態において
、上記のような書き込み処理フローを採ることも可能で
ある。

上記実施例から得られる作用効果は、下記の通りである
。すなわち、 （１）マイクロプロセッサからのアクセスにより書き込
み動作が行われプログラマブルＲＯＭの書き込み時間を
可変にすることにより、内蔵された不揮発性記憶素子の
プロセスバラツキに応じた最小時間によりその書き込み
が行うことができる。これによって、高速確実な書き込
みを実現できるという効果が得られる。

（２）上記書き込み時間を可変にする手段として、マイ
クロプロセッサによってセット／リセットするフラグを
用いる構成にすることによってミ簡単な構成により上記
裔速書き込み動作を実現できるという効果が得られる。

（３）上記書き込み時間を可変にする手段として、マイ
クロプロセッサから指定された計数情報に従って所定の
周期的なパルス信号の計数動作を行うカウンタ回路を含
むタイマー回路によって設定する構成により、マイクロ
プロセッサは、このタイマー回路に対して書き込み時間
情報を設定するだけで、後はこのタイマー回路によって
書き込み時間が全て管理されるから、その書き込み動作
中に他の情報処理動作を行うことができるという効果が
得られる。

（４）上記タイマー回路にマイクロコンピュータのタイ
マー回路とは別の上記発振回路を設けることによって、
クロックが可変にされるマイクロコンピュータにおいて
も、上記クロックの周波数に影響されることなく、一定
の書き込み時間を設定することができるという効果が得
られる。

（５）上記タイマー回路により設定される単位時間によ
る書き込み動作の後に、上記プログラマブルＲＯＭのベ
リファイを行い、所定の書き込み信号が書き込まれるま
で、上記単位時間の複数回路の書き込み動作を行うとと
もに、その後に予め設定された時間だけ重ね書き込みを
行うことによって、素子特性のバラツキに応じた高速に
確実な書き込みが可能になるという効果が得られる。

（６）上記書き込み動作を実現する論理回路を書き込み
回路に内蔵すれば、マイクロプロセッサの情報処理効率
を損なうことなく、高速確実な書き込みが可能になると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、不揮発性記憶
素子は、上記スタックドゲートトランジスタの他、ＭＮ
ＯＳ　（メタル・ナイトライド・オキサイド・セミコン
ダクタ）トランジスタやＦＬＯＴＯＸ　（フローティン
グゲート・トンネリング・オキサイド）型のトランジス
タを用いた電気的に消去が可能にされるＥＥＰＲＯＭで
あってもよい。また、各回路ブロックの具体的回路は、
上記同様な動作を行うものであれば何であってもよい。

この発明は、電気的に書き込みが可能なプログラマブル
ＲＯＭとマイクロプロセッサを含み、マイクロプロセッ
サからプログラマブルＲＯＭに対して書き込みが行われ
る、マイクロコンピュータ機能を持つ各種ＩＣカード、
データバンク等の半導体集積回路装置に広く利用できる
。

【図面の簡単な説明】

第１図は、書き込み時間が可変にされるＥＰＲＯＭの一
実施例の示すブロック図、 第２図は、この発明が適用される１チツプマイクロコン
ピユータの一実施例を示すブロック図、第３図は、書き
込み時間が可変にされるＥＰＲＯＭの他の一実施例を示
すブロック図、第４図は、そのタイマー回路の一実施例
を示すブロック図、 第５図は、高速書き込みアルゴリズムを説明するための
フローチャート図、 第６図は、書き込み時間が可変にされるＥＰＲＯＭの更
に他の一実施例を示すブロック図、第７図は、そのタイ
マー回路の一実施例を示すブロック図である。 ＣＰＵ・・マイクロプロセッサ、ＣＰＵ−Ｃ０ＮＴ・・
ＣＰＵコントローラ、ＡＬＵ・・算術論理演算ユニット
、Ａ・・アキュムレータ、Ｘ・・インデックスレジスタ
、ＣＣ・・コンディションコードレジスタ、ＳＰ・・ス
タラクポインタ、ＰＣＨ，ＰＣＬ・・プログラムカウン
タ、ＲＡＭ・・ラング・アクセス・メモリ、ＥＦＲＯＭ
・・エレクトリカリ・プログラマブル・リード・オンリ
ー・メモリ、Ｉｌｏ・・入出力ボート、■・・入力専用
ボート、Ｏ２０・・発振回路、Ｃ０ＵＴ・・カウンタ、
Ｃ０ＮＴ・・コントローラ、ＰＲ・・プリスケーラ、Ｂ
ＵＳ・・バス、Ｍ−ＡＲＹ・・メモリアレイ、Ｘ−ＤＣ
Ｒ・・Ｘアドレスデコーダ、Ｙ−ＤＣＲ・・Ｙアドレス
デコーダ、Ｉｌｏ・・入出力回路、ＷＦＦ・・書き込み
フラグ、ＴＭ・・タイマー回路、ＡＤＤ・・アドレスバ
ス、ＤＡＴ・・データバス、ＷＣ・・書き込み制御回路
、ＴＲ・・時間レジスタ、ＤＣＴ・・ダウンカウンタ回
路、ＬＧ・・°論理回路、ＣＭＰ・・比較器、ＭＬＵ・
・乗算器

Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサと、このマイクロプロセッサか
   らのアクセスにより書き込み動作が行われるとともに、
   その書き込み時間が可変にされるプログラマブルＲＯＭ
   とを含むことを特徴とする半導体集積回路装置。 ２、上記プログラマブルＲＯＭにおける書き込み時間を
   可変にする手段は、マイクロプロセッサから制御される
   回路により設定されるものであることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。 ３、上記プログラマブルＲＯＭにおける書き込み時間を
   可変にする手段は、マイクロプロセッサから、そのセッ
   ト／リセットが制御される記憶回路の出力信号により設
   定されるものであることを特徴とする特許請求の範囲第
   １項又は第２項記載の半導体集積回路装置。 ４、上記プログラマブルＲＯＭにおける書き込み時間を
   可変にする手段は、マイクロプロセッサから指定された
   計数情報に従って所定の周期的なパルス信号の計数動作
   を行うカウンタ回路を含むタイマー回路によって設定さ
   れるものであることを特徴とする特許請求の範囲第１項
   又は第２項記載の半導体集積回路装置。 ５、上記マイクロプロセッサは、その書き込みプログラ
   ムによって上記タイマー回路により設定される単位時間
   による書き込み動作の後に、上記プログラマブルＲＯＭ
   のベリファイを行い、所定の書き込みデータが書き込ま
   れるまで、上記単位時間の複数回の書き込み動作を行う
   とともに、その後に予め設定された時間だけ重ね書き込
   み動作が行われるものであることを特徴とする特許請求
   の範囲第４項記載の半導体集積回路装置。 ６、上記プログラマブルＲＯＭにおける書き込み時間を
   可変にする手段には、上記書き込み動作を実現する論理
   回路を更に含むことを特徴とする特許請求の範囲第１項
   又は第２項記載の半導体集積回路装置。 ７、上記プログラマブルＲＯＭは、ＥＰＲＯＭであるこ
   とを特徴とする特許請求の範囲第１項、第２項、第３項
   又は第４項記載の半導体集積回路装置。 ８、上記プログラマブルＲＯＭは、ＥＥＰＲＯＭである
   ことを特徴とする特許請求の範囲第１項、第２項、第３
   項、第４項、第５項又は第６項記載の半導体集積回路装
   置。