JP2001109666A

JP2001109666A - 不揮発性半導体記憶装置

Info

Publication number: JP2001109666A
Application number: JP28382799A
Authority: JP
Inventors: Katsumi Ouchi; 勝美大内; Kunihiro Katayama; 国弘片山; Takashi Tsunehiro; 隆司常広; Takayuki Tamura; 隆之田村; Kazunori Furusawa; 和則古沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-10-05
Filing date: 1999-10-05
Publication date: 2001-04-20

Abstract

(57)【要約】【課題】チップ固有の識別番号のように、セキュリティ
が必要なデータを格納できる不揮発性半導体記憶装置を
実現する。【解決手段】記憶領域の一部または全部の領域内の、消
去単位領域の管理情報領域に、前記消去単位領域の消去
回数を示す情報を有し、前記情報が所定の値であると
き、チップ内の動作制御装置により、前記一部または全
部の領域のワード線またはデータ線またはソース線に対
して、消去に必要な電圧を印加しない。また、書き込み
についても同様な制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セキュリティが必
要なデータを格納できる不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】デジタルスチルカメラをはじめとする携
帯型情報機器の普及に伴い、外部記憶装置であるフラッ
シュメモリカードの需要が大きくなっている。フラッシ
ュメモリカードは記憶媒体としてフラッシュメモリを搭
載した、ＰＣカードまたはそれ以下のサイズの記憶装置
である。

【０００３】フラッシュメモリは電気的に書き換え可能
であり、高集積化に適した不揮発性半導体メモリであ
る。フラッシュメモリの主な用途は、フラッシュメモリ
カードにおける記憶媒体のほかに、ＰＣ（Personal Com
puter）のＢＩＯＳの格納、携帯電話のプログラムやデ
ータ（アドレス帳など）の格納に用いられている。

【０００４】フラッシュメモリはその用途に応じて、Ａ
ＮＤ型、ＮＯＲ型など様々なセルアレイ構造が提案さ
れ、それぞれ特徴をもっている。

【０００５】ＡＮＤ型フラッシュメモリは、高集積・低
電圧化に適したフラッシュメモリであり、ファイルスト
レージ系の記憶媒体として使われることが多い。ＡＮＤ
型フラッシュメモリの公知例としては特開平６−７７４
３７がある。消去は、制御ゲートに高電圧を印加し、ソ
ースおよびドレインおよび基板を接地し、ファウラー・
ノルトハイム電流によりチャネルから浮遊ゲートに電子
を注入することで行う。その結果、フラッシュメモリセ
ルのしきい値が高くなる。書き込みは、制御ゲートに負
電圧、ドレインに低電圧を印加し、ソースを開放、基板
を接地して行う。このとき、ファウラー・ノルトハイム
電流により浮遊ゲートからドレインへ電子が引き抜か
れ、メモリセルのしきい値が低くなる。ＡＮＤ型フラッ
シュメモリにおいては、メモリセルのしきい値が高い状
態が消去状態であり、このときメモリセルが記憶する値
は‘１’である。また、しきい値が低い状態が書き込み
状態であり、このときメモリセルが記憶する値は‘０’
である。

【０００６】また、近年、フラッシュメモリチップの大
容量化に伴い、音楽データや電子書籍データを格納する
用途への期待が高まっている。フラッシュメモリにこれ
らのデータを格納する際の問題点は、フラッシュメモリ
カードに格納するコンテンツに対する著作権保護であ
る。

【０００７】コンテンツの著作権保護を実現する一つの
方法として、フラッシュメモリチップ内部に固有の識別
番号を設け、この識別番号を利用する方法がある。つま
り、他の識別番号を持ったフラッシュメモリチップには
コンテンツをコピーできない、または他の識別番号のフ
ラッシュメモリチップにコピーができても正しく再生す
ることができない、といった方法で不正コピーを防止す
ることできる。

【０００８】

【発明が解決しようとする課題】フラッシュメモリと同
一チップ内に設ける識別番号は、書き換えが不可能でな
くてはならない。識別番号をマスクＲＯＭ領域に格納す
ると、チップの出荷後にユーザ側で識別番号を書き込む
といったことができない。一方、従来のフラッシュメモ
リ領域に識別番号を格納すると、消去や上書きにより自
由に改ざんされてしまう。

【０００９】識別番号のようにセキュリティが必要なデ
ータを、フラッシュメモリ領域に格納するときの課題
は、（１）識別番号を書き込む前に最低１回は消去でき
る、（２）１回書き込みを行った後は再び書き込むこと
ができない、または、（３）識別番号の上書きが検出さ
れた場合は他のデータを読み書きできない、ようなフラ
ッシュメモリを実現することである。

【００１０】本発明の目的は、所定回数だけ消去した後
は、再び消去することができない記憶領域を有する不揮
発性半導体記憶装置を実現することである。

【００１１】本発明の他の目的は、１度書き込んだ後
は、再び書き込みができない記憶領域を有する不揮発性
半導体記憶装置を実現することである。

【００１２】本発明のさらに他の目的は、データの上書
きが検出された場合は他のデータを読み書きできない不
揮発性半導体記憶装置を実現することである。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、複数個の消去単位領域で構成され、消去単位領域ご
とに通常のデータ領域と、消去単位領域全体の管理情報
を記憶する管理情報領域とを有する記憶領域と、外部よ
り入力したアドレス値により、ワード線またはデータ線
またはソース線を選択し所定の電圧を印加する選択装置
と、消去・書き込み・読み出し等の動作を制御する動作
制御装置と、不揮発性半導体記憶装置の状態を記憶する
一時記憶装置とを有する不揮発性半導体記憶装置におい
て、記憶領域の一部または全部の領域内の、消去単位領
域の管理情報領域に、消去単位領域を１度消去したこと
を示す情報を有し、この情報が所定の値であるとき、選
択装置に対する動作制御装置の制御により、一部または
全部の領域のワード線またはデータ線またはソース線に
対して、消去に必要な電圧の印加を抑止する手段を設け
る。

【００１４】また、本発明の他の目的を達成するため
に、記憶領域の一部または全部の領域内の、消去単位領
域の管理情報領域に、消去単位領域に１度書き込みを行
ったことを示す情報を有し、この情報が所定の値である
とき、選択装置に対する動作制御装置の制御により、一
部または全部の領域のワード線またはデータ線またはソ
ース線に対して、書き込みに必要な電圧の印加を抑止す
る手段を設ける。

【００１５】また、本発明のさらに他の目的を達成する
ために、通常データの各ビットと１対１の写像関係にあ
るデータを生成する装置を有し、記憶領域内の一部また
は全部の領域に対して、同一の書き込み単位領域に、通
常データおよび写像関係のデータを書き込む領域を有
し、他のデータ領域に対して書き込みおよび読み出しを
行うとき、予め通常データおよび写像関係のデータが互
いに写像関係にあるかを検証し、写像関係にない場合は
前記データ領域への書き込みおよび読み出しを不可能に
設定する手段を設ける。

【００１６】

【発明の実施の形態】（第１の実施例）まず、本発明の
第一の実施例を説明する。図２は、ＡＮＤ型フラッシュ
メモリチップ２０１のブロック構成を示す。以下、ＡＮ
Ｄ型フラッシュメモリチップ２０１を構成する各ブロッ
クについて説明する。

【００１７】ＡＮＤ型フラッシュメモリのセルアレイ群
２０２は８面のセルアレイで構成する。データの消去・
書き込み・読み出しは、８面のセルアレイで並列に行わ
れる。セルアレイはフラッシュメモリセルを平面的に配
列したものである。図３にＡＮＤ型フラッシュメモリの
セルアレイの構造を示す。ドレイン側とソース側にそれ
ぞれ選択トランジスタ（３０１、３０２、３０３、及び
３０４、３０５、３０６）が設けられ、この２つの選択
トランジスタの間にＭ個のフラッシュメモリセルが並列
に接続されている。この１組の選択トランジスタではさ
んだ記憶領域、すなわち図３において点線で囲まれた記
憶領域を、以下メモリブロックと呼ぶ。また、共通ソー
ス線には接地電圧Vssが印加されている。

【００１８】ＡＮＤ型フラッシュメモリは、選択したワ
ード線に接続された全てのフラッシュメモリセルに対し
て、消去・書き込み・読み出しを行う。例えば、図３で
ワード線Ｗ２に接続されたメモリセル群Ｍ２を選択した
場合を考える。

【００１９】消去動作は、ドレイン側およびソース側の
選択トランジスタのゲートＳＤおよびＳＳに電源電圧Vc
c、ワード線Ｗ２に高電圧Vpp、データ線Ｄ１〜Ｄ５２８
に接地電圧Vssを印加して行う。

【００２０】書き込み動作は、ドレイン側の選択トラン
ジスタのゲートＳＤに電源電圧Vcc、ソース側の選択ト
ランジスタのゲートＳＳに接地電圧Vss、ワード線Ｗ２
に負電圧Vnn、データ線に電源電圧Vccを印加して行う。

【００２１】読み出し動作は、ドレイン側およびソース
側の選択トスタランジのゲートＳＤおよびＳＳに電源電
圧Vcc、ワード線Ｗ２に電源電圧Vcc、データ線Ｄ１から
Ｄ５２８に所定の正電圧を印加して行う。

【００２２】セルアレイ内の一本のワード線（Ｗｎ）に
は５２８個のフラッシュメモリセルが接続されている。
また、本実施例では１つのフラッシュメモリセルにつき
１ビットデータを記憶する。セルアレイ群２０２は８面
のセルアレイで構成するので、消去・書き込み・読み出
しの単位は５２８バイトとなる。

【００２３】図３２にセルアレイ群２０２のデータ構成
を示す。一本のワード線ごとにアドレスが割り当てられ
ている。また、１つのアドレスに対応する５２８バイト
のデータは、５１２バイトのセクタデータ領域と、セク
タデータを管理する情報を格納する１６バイトの管理情
報領域とで構成する。セクタデータを５１２バイトとし
たのは、磁気ディスクのセクタサイズと同じにするため
である。

【００２４】行アドレス０は消去禁止領域である。また
行アドレス１〜１６３８３は消去可能領域である。

【００２５】図２の行デコーダ２０３は、セルアレイ群
２０２内のワード線を選択し所定の電圧を印加する。図
３３に示すように、行デコーダ２０３は、消去禁止領域
のワード線選択回路１００、および消去可能領域のワー
ド線選択回路１０１、およびメモリブロック選択回路１
０２、１０３で構成する。

【００２６】消去禁止領域のワード線選択回路１００、
および消去可能領域のワード線選択回路１０１は、行ア
ドレスをデコードしてワード線を選択し、ワード線に印
加する電圧を制御する。図３３には示していないが、行
アドレスは行アドレスバッファ２０４を介して行デコー
ダ２０３に入力する。行アドレスが０のとき、消去禁止
領域のワード線選択回路１００がワード線を選択する。
また行アドレスが１から１６３８３のとき、消去可能領
域のワード線選択回路１０１が行アドレスに対応するワ
ード線を選択する。消去可能領域のワード線選択回路１
０１には、ワード線電圧Vwおよび接地電圧Vssが、消去
禁止領域のワード線選択回路１００には、接地電圧Vss
のみが図２に示す内部電源発生回路２１３より供給され
る。

【００２７】消去禁止領域のワード線選択回路１００の
内部構成を図３４に、また、消去可能領域のワード線選
択回路１０１のうち、１本のワード線に対応する回路を
図３５に示す。チップ外部より行アドレスとして０を入
力すると、消去禁止領域内のワード線が選択される。こ
のとき、コントロール回路２１１からの制御信号ＥＲＳ
に応じてワード線に印加する電圧が変化する。すなわ
ち、制御信号ＥＲＳが‘Ｈ’レベルのときワード線には
接地電圧Vssが印加され、制御信号ＥＲＳが‘Ｌ’レベ
ルのときワード線にはワード線電圧Vwが印加される。ま
た、消去可能領域内のワード線は選択されていないので
接地電圧Vssが印加される。

【００２８】一方、行アドレスとして１から１６３８３
を入力すると、消去可能領域内の行アドレスに対応した
ワード線が選択される。このとき消去可能領域のワード
線選択回路１０１は、選択したワード線にはワード線電
圧Vwを印加する。また、消去禁止領域のワード線選択回
路１００、消去可能領域のワード線選択回路１０１とも
に非選択のワード線に対しては接地電圧Vssを印加す
る。

【００２９】メモリブロック選択回路１０２、１０３
は、行アドレスをデコードしてメモリブロックを選択す
る。図３３には示していないが、メモリブロック選択回
路１０２、１０３には行アドレスが入力する。また、電
源電圧Vcc、接地電圧Vssが供給される。

【００３０】メモリブロック選択回路１０２、１０３
は、コントロール回路２１１からの制御信号に応じて、
ドレイン側およびソース側の選択トランジスタのゲート
に印加する電圧を制御する。消去動作および読み出し動
作において、メモリブロック選択回路１０２、１０３
は、ドレイン側およびソース側の選択トランジスタのゲ
ートに電源電圧Vccを印加する。また、書き込み動作に
おいて、メモリブロック選択回路１０２、１０３は、ド
レイン側の選択トランジスタのゲートに電源電圧Vccを
印加し、ソース側の選択トランジスタのゲートに接地電
圧Vssを印加する。

【００３１】ラッチ回路２０５は、書き込み時は書き込
みデータを保持し、読み出し時はセンスアンプとして読
み出し電圧を増幅し保持する役割をもつ。

【００３２】列アドレスカウンタ２０６は、チップ外部
から入力された列アドレスのバッファになるとともに、
コントロール回路２１１からの制御信号により列アドレ
スをインクリメントし、アクセスする列アドレスを変化
させる。

【００３３】列デコーダ２０７は、列アドレスをデコー
ドし、アクセスするデータ線を選択するための信号を出
力する。

【００３４】列ゲート２０８は、列デコーダ２０７の出
力によりアクセスするデータ線を選択する。

【００３５】入力データ制御回路２０９は、消去動作ま
たは読み出し動作において、コントロール回路２１１か
らの制御信号に応じてセルアレイ群２０２内のデータ線
に印加する電圧を制御する。書き込み動作の場合は、マ
ルチプレクサ２１０からの入力データをそのまま列ゲー
ト２０８へ伝える。

【００３６】マルチプレクサ２１０は、コントロール回
路２１１からの制御信号により、バスの切替を行う。

【００３７】コントロール回路２１１はチップ内部の動
作を制御する回路である。コントロール回路２１１はチ
ップ外部より各種制御信号を入力する。また、コントロ
ール回路２１１は各動作について所定のタイミングで、
チップ内の各ブロックへ制御信号を出力する。

【００３８】ステータスレジスタ２１２はフラッシュメ
モリチップ２０１の動作状態または動作結果を示す。ス
テータスレジスタ２１２のビット構成を図７に示す。ス
テータスレジスタは８ビットで構成されている。第０ビ
ット（Ｒ＿Ｂ）は、‘０’のときチップはビジー状態で
あり、‘１’のときチップはレディー状態である。ビッ
ト２（ＥＥＲ）は、‘１’のとき消去エラーであること
を示す。ビット３（ＰＥＲ）は、‘１’のとき書き込み
エラーであることを示す。ビット４（ＥＩＨ）は、
‘１’のとき消去禁止領域に対して消去コマンドを発行
したためエラーであることを示す。その他のビットは予
備ビットである。

【００３９】内部電源発生回路２１３は、チップ外部よ
り電源電圧Vccおよび接地電圧Vssを入力する。電源電圧
Vccは、例えば３.３Ｖの単一電源である。また、接地電
圧Vssは０Vである。内部電源発生回路２１３は、コント
ロール回路２１１からの制御信号に応じて、電源電圧Vc
cから高電圧Vppへの昇圧、または負電圧Vnnへの降圧を
行い、ワード線電圧Vwとして出力する。ここで高電圧Vp
pは例えば１２Ｖ、負電圧Vnnは例えば−７Ｖである。内
部電源発生回路２１３は、電源電圧Vccおよび接地電圧V
ssを各ブロックへ出力し、また、ワード線電圧Vwについ
ては行デコーダ２０３へ出力する。

【００４０】以下、図２を用いて、ＡＮＤ型フラッシュ
メモリチップ２０１の入出力信号を説明する。

【００４１】Ｉ／Ｏは８本で構成されるデータ信号バス
である。コマンドの入力やデータの入出力は、データ入
出力信号端子I／Ｏを介して１バイトずつ行われる。

【００４２】ＡＤＤＲはアドレス信号バスであり、行ア
ドレスと列アドレスで構成する。

【００４３】／ＣＥはチップ選択信号である。信号名の
前の‘／’は信号が負論理であることを示す。

【００４４】／ＯＥは、メモリデータやステータスレジ
スタを読み出す場合にアサートする信号である。

【００４５】／ＷＥは、外部から入力したコマンドやア
ドレスをラッチする信号である。

【００４６】ＳＣは、書き込みや読み出しにおいて、デ
ータを１バイトずつラッチする信号である。

【００４７】Ｒ／Ｂは、フラッシュメモリチップ２０１
内部が消去中または書き込み中でビジー状態のとき、
‘０’を出力する。一方レディー状態のときはハイイン
ピーダンスを出力する。

【００４８】以下、このＡＮＤ型フラッシュメモリチッ
プ２０１の消去動作、書き込み動作、読み出し動作につ
いて説明する。

【００４９】まず、消去動作の手順について説明する。

【００５０】（１）チップ外部より／ＣＥをアサートし
た後、消去コマンドを入力する。消去コマンドは、マル
チプレクサ２１０を介してコントロール回路２１１に入
力する。

【００５１】（２）チップ外部よりアドレス（行アドレ
ス＋列アドレス）を入力する。入力したアドレスのう
ち、行アドレスは行アドレスバッファ２０４およびコン
トロール回路２１１に、列アドレスは列アドレスカウン
タ２０６に入力する。

【００５２】（３）コントロール回路２１１は制御信号
ＥＲＳを‘１’にセットする。

【００５３】（４）チップ外部より消去開始コマンドを
入力する。

【００５４】（５）入力した行アドレスが０であるかど
うかに関わらず、行アドレス０のワード線には接地電圧
Vssが印加される。つまりワード線と基板との間で電位
差が生じないので消去を行うことができない。

【００５５】書き込み動作については、行アドレスが指
定するワード線が消去禁止領域にあるか消去可能領域に
あるかに関わらず、選択したワード線には負電圧Vnnを
印加し、非選択のワード線には接地電圧Vssを印加す
る。

【００５６】よって、消去禁止領域・消去可能領域の区
別なくデータの書き込みを行うことができる。

【００５７】読み出し動作についても、行アドレスが指
定するワード線が消去禁止領域にあるか消去可能領域に
あるかに関わらず、選択したワード線には電源電圧Vcc
を印加し、非選択のワード線には接地電圧Vssを印加す
る。

【００５８】よって、消去禁止領域・消去可能領域の区
別なくデータの読み出しを行うことができる。

【００５９】本実施例により、１回たりとも消去できな
い消去禁止領域を設けることができる。しかし、フラッ
シュメモリチップの製造後の選別処理では消去動作を行
うのが一般的である。

【００６０】そこで第二の実施例として、１回だけ消去
可能なＡＮＤ型フラッシュメモリについて説明する。

【００６１】（第二の実施例）以下、第一の実施例と異
なる個所を中心に説明する。

【００６２】図４にセルアレイ群２０２のデータ構成を
示す。

【００６３】行アドレス０は再消去禁止領域である。再
消去禁止領域の管理情報領域は、１バイトの消去済バイ
トを格納する。このバイトに対しては、チップ２０１外
部から読み書きを行うことはできない。

【００６４】行アドレス１〜１６３８３は消去可能領域
である。消去可能領域の管理情報領域にも消去済バイト
を格納する領域を有するが使用しない。

【００６５】図１は、第二の実施例におけるセルアレイ
とその周辺の詳細を示す。

【００６６】図１に示す再消去禁止領域のワード線選択
回路１００、および消去可能領域のワード線選択回路１
０１は、行アドレスをデコードしてワード線を選択し、
ワード線に印加する電圧を制御する。図１には示してい
ないが、行アドレスは行アドレスバッファ２０４を介し
て行デコーダ２０３に入力する。行アドレスが０のと
き、再消去禁止領域のワード線選択回路１００がワード
線を選択する。また行アドレスが１から１６３８３のと
き、消去可能領域のワード線選択回路１０１が行アドレ
スに対応するワード線を選択する。再消去禁止領域のワ
ード線選択回路１００および消去可能領域のワード線選
択回路１０１には、ワード線電圧Vwおよび接地電圧Vss
が内部電源発生回路２１３より供給される。

【００６７】再消去禁止領域のワード線選択回路１００
の内部構成を図５に、また、消去可能領域のワード線選
択回路１０１のうち、１本のワード線に対応する回路を
図６に示す。チップ外部より行アドレスとして０を入力
すると、再消去禁止領域内のワード線が選択される。こ
のとき再消去禁止領域のワード線選択回路１００が行ア
ドレス０に対応するワード線に印加する電圧は、外部か
らの制御信号ＥＰＨにより異なる。図１に示すように、
各セルアレイのデータ線Ｄ５２８に対応するラッチが記
憶する値がすべて‘１’のとき、制御信号ＥＰＨは
‘１’となる。ＥＰＨが‘０’のとき、ワード線にはワ
ード線電圧Vwを印加し、ＥＰＨが‘１’のとき、ワード
線には接地電圧Vssを印加する。また、消去可能領域内
のワード線は選択されていないので接地電圧Vssが印加
される。

【００６８】一方、行アドレスとして１から１６３８３
を入力すると、消去可能領域内の行アドレスに対応した
ワード線が選択される。このとき消去可能領域のワード
線選択回路１０１は、選択したワード線にはワード線電
圧Vwを印加する。また、再消去禁止領域のワード線選択
回路１００、消去可能領域のワード線選択回路１０１と
もに非選択のワード線に対しては接地電圧Vssを印加す
る。

【００６９】メモリブロック選択回路１０２、１０３
は、行アドレスをデコードしてメモリブロックを選択す
る。図１には示していないが、メモリブロック選択回路
１０２、１０３には行アドレスが入力する。また、電源
電圧Vcc、接地電圧Vssが供給される。

【００７０】以下、ＡＮＤ型フラッシュメモリチップ２
０１の消去動作、書き込み動作、読み出し動作について
説明する。

【００７１】まず、消去動作について図８から図１１を
用いて説明する。以下、図８を用いて消去動作の詳細な
手順を示す。

【００７２】（ステップ８０１）チップ外部より／ＣＥ
をアサートした後、消去コマンドを入力する。消去コマ
ンドは、マルチプレクサ２１０を介してコントロール回
路２１１に入力する。

【００７３】（ステップ８０２）チップ外部よりアドレ
ス（行アドレス＋列アドレス）を入力する。入力したア
ドレスのうち、行アドレスは行アドレスバッファ２０４
およびコントロール回路２１１に、列アドレスは列アド
レスカウンタ２０６に入力する。

【００７４】（ステップ８０３）コントロール回路２１
１は入力した行アドレスが０であるかどうかを判定す
る。

【００７５】（ステップ８０４）行アドレスが０でない
とき、チップ外部より消去開始コマンドを入力する。

【００７６】（ステップ８０５）一方、行アドレスが０
であるとき、コントロール回路２１１は、まず制御信号
ＣＮＦを‘１’にセットする。つぎに、内部電源発生回
路２１３および入力データ制御回路２０９に読み出しを
行うための制御信号を出して、管理情報領域の消去済バ
イトをラッチ回路２０５へ読み出す。この間、Ｒ／Ｂ信
号は‘０’を出力し、チップ内部がビジー状態であるこ
とを示す。読み出し終了後、コントロール回路２１１は
制御信号ＣＮＦを‘０’にセットする。

【００７７】（ステップ８０６）ステップ８０５の処理
終了後、チップ外部より消去開始コマンドを入力する。

【００７８】（ステップ８０７）消去済バイト内の全ビ
ットのうち少なくとも１ビットが‘０’である場合（す
なわち、消去を一度も行っていない場合）、または、ス
テップ８０４の処理終了後、コントロール回路２１１
は、内部電源発生回路２１３および入力データ制御回路
２０９に消去を行うための制御信号を出力する。このと
き、選択したワード線には高電圧Vppを印加し、データ
線Ｄ１からＤ５２８には接地電圧Vssを印加する。これ
により、選択したワード線に接続されたフラッシュメモ
リセルの消去が開始する。フラッシュメモリセルを消去
している間、出力信号Ｒ／Ｂは‘０’であり、チップ内
部がビジー状態であることを示す。また、消去中に／Ｏ
Ｅをアサートすると、ステータスレジスタ２１２の内容
を読み出すことができる。このとき、図７のビット０
（Ｒ＿Ｂ）は‘０’である。

【００７９】（ステップ８０８）消去が終わると、出力
信号Ｒ／Ｂがハイインピーダンス、すなわちレディー状
態に戻る。この後、／ＯＥをアサートしてステータスレ
ジスタ２１２を読み出すと、図７のビット０（Ｒ＿Ｂ）
は‘１’、ビット４（ＥＩＨ）は‘０’である。

【００８０】（ステップ８０９）消去済バイトの全ビッ
トが‘１’である場合（すなわち、一度消去を行ってい
る場合）、内部電源発生回路２１３および入力データ制
御回路２０９に消去を行うための制御信号を出力する。
このとき、選択したワード線には接地電圧Vssが印加さ
れ、基板との間で電位差が生じないので消去を行うこと
ができない。ここで、出力信号Ｒ／Ｂはハイインピーダ
ンス状態である。また、ここでステータスレジスタ２１
２を読み出すと、図７のビット０（Ｒ＿Ｂ）は‘１’、
ビット４（ＥＩＨ）は‘１’である。

【００８１】図９に消去可能領域へ消去コマンドを発行
したときのタイミングチャートを示す。図１０に再消去
禁止領域へ最初に消去コマンドを発行したときのタイミ
ングチャートを示す。図１１に再消去禁止領域へ２回目
以降に消去コマンドを発行したときのタイミングチャー
トを示す。

【００８２】書き込み動作、読み出し動作については、
アドレスを入力した後、コントロール回路２１１は行ア
ドレスが０であるかを判定したり、消去済バイトをラッ
チ回路２０５へ読み出すことはしない。

【００８３】書き込み動作については、行アドレスが指
定するワード線が再消去禁止領域にあるか消去可能領域
にあるかに関わらず、選択したワード線には負電圧Vnn
を印加し、非選択のワード線には接地電圧Vssを印加す
る。

【００８４】よって、再消去禁止領域・消去可能領域の
区別なくデータの書き込みを行うことができる。

【００８５】読み出し動作についても、行アドレスが指
定するワード線が再消去禁止領域にあるか消去可能領域
にあるかに関わらず、選択したワード線には電源電圧Vc
cを印加し、非選択のワード線には接地電圧Vssを印加す
る。

【００８６】よって、再消去禁止領域・消去可能領域の
区別なくデータの読み出しを行うことができる。

【００８７】本実施例により、ＡＮＤ型フラッシュメモ
リの一部のメモリ領域に対して、１回だけ消去可能な領
域を設けることができる。

【００８８】本実施例では再消去禁止領域に対して許容
する消去回数は１回であった。これを拡張して、所定の
回数だけ消去した後に消去を禁止することもできる。こ
のとき、管理情報領域には消去済バイトの代わりに消去
回数を格納する。消去回数は、コントロール回路２１１
が入力データ制御回路２０９を制御して書き込む。

【００８９】また、本実施例ではＡＮＤ型フラッシュメ
モリについて説明したが、本実施例の効果はＡＮＤ型に
限るものではない。ＤＩＮＯＲ型、ＮＯＲ型、ＮＡＮＤ
型など他のフラッシュメモリセル構造でも同様にして再
消去禁止領域を設けることができる。

【００９０】また、本実施例と同様な効果は、図３６に
示すようなフラッシュメモリチップ群３１１とカードコ
ントローラチップ３１２で構成されるフラッシュメモリ
カード３１０でも得ることができる。つまり、消去バイ
トを読み出し、再消去禁止領域への消去を制御する手段
をカードコントローラチップ３１２の中に内蔵していて
もよい。また、カードコントローラチップ３１２内のカ
ードステータスレジスタ３１３を利用して、再消去エラ
ーを表示させることもできる。これにより、カードステ
ータスレジスタ３１３の内容をノート型ＰＣなどのホス
ト機器から読み出すことができる。このとき、フラッシ
ュメモリチップ群３１１は従来のフラッシュメモリチッ
プで構成してよい。

【００９１】（第三の実施例）つぎに、第三の実施例を
図１２から図１９を用いて説明する。本実施例は、第一
の実施例で説明した再消去禁止領域を発展させ、さらに
上書きを防止する機能を持たせる。すなわち、１回だけ
消去可能であることに加え、１回だけ書き込み可能な領
域を実現することが目的である。

【００９２】図１３に、本実施例におけるセルアレイ群
２０２のデータ構成を示す。行アドレス０は再消去・再
書き込み禁止領域である。行アドレス０の管理情報領域
には、消去済バイトに加え、１バイトの書き込み済バイ
トを格納する。この書き込み済バイトには、チップ２０
１外部から読み書きすることができない。

【００９３】書き込み動作において、コントロール回路
２１１は、書き込み済バイトを読み込んで、全ビットデ
ータが‘０’であるかどうかを判定し、行デコーダ２０
３への制御信号ＯＴＰをセットする。また、再消去・再
書き込み禁止領域に対する最初の書き込み動作におい
て、コントロール回路２１１は入力データ制御回路２０
９を制御して、書き込み済バイトの全ビットに ‘０’
を格納する。

【００９４】図１５にステータスレジスタ２１２のビッ
ト構成を示す。第一の実施例でのステータスレジスタの
ビット構成に対して、ビット５に再書き込みエラービッ
ト（ＰＩＨ）が新たに追加される。再消去・再書き込み
禁止領域に対して、２回目以降に書き込みコマンドを発
行した場合は、ビット５（ＰＩＨ）が‘１’にセットさ
れる。

【００９５】書き込み動作について図１６から図１９を
用いて説明する。以下、図１６を用いて書き込み動作の
手順を説明する。

【００９６】（ステップ１６０１）チップ外部より／Ｃ
Ｅをアサートした後、書き込みコマンドを入力する。書
き込みコマンドは、マルチプレクサ２１０を介してコン
トロール回路２１１に入力する。

【００９７】（ステップ１６０２）チップ外部よりアド
レス（行アドレス＋列アドレス）を入力する。入力した
アドレスのうち、行アドレスは行アドレスバッファ２０
４およびコントロール回路２１１に、列アドレスは列ア
ドレスカウンタ２０６に入力する。

【００９８】（ステップ１６０３）コントロール回路２
１１は入力した行アドレスが０であるかどうかを判定す
る。

【００９９】（ステップ１６０４）行アドレスが０でな
いと判定した場合、チップ外部より書き込みデータを１
バイトずつ入力する。このとき、最大５２６バイトまで
入力することができる。入力されたデータはラッチ回路
２０５に記憶される。

【０１００】（ステップ１６０５）入力終了後、チップ
外部より書き込み開始コマンドを入力する。

【０１０１】（ステップ１６０６）一方、ステップ１６
０３にて行アドレスが０であると判定した場合、コント
ロール回路２１１は、まず制御信号ＣＮＦを‘１’にセ
ットする。つぎに、内部電源発生回路２１３および入力
データ制御回路２０９に読み出しを行うための制御信号
を出力し、管理情報領域の消去済バイトおよび書き込み
済バイトをラッチ回路２０５へ読み込む。この間、出力
信号Ｒ／Ｂは‘０’を出力し、チップ内部がビジー状態
であることを示す。読み出し終了後、コントロール回路
２１１は制御信号ＣＮＦを‘０’にセットする。

【０１０２】（ステップ１６０７）チップ外部より書き
込みデータを１バイトずつ入力する。このとき、最大５
２６バイトまで入力することができる。入力されたデー
タはラッチ回路２０５にラッチされる。入力終了後、入
力データ制御回路２０９は、セルアレイ群２０２内のデ
ータ線Ｄ５２７に対応する８個のラッチに‘０’をラッ
チする。

【０１０３】（ステップ１６０８）チップ外部より書き
込み開始コマンドを入力する。

【０１０４】（ステップ１６０９）消去済バイトの全ビ
ットが‘１’かつ書き込み済バイトの全ビットが‘０’
を満足しない場合、または、ステップ１６０５の処理終
了後、コントロール回路２１１は、内部電源発生回路２
１３および入力データ制御回路２０９に書き込みを行う
ための制御信号を出力する。このとき、選択したワード
線には負電圧Vnnを印加する。データ線に印加される電
圧は、ラッチ回路２０５が記憶する値に対応する。これ
により、選択したワード線に接続されたフラッシュメモ
リセルの書き込みが開始する。再消去・再書き込み禁止
領域の最初の書き込みにおいては、管理情報領域内の書
き込み済バイトの全ビットに‘０’が書き込まれる。こ
の間、出力信号Ｒ／Ｂは‘０’であり、チップ内部がビ
ジー状態であることを示す。また、書き込み中に／ＯＥ
をアサートすると、ステータスレジスタ２１２の内容を
読み出すことができる。このとき、図１５のビット０
（Ｒ＿Ｂ）は‘０’である。

【０１０５】（ステップ１６１０）書き込みが終了する
と、出力信号Ｒ／Ｂがハイインピーダンス、すなわちレ
ディー状態に戻る。この後、／ＯＥをアサートしてステ
ータスレジスタ２１２を読み出すと、図１５のビット０
（Ｒ＿Ｂ）は‘１’、ビット５（ＰＩＨ）は‘０’であ
る。

【０１０６】（ステップ１６１１）消去済バイトの全ビ
ットが‘１’かつ書き込み済バイトの全ビットが‘０’
である場合（すなわち、消去および書き込みをすでに行
った場合）、コントロール回路２１１は、内部電源発生
回路２１３および入力データ制御回路２０９に書き込み
を行うための制御信号を出力する。このとき、選択した
ワード線には接地電圧Vssを印加され、接地電圧Vssまた
は電源電圧Vccに印加されているデータ線との間で電位
差が生じない、または電位差が小さいので書き込みが発
生しない。ここで、出力信号Ｒ／Ｂはハイインピーダン
ス状態である。また、ステータスレジスタ２１２を読み
出すと、図１５のビット０（Ｒ＿Ｂ）は‘１’、ビット
５（ＰＩＨ）は‘１’である。

【０１０７】図１７に消去・書き込み可能領域へ書き込
みコマンドを発行したときのタイミングチャートを示
す。図１８に再消去・再書き込み禁止領域へ最初に書き
込みコマンドを発行したときのタイミングチャートを示
す。図１９に再消去・再書き込み禁止領域へ２回目以降
に書き込みコマンドを発行したときのタイミングチャー
トを示す。

【０１０８】消去動作、読み出し動作については第一の
実施例と同様である。

【０１０９】本実施例により、ＡＮＤ型フラッシュメモ
リの一部のメモリ領域に対して、１回だけ書き込み可能
な領域を設けることができる。再消去・再書き込み禁止
領域のデータに対して、消去だけでなく、書き込みを許
容しないことで、上書きによるデータの破壊を防止する
ことができる。

【０１１０】本実施例についても、同様な効果を図３６
に示すようなフラッシュメモリチップ群３１１とカード
コントローラチップ３１２で構成されるフラッシュメモ
リカード３１０でも得ることができる。

【０１１１】（第四の実施例）つぎに、第四の実施例を
図２０から図３１を用いて説明する。本実施例は、第二
の実施例の再消去禁止領域を第三の実施例とは異なる形
式で発展させたものである。

【０１１２】図２０は、ＡＮＤ型フラッシュメモリチッ
プ９０１のブロック構成を示す。以下、本実施例で新規
に追加されたブロック、および、第一の実施例で説明し
たブロックと機能が異なるブロックについて説明する。

【０１１３】セルアレイ群９０２は、第一の実施例と同
様に８面のセルアレイで構成される。図２１にセルアレ
イ群９０２のデータ構成を示す。

【０１１４】行アドレス０は、第二の実施例と同様に５
２８ビット×８＝５２８バイトの再消去禁止領域であ
る。再消去禁止領域のセクタデータ領域は、２５６バイ
ト以内の識別番号を格納する領域と、２５６バイト以内
の識別番号の反転データを格納する領域とで構成する。
識別番号の反転データとは、識別番号を‘０’,‘１’
の２進数で表現したとき、‘０’を‘１’に、‘１’を
‘０’に反転したデータである。

【０１１５】行アドレス１から行アドレス１６３８３は
消去可能領域であり、セクタデータ領域にはユーザデー
タを格納する。

【０１１６】行デコーダ９０３は、第二の実施例と同様
に、再消去禁止領域のワード線選択回路、消去可能領域
のワード線選択回路、メモリブロック選択回路で構成す
る。再消去禁止領域のワード線選択回路を図２２に示
す。チップ外部から入力した行アドレスが０でなくて
も、コントローラ回路２１１からの制御信号ＲＩＤによ
りワード線を選択し、読み出しに必要な電源電圧Vccを
印加できるようにしている。また、消去可能領域のワー
ド線選択回路は、図１の消去可能領域のワード線選択回
路１０１と同一である。よって、ワード線ごとの回路は
図６と同一である。また、メモリブロック選択回路も図
１のメモリブロック選択回路１０２、１０３と同一であ
る。

【０１１７】データ線電圧制御回路９０６は、図２の入
力データ制御回路２０９に相当する。データ線電圧制御
回路９０６は、消去・書き込み・読み出しの各動作にお
いて、コントロール回路２１１からの制御信号ＯＰＲに
応じて、データ線に印加する電圧を制御する。

【０１１８】図２３に反転／照合回路９０７、マルチプ
レクサ９０４、９０５、ゲート回路９０８、ラッチ回路
２０５の詳細図を示す。

【０１１９】反転／照合回路９０７は２つの役割をも
つ。一つの役割は、識別番号の書き込みにおいて反転／
照合回路９０７内部で識別番号の反転データを生成し、
識別番号とその反転データをデータ線へ出力することで
ある。もう一つの役割は、ユーザデータのアクセスにお
いて、アクセス前に識別番号の改ざんのチェックを行う
ことである。ここで言うチェックとは、識別番号領域と
反転データ領域に格納された２つのデータを読み出し
て、互いが反転関係にあるかどうかを検証することであ
る。２つのデータが反転関係にある場合は、ゲート回路
９０８内のＭＯＳスイッチがＯＮになるのでユーザデー
タの読み出し／書き込みが可能となる。逆に、２つのデ
ータが反転の関係にない場合は、ゲート回路９０８内の
ＭＯＳスイッチがＯＦＦになるのでユーザデータの読み
出し／書き込みが不可能となる。

【０１２０】マルチプレクサ９０４、９０５は、再消去
禁止領域に対する入出力または消去可能領域に対する入
出力の切替制御を行う。切替制御はコントロール回路２
１１からの制御信号ＵＤＩＤにより行う。

【０１２１】ステータスレジスタ２１２のビット構成を
図２４に示す。第一の実施例のときと比較して、ビット
５（ＴＭＰ）が新規に追加されている。ビット５（ＴＭ
Ｐ）が‘１’のとき、識別番号が上書きされているため
ユーザデータにアクセスできないことを示す。

【０１２２】以下、識別番号のアクセス手順を説明す
る。ここでは、図２５を用いて識別番号の書き込みを例
に手順を説明する。

【０１２３】（ステップ２５０１）チップ外部より／Ｃ
Ｅをアサートした後、書き込みコマンドを入力する。書
き込みコマンドは、マルチプレクサ２１０を介してコン
トロール回路２１１へ入力する。

【０１２４】（ステップ２５０２）チップ外部よりアド
レス（ただし、行アドレス＝０）を入力する。入力した
アドレスのうち、行アドレスは行アドレスバッファ２０
４とコントロール回路２１１に、列アドレスは列アドレ
スカウンタ２０６に入力する。

【０１２５】（ステップ２５０３）コントロール回路２
１１は、マルチプレクサ９０４、９０５への制御信号Ｕ
ＤＩＤを‘０’にセットする。

【０１２６】（ステップ２５０４）コントロール回路２
１１は、行アドレスが０であると判定したあと、行デコ
ーダ９０３への制御信号ＲＩＤを‘０’にセットする。

【０１２７】（ステップ２５０５）チップ外部より識別
番号および管理情報を１バイトずつ入力する。このと
き、入力可能な最大バイト数は（２５６＋１５）＝２７
１バイトである。入力した識別番号および識別番号の反
転データは、反転／照合回路９０７内部のラッチ回路に
記憶される。また、管理情報はラッチ回路２０５に記憶
される。

【０１２８】（ステップ２５０６）チップ外部より書き
込み開始コマンドを入力する。

【０１２９】（ステップ２５０７）コントローラ回路２
１１は、内部電源発生回路２１３およびデータ線電圧制
御回路９０６に、書き込みを行うための制御信号を出力
する。このとき、行デコーダ９０３内の再消去禁止領域
のワード線選択回路は、選択したワード線に負電圧Vnn
を印加する。また、データ線電圧制御回路９０６はデー
タ線に電圧を印加せず、データ線には反転／照合回路９
０７内部のラッチ、およびラッチ回路２０５が記憶する
値に応じた電圧が印加される。これにより、行アドレス
０への書き込みが開始する。この間、出力信号Ｒ／Ｂは
‘０’であり、チップ内部がビジー状態であることを示
す。また、書き込み中に／ＯＥをアサートすると、ステ
ータスレジスタ２１２の内容を読み出すことができる。
このとき、図２４のビット０（Ｒ＿Ｂ）は‘０’であ
る。

【０１３０】（ステップ２５０８）書き込みが終了する
と、出力信号Ｒ／Ｂがハイインピーダンス、すなわちレ
ディー状態に戻る。この後、／ＯＥをアサートしてステ
ータスレジスタ２１２を読み出すと、図２４のビット０
（Ｒ＿Ｂ）は‘１’である。

【０１３１】以上の手順により、識別番号およびその反
転データがそれぞれの領域に書き込まれる。図２８に識
別番号の書き込みタイミングチャートを示す。

【０１３２】つづいて、ユーザデータのアクセス手順を
説明する。ここでは、ユーザデータの書き込みを例に、
図２６を用いて手順を説明する。

【０１３３】（ステップ２６０１）チップ外部より／Ｃ
Ｅをアサートした後、書き込みコマンドを入力する。書
き込みコマンドは、マルチプレクサ２１０を介してコン
トロール回路２１１へ入力する。

【０１３４】（ステップ２６０２）チップ外部よりアド
レス（ただし、行アドレス≠０）を入力する。入力した
アドレスのうち、行アドレスは行アドレスバッファ２０
４とコントロール回路２１１に、列アドレスは列アドレ
スカウンタ２０６に入力する。

【０１３５】（ステップ２６０３）コントロール回路２
１１は、マルチプレクサ９０４、９０５への制御信号Ｕ
ＤＩＤを‘０’にセットする。

【０１３６】（ステップ２６０４）コントロール回路２
１１は、行アドレスが０でないと判定したあと、行デコ
ーダ９０３への制御信号ＲＩＤを‘１’にセットする。
このとき、再消去禁止領域のワード線選択回路は行アド
レス０のワード線に電源電圧Vccを印加する。また、デ
ータ線電圧制御回路９０６は、コントロール回路２１１
からの制御信号により、データ線に所定の正電圧を印加
して識別番号領域および反転データ領域のデータを反転
／照合回路９０７内のラッチへ読み出す。この間、出力
信号Ｒ／Ｂは‘０’を出力し、チップがビジー状態であ
ることを示す。

【０１３７】反転／照合回路９０７内では、ラッチに読
み出された識別番号および反転データが反転関係にある
かどうかを判定する。

【０１３８】一般にフラッシュメモリでは、書き込みコ
マンドでは、単方向にしかデータの書き込みができな
い。例えば、ＡＮＤ型フラッシュメモリでは、書き込み
状態でメモリセルが記憶する値が‘０’で、消去状態で
は‘１’である。このとき、書き込みコマンドによる記
憶データの変化は‘１’から‘０’の単方向にしか起こ
らない。つまり、メモリセル記憶する情報が‘０’であ
るとき、書き込みコマンドにより‘１’にすることはで
きない。この性質を利用して、すでに格納されている通
常データとその反転データに対して上書きを行った場
合、図２７のように上書き後の２つのデータは反転関係
でなくなる。よって、２つのデータが反転関係にあるか
どうかを調べることで、識別番号が上書きされているか
どうかを知ることができる。判定の結果、２つのデータ
が反転関係にある場合はゲート回路９０８のＭＯＳトラ
ンジスタ群がＯＮになる。反転関係にない場合はＭＯＳ
トランジスタ群がＯＦＦになる。

【０１３９】（ステップ２６０５）コントローラ回路２
１１は、行デコーダ９０３への制御信号ＲＩＤを‘０’
に、マルチプレクサ９０４、９０５への制御信号ＵＤＩ
Ｄを‘１’にセットする。また、出力信号Ｒ／Ｂをハイ
インピーダンスに戻し、チップがレディー状態であるこ
とを示す。

【０１４０】（ステップ２６０６）チップ外部よりユー
ザデータおよび管理情報を１バイトずつ入力する。この
とき、入力可能な最大バイト数は５２７バイトである。
入力したユーザデータはラッチ回路２０５に記憶され
る。

【０１４１】（ステップ２６０７）チップ外部から書き
込み開始コマンドを入力する。コントローラ回路２１１
は、内部電源発生回路２１３およびデータ線電圧制御回
路９０６に、書き込みを行うための制御信号を出力す
る。このとき、行デコーダ９０３内の消去可能領域のワ
ード線選択回路は、選択したワード線に負電圧Vnnを印
加する。また、データ線電圧制御回路９０６はデータ線
に電圧を印加しない。

【０１４２】（ステップ２６０８）識別番号が上書きさ
れていない、すなわち、ゲート回路９０８内のＭＯＳト
ランジスタ群がＯＮになっていれば、データ線にはラッ
チ回路２０５内部のラッチが記憶する値に応じた電圧が
印加され、ユーザデータを書き込める。このとき、出力
信号Ｒ／Ｂは‘０’である。また、／ＯＥをアサートす
るとステータスレジスタ２１２の内容を読み出すことが
できる。このとき、図２４のビット０（Ｒ＿Ｂ）は
‘０’、ビット５（ＴＭＰ）は‘０’である。

【０１４３】（ステップ２６０９）書き込みが終了する
と、出力信号Ｒ／Ｂがハイインピーダンス、すなわちレ
ディー状態に戻る。この後、／ＯＥをアサートしてステ
ータスレジスタ２１２を読み出すと、図２４のビット０
（Ｒ＿Ｂ）は‘１’、ビット５（ＴＭＰ）は‘０’であ
る。

【０１４４】（ステップ２６１０）一方識別番号が上書
きされている、すなわち、ゲート回路９０８内のＭＯＳ
トランジスタ群がＯＦＦになっていれば、ユーザデータ
領域にデータを書き込むことはできない。このとき、出
力信号Ｒ／Ｂはハイインピーダンスである。また、／Ｏ
Ｅをアサートするとステータスレジスタ２１２の内容を
読み出すことができる。このとき、図２４のビット０
（Ｒ＿Ｂ）は‘１’、ビット５（ＴＭＰ）は‘１’であ
る。

【０１４５】図２９に識別番号が改ざんされていない場
合のユーザデータの書き込みタイミングチャートを示
す。また、図３０に識別番号が改ざんされている場合の
ユーザデータの書き込みタイミングチャートを示す。

【０１４６】本実施例では識別番号の上書きを防止する
ことはできないが、識別番号が改ざんされたことを検出
できる。さらに識別番号が改ざんされていた場合、ユー
ザデータにアクセスできなくなるといった応用が可能と
なり、ユーザデータにセキュリティ機能を持たせること
ができる。

【０１４７】また本実施例と同様な効果は、図３１に示
すようなフラッシュメモリチップ群３１１とカードコン
トローラチップ３１２で構成されるフラッシュメモリカ
ード３１０でも得ることができる。つまり、反転データ
を生成する手段や、通常データと反転データが反転の関
係にあるかどうかを照合する手段を、カードコントロー
ラチップ３１２の中に内蔵していてもよい。また、カー
ドコントローラチップ３１２内のカードステータスレジ
スタ３１３を利用して、再消去エラーや上書きエラーを
表示させることもできる。これにより、カードステータ
スレジスタ３１３の内容をノート型ＰＣなどのホスト機
器から読み出すことができる。このとき、フラッシュメ
モリチップ群３１１は従来のフラッシュメモリチップで
構成してよい。

【０１４８】

【発明の効果】本発明により、不揮発性半導体記憶装置
の記憶領域内に、所定の回数以上は消去ができない、さ
らには、１度しか書き込みができない領域を設けること
ができる。

【０１４９】また、再消去禁止領域内の同じ書き込み単
位領域に、通常データとその反転データ書き込むこと
で、通常データの改ざんが容易に検出することができる
ようになる。これを利用して、通常データの改ざんが検
出された場合はチップ内の他のデータにアクセスできな
くするといった応用が可能となる。

【０１５０】以上により、フラッシュメモリチップ内
に、チップ固有の識別番号などセキュリティが必要なデ
ータを格納することができる効果が得られる。

【図面の簡単な説明】

【図１】本発明の第二の実施例における、セルアレイと
その周辺の詳細を示す図である。

【図２】本発明の第一から第三の実施例における、ＡＮ
Ｄ型フラッシュメモリのブロック構成を示す図である。

【図３】ＡＮＤ型フラッシュメモリのセルアレイの構造
を示す図である。

【図４】本発明の第二の実施例における、セルアレイ群
の構成を示す図である。

【図５】本発明の第二の実施例における、再消去禁止領
域のワード線選択回路を示す図である。

【図６】本発明の第二の実施例における、消去可能領域
のワード線選択回路における１本のワード線に対応する
選択回路を示す図である。

【図７】本発明の第一から第三の実施例における、ステ
ータスレジスタのビット構成を示す図である。

【図８】本発明の第二の実施例における、消去動作の手
順を示す図である。

【図９】本発明の第二の実施例における、消去可能領域
への消去のタイミングチャートを示す図である。

【図１０】本発明の第二の実施例における、再消去禁止
領域への最初の消去タイミングチャートを示す図であ
る。

【図１１】本発明の第二の実施例における、再消去禁止
領域への２回目以降の消去タイミングチャートを示す図
である。

【図１２】本発明の第三の実施例における、セルアレイ
とその周辺の詳細を示す図である。

【図１３】本発明の第三の実施例における、セルアレイ
群の構成を示す図である。

【図１４】本発明の第三の実施例における、再消去禁止
領域のワード線選択回路を示す図である。

【図１５】本発明の第三の実施例における、ステータス
レジスタのビット構成を示す図である。

【図１６】本発明の第三の実施例における、書き込み動
作の手順を示す図である。

【図１７】本発明の第三の実施例における、消去・書き
込み可能領域への書き込みのタイミングチャートを示す
図である。

【図１８】本発明の第三の実施例における、再消去・再
書き込み不可領域への最初の書き込みタイミングチャー
トを示す図である。

【図１９】本発明の第三の実施例における、再消去・再
書き込み不可領域への２回目以降の書き込みタイミング
チャートを示す図である。

【図２０】本発明の第四の実施例における、ＡＮＤ型フ
ラッシュメモリのブロック構成を示す図である。

【図２１】本発明の第四の実施例における、セルアレイ
群の構成を示す図である。

【図２２】本発明の第四の実施例における、再消去禁止
領域のワード線選択回路を示す図である。

【図２３】本発明の第四の実施例における、反転／照合
回路、マルチプレクサ等の詳細を示す図である。

【図２４】本発明の第四の実施例における、ステータス
レジスタのビット構成を示す図である。

【図２５】本発明の第四の実施例における、識別番号の
書き込み手順を示す図である。

【図２６】本発明の第四の実施例における、ユーザデー
タの書き込み手順を示す図である。

【図２７】本発明の第四の実施例における、識別番号お
よびその反転データに対する上書きを示す図である。

【図２８】本発明の第四の実施例における、識別番号の
書き込みタイミングチャートを示す図である。

【図２９】本発明の第四の実施例における、識別番号が
改ざんされていない場合のユーザデータの書き込みタイ
ミングチャートを示す図である。

【図３０】本発明の第四の実施例における、識別番号が
改ざんされている場合のユーザデータの書き込みタイミ
ングチャートを示す図である。

【図３１】本発明の第四の実施例における、フラッシュ
メモリカードの内部構成を示す図である。

【図３２】本発明の第一の実施例における、セルアレイ
群の構成を示す図である。

【図３３】本発明の第一の実施例における、セルアレイ
とその周辺の詳細を示す図である。

【図３４】本発明の第一の実施例における、消去禁止領
域のワード線選択回路を示す図である。

【図３５】本発明の第一の実施例における、消去可能領
域のワード線選択回路における１本のワード線に対応す
る選択回路を示す図である。

【図３６】本発明の第二の実施例における、フラッシュ
メモリカードの内部構成を示す図である。

【符号の説明】

２０１ＡＮＤ型フラッシュメモリチップ２０２セルアレイ群２０３行デコーダ２１１コントロール回路２１２ステータスレジスタ９０７反転／照合回路

フロントページの続き (72)発明者常広隆司神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者田村隆之神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者古沢和則東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5B017 AA02 BA05 BB03 BB10 CA12 CA14 CA16 5B025 AA03 AB01 AC01 AD01 AD03 AD04 AD05 AD08 AD14 AE10 5L106 AA10 DD14

Claims

【特許請求の範囲】

【請求項１】複数個の消去単位領域で構成され、消去単
位領域ごとに通常のデータ領域と、消去単位領域全体の
管理情報を記憶する管理情報領域とを有する記憶領域
と、外部より入力したアドレス値によりワード線または
データ線またはソース線を選択し所定の電圧を印加する
選択装置と、消去・書き込み・読み出し等の動作を制御
する動作制御装置と、不揮発性半導体記憶装置の状態を
記憶する一時記憶装置とを有する不揮発性半導体記憶装
置において、前記記憶領域内の一部または全部の領域が、所定回数を
消去した以降は消去を抑止する手段を有することを特徴
とする不揮発性半導体記憶装置。
【請求項２】請求項１に記載の不揮発性半導体記憶装置
において、前記一部または全部の領域内の、消去単位領域の管理情
報領域に、前記消去単位領域を１度消去したことを示す
情報を有し、前記情報が所定の値であるとき消去単位領
域の消去が不可能な状態に設定し、前記情報が前記所定
の値以外であるときは消去単位領域の消去が可能な状態
に設定する手段を有することを特徴とする不揮発性半導
体記憶装置。
【請求項３】請求項１に記載の不揮発性半導体記憶装置
において、前記一部または全部の領域内の、消去単位領域の管理領
域に、前記消去単位領域の消去回数を示す情報を有し、
前記情報が所定の値以上であるときは消去単位領域の消
去が不可能な状態に設定し、前記情報が前記所定の値未
満であるときは消去単位領域の消去が可能な状態に設定
する手段を有することを特徴とする不揮発性半導体記憶
装置。
【請求項４】請求項１に記載の不揮発性半導体記憶装置
において、前記選択装置に対する前記動作制御装置の制御により、
前記一部または全部の領域のワード線またはデータ線ま
たはソース線に対して、消去に必要な電圧の印加を抑止
する手段を有することを特徴とする不揮発性半導体記憶
装置。
【請求項５】請求項１に記載の不揮発性半導体記憶装置
において、消去が不可能な状態である前記一部または全部の領域に
対して外部より消去命令を入力した場合、禁止行為であ
ることを装置外部に知らせる手段を有することを特徴と
する不揮発性半導体記憶装置。
【請求項６】複数個の消去単位領域で構成され、消去単
位領域ごとに通常のデータ領域と、消去単位領域全体の
管理情報を記憶する管理情報領域とを有する記憶領域
と、外部より入力したアドレス値によりワード線または
データ線またはソース線を選択し所定の電圧を印加する
選択装置と、消去・書き込み・読み出し等の動作を制御
する動作制御装置と、不揮発性半導体記憶装置の状態を
記憶する一時記憶装置とを有する不揮発性半導体記憶装
置において、前記記憶領域の一部または全部の領域内の、消去単位領
域の管理情報領域に、前記消去単位領域に１度書き込み
を行ったことを示す情報を有し、前記情報が所定の値で
あるとき消去単位領域への書き込みが不可能な状態に設
定し、前記情報が前記所定の値以外であるときは消去単
位領域への書き込みが可能な状態に設定する手段を有す
ることを特徴とする不揮発性半導体記憶装置。
【請求項７】請求項６に記載の不揮発性半導体記憶装置
において、前記動作制御装置の制御により、前記一部領域のワード
線またはデータ線またはソース線に対して、書き込みに
必要な電圧の印加を抑止する手段を有することを特徴と
する不揮発性半導体記憶装置。
【請求項８】請求項６に記載の不揮発性半導体記憶装置
において、書き込みが不可能な状態である前記一部または全部の領
域に対して外部より書き込み命令を入力した場合、禁止
行為であることを装置外部に知らせる手段を有すること
を特徴とする不揮発性半導体記憶装置。
【請求項９】請求項５または８に記載の不揮発性半導体
記憶装置において、禁止行為であることを不揮発性半導体記憶装置の外部に
知らせる手段が、前記一時記憶装置であることを特徴と
する不揮発性半導体記憶装置。
【請求項１０】請求項５または８に記載の不揮発性半導
体記憶装置において、禁止行為であることを不揮発性半導体記憶装置の外部に
知らせる手段が、１本または複数本の専用出力ピンから
出力する信号値であることを特徴とする不揮発性半導体
記憶装置。
【請求項１１】複数個の消去単位領域で構成され、消去
単位領域ごとに通常のデータ領域と、消去単位領域全体
の管理情報を記憶する管理情報領域とを有する記憶領域
と、外部より入力したアドレス値によりワード線または
データ線またはソース線を選択し所定の電圧を印加する
選択装置と、消去・書き込み・読み出し等の動作を制御
する動作制御装置と、不揮発性半導体記憶装置の状態を
記憶する一時記憶装置とを有する不揮発性半導体記憶装
置において、通常データの各ビットと１対１の写像関係にあるデータ
を生成する装置を有し、前記記憶領域内の一部または全
部の領域に対して、同一の書き込み単位領域に、前記通
常データおよび前記写像関係のデータを書き込むことを
特徴とする不揮発性半導体記憶装置。
【請求項１２】請求項１１に記載の不揮発性半導体記憶
装置において、前記通常データの各ビットと１対１の写像関係にあるデ
ータは、前記通常データの１の補数データ、すなわち
‘０’／‘１’に関する反転データであることを特徴と
する不揮発性半導体記憶装置。
【請求項１３】請求項１１に記載の不揮発性半導体記憶
装置において、前記通常データが、不揮発性半導体記憶装置に固有な識
別番号であることを特徴とする不揮発性半導体記憶装
置。
【請求項１４】請求項１１に記載の不揮発性半導体記憶
装置において、前記通常データおよび上記写像関係のデータを格納する
領域以外のデータ領域に対して書き込みおよび読み出し
を行うとき、予め前記通常データおよび前記写像関係の
データが互いに写像関係にあるかを検証し、互いに写像
関係にある場合は書き込みおよび読み出しが可能に設定
し、互いに写像関係にない場合は前記データ領域への書
き込みおよび読み出しが不可能に設定する手段を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１５】請求項１４に記載の不揮発性半導体記憶
装置において、前記通常データおよび上記写像関係のデータが互いに写
像関係にない場合は書き込みおよび読み出しが不可能で
あることを装置外部に知らせる手段を有することを特徴
とする不揮発性半導体記憶装置。
【請求項１６】請求項１５に記載の不揮発性半導体記憶
装置において、前記の書き込みおよび読み出しが不可能であることを不
揮発性半導体記憶装置の外部に知らせる手段が、前記一
時記憶装置であることを特徴とする不揮発性半導体記憶
装置。
【請求項１７】請求項１５に記載の不揮発性半導体記憶
装置において、前記の書き込みおよび読み出しが不可能であることを不
揮発性半導体記憶装置の外部に知らせる手段が、１本ま
たは複数本の専用出力ピンから出力する信号値であるこ
とを特徴とする不揮発性半導体記憶装置。
【請求項１８】１個または複数個の電気的に消去・書き
込みが可能な不揮発性半導体記憶装置と、前記不揮発性
半導体記憶装置へのデータの消去・書き込み・読み出し
を制御する制御装置を有し、ホスト処理装置の外部記憶
装置として動作する半導体記憶システムにおいて、前記
制御装置内部で、通常データの各ビットと１対１の写像
関係にあるデータを生成し、前記不揮発性半導体記憶装
置内の、一部または全部の記憶領域に対して、同一の書
き込み単位領域に、前記通常データおよび前記写像関係
のデータを書き込むことを特徴とする半導体記憶システ
ム。