JPS62295091A - Display circuit - Google Patents
Display circuitInfo
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- JPS62295091A JPS62295091A JP61138373A JP13837386A JPS62295091A JP S62295091 A JPS62295091 A JP S62295091A JP 61138373 A JP61138373 A JP 61138373A JP 13837386 A JP13837386 A JP 13837386A JP S62295091 A JPS62295091 A JP S62295091A
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
水元用は、マイクロコンピュータシステム等において用
いられるビットマツプ方式の表示回路に関する。Detailed Description of the Invention 3. Detailed Description of the Invention (Field of Industrial Application) Mizumoto's invention relates to a bitmap type display circuit used in microcomputer systems and the like.
（従来の技術）
ビットマツプ方式の表示回路の１つとして、従来、第２
図に示すものが知られている。(Prior art) As one of the bitmap type display circuits, the second
The one shown in the figure is known.
この図に示す回路は、マイクロプロセッサ等からなるＣ
ＰＬＪ （中央処理装置）１と、このＣＰＩＪｌの主記
憶部記憶として用いられるメインメモリ２と、表示デー
タが格納される表示用メモリ３と、この表示用メモリ３
から表示データを出力させたり、この表示用メモリ３や
前記メインメモリ２をリフレッシュしたりするタイミン
グ回路４と、前記表示用メモリ３から出力される表示デ
ータを並／直変換するシフトレジスタ５とを備えており
、タイミング回路４が表示タイミング信ｆＱｓ２を発生
する毎に、表示用タモリ３から表示データが順次出力さ
れて、これがシフトレジスタ５によって表示信号に変換
され、表示器６上に表示される。The circuit shown in this figure is a C
A PLJ (central processing unit) 1, a main memory 2 used as the main memory of this CPIJl, a display memory 3 in which display data is stored, and this display memory 3.
A timing circuit 4 outputs display data from the display memory 3 and refreshes the display memory 3 and the main memory 2, and a shift register 5 performs parallel/direct conversion of the display data output from the display memory 3. Each time the timing circuit 4 generates the display timing signal fQs2, display data is sequentially output from the display timing signal 3, which is converted into a display signal by the shift register 5 and displayed on the display 6. .
（発明が解決しよう左する問題点）
ところで、このような表示回路では、タイミング回路４
が表示用メモリ３にリフレッシュタイミング信号Ｓ１を
供給して、これをリフレッシュしているときや、表示タ
イミング信号Ｓ２を供給して、この表示用メモリ３から
表示データを出力させているときには、ＣＰｔＪｌが表
示用メモリ３に表示データを書込むことができず、表示
データの。(Problem to be solved by the invention) By the way, in such a display circuit, the timing circuit 4
When supplying the refresh timing signal S1 to the display memory 3 to refresh it, or when supplying the display timing signal S2 to output display data from the display memory 3, CPtJl is The display data cannot be written to the display memory 3, and the display data cannot be written.
変更などを高速で行なうことができないという問題があ
った。There was a problem in that changes etc. could not be made at high speed.
またこの種の表示回路では、メインメモリ２と、表示用
メモリ３とが同一のバスに接続されているので、表示用
メモリ３から表示データが出力されるとき、この表示用
メモリ３がアドレスバス等を専有してしまう。このため
、メインメモリ２のアクセスがυ１限され、その分だけ
メインメモリ２の応答速度が低下してしまうという問題
があった。In addition, in this type of display circuit, the main memory 2 and the display memory 3 are connected to the same bus, so when display data is output from the display memory 3, the display memory 3 is connected to the address bus. etc. will be monopolized. Therefore, there is a problem in that access to the main memory 2 is limited to υ1, and the response speed of the main memory 2 is reduced accordingly.
本発明は上記の事情に鑑み、全サイクルに対する表示す
イクルとリフレッシュサイクルとを相対的に減少させる
ことができ、これによって表示データの変更等を高速で
行なうことができるとともに、メインメモリの応答速度
を向上させることができる表示回路を提供することを目
的としている。In view of the above circumstances, the present invention can relatively reduce the display cycle and refresh cycle with respect to all cycles, thereby making it possible to change display data at high speed, as well as increasing the response speed of the main memory. The purpose of the present invention is to provide a display circuit that can improve the performance.
（問題点を解決するための手段）
上記問題点を解決するため本発明による表示回路は、表
示用メモリを備え、この表示用メモリに記憶されている
表示データを表示器に供給して表示させる表示回路にお
いて、リフレッシュタイミング以下で表示用メモリから
表示データを順次出力させて前記表示用メモリをリフレ
ッシュさせるリフレッシュ制御部と、前記表示用メモリ
から出力される表示データを一時記憶する一時記憶部と
、表示タイミングに応じて前記一時記憶部から表示デー
タを出力させて表示器に供給させる表示制御部とを備え
たことを特徴としている。(Means for Solving the Problems) In order to solve the above problems, a display circuit according to the present invention includes a display memory, and displays display data by supplying display data stored in the display memory to a display device. In the display circuit, a refresh control unit that refreshes the display memory by sequentially outputting display data from the display memory at or below a refresh timing, and a temporary storage unit that temporarily stores the display data output from the display memory; The present invention is characterized by comprising a display control section that outputs display data from the temporary storage section and supplies it to the display device in accordance with display timing.
（実施例）
第１図は本発明による表示回路の一実施例を示すブロッ
ク図である。(Embodiment) FIG. 1 is a block diagram showing an embodiment of a display circuit according to the present invention.
この図に示す回路は、マイクロコンピュータシステムの
表示回路として用いられるものであり、ＣＰＩＪｌｌと
、メインメモリ１２と、表示用メモリ１３と、タイミン
グ回路１４と、シフトレジスタ１５とを備えている。The circuit shown in this figure is used as a display circuit of a microcomputer system, and includes a CPIJll, a main memory 12, a display memory 13, a timing circuit 14, and a shift register 15.
ＣＰＬＪｌｌは、マイクロプロセッサ等から構成されて
おり、メインメモリ１２をアクセスしながら各種のデー
タを処理したり、フォントメモリ（図示路）からフォン
トデータを読出してこれを表示用メモリ１３上に書込ん
だりする。The CPLJll is composed of a microprocessor, etc., and processes various data while accessing the main memory 12, reads font data from the font memory (illustrated path), and writes it onto the display memory 13. do.
またタイミング回路１４は、予め決められたタイミング
でリフレッシュタイミング信号Ｓ３と、表示タイミング
信号Ｓ４とを発生するように構成されており、ここで得
られたリフレッシュタイミング信号＄３はメインメモリ
１２と表示用メモリ１３とに供給され、また表示タイミ
ング信ＱＳ４はシフトレジスタ１５に供給される。Further, the timing circuit 14 is configured to generate a refresh timing signal S3 and a display timing signal S4 at predetermined timing, and the refresh timing signal $3 obtained here is used for main memory 12 and display. The display timing signal QS4 is also supplied to the shift register 15.
メインメモリ１２は、前記リフレッシュタイミング信号
Ｓ３が供給される毎にリフレッシュされるＤＲＡＭ （
ダイナミック・ランダム・アクセス・メモリ）等を備え
ており、このメインメモリ１２内には前記ＣＰｔＪ１１
の動作が記述されたプログラムや各種変数等が格納され
ている。The main memory 12 is a DRAM (DRAM) that is refreshed every time the refresh timing signal S3 is supplied.
The main memory 12 includes the CPtJ11 (dynamic random access memory), etc.
Stores programs that describe the operations of the computer, various variables, etc.
また、表示用メモリ１３は、少なくとも１フレ一ム分以
上の容量を持つＤＲＡＭを備えており。Further, the display memory 13 includes a DRAM having a capacity of at least one frame.
前記リフレッシュタイミング信号Ｓ３を供給される毎に
、そのときの下位アドレス（ＲＡＳアドレス）で指定さ
れる１行分の表示データを読出して、これをシフトレジ
スタ１５に供給する。Each time the refresh timing signal S3 is supplied, one row of display data specified by the lower address (RAS address) at that time is read out and supplied to the shift register 15.
シフトレジスタ１５は、少なくとも１行分の表示データ
を並／直変換するのに必要なビット数を鵬えており、前
記表示タイミング信号Ｓ４が供給されたとき、格納して
いる１行分の表示データを１ビツトずつ順次シフトさせ
ながら出力して表示器１６に供給し、この表示１６の画
面上にこれを表示させる。The shift register 15 has the number of bits necessary for parallel/direct conversion of at least one line of display data, and when the display timing signal S4 is supplied, the shift register 15 converts the stored one line of display data. is output while being sequentially shifted one bit at a time and supplied to the display 16, where it is displayed on the screen of the display 16.
このようにこの実施例においては、タイミング回路１４
が出力するリフレッシュタイミング信号Ｓ３で表示用メ
モリ１３から表示データを読み出させて、この表示用メ
モリ１３をリフレッシュしているので、特別なリフレッ
シュサイクルを設けることなく表示用メモリ１３をリフ
レッシュすることができる。In this embodiment, the timing circuit 14
Since the display data is read out from the display memory 13 using the refresh timing signal S3 outputted by the display memory 13 and the display memory 13 is refreshed, the display memory 13 can be refreshed without providing a special refresh cycle. can.
これにより、リフレッシュサイクルが不要になる分だけ
ＣＰＬｌｌｌが表示用メモリ１３を自由にアクセスでき
るようにすることができるので、その分だけ表示データ
の変更などを高速で行なわせることができる。This allows CPLlll to freely access the display memory 13 to the extent that a refresh cycle is no longer required, so that display data can be changed at a higher speed.
また、表示用メモリ１３に対するアクセスが自由になる
分だけ、メインメモリ１２を自由にアク・セスできるよ
うになり、メインメモリ１２の応答速度を速くすること
ができる。Further, as the display memory 13 can be freely accessed, the main memory 12 can be freely accessed, and the response speed of the main memory 12 can be increased.
（発明の効果）
以上説明したように本発明によれば、全サイクルに対す
る表示すイクルとリフレッシュサイクルとを相対的に減
少させることができ、これによって表示データの変更等
を高速で行なうことができるとともに、メインメモリの
応答速度を向上させることができる。(Effects of the Invention) As explained above, according to the present invention, it is possible to relatively reduce display cycles and refresh cycles with respect to all cycles, thereby making it possible to change display data, etc. at high speed. At the same time, the response speed of the main memory can be improved.
第１図は本発明による表示回路の一実施例を示すブロッ
ク図、第２図は従来の表示回路の一例を示すブロック図
である。
１１・・・ＣＰＵ、１２・・・メインメモリ、１３・・
・表示用メモリ、１４・・・リフレッシュｔＩＩＩ！１
部、表示制御部（タイミング回路）、１５・・・−特記
、憶部（シフトレジスタ）。
第１図
＋Ｉ： ＣＰＵ
Ｉ２： シイνメモリ
１３： 炊ホ唱メモリFIG. 1 is a block diagram showing an embodiment of a display circuit according to the present invention, and FIG. 2 is a block diagram showing an example of a conventional display circuit. 11...CPU, 12...Main memory, 13...
・Display memory, 14...Refresh tIII! 1
section, display control section (timing circuit), 15...-special memory, storage section (shift register). Figure 1 + I: CPU I2: Memory 13: Cooking memory
Claims (1)
る表示データを表示器に供給して表示させる表示回路に
おいて、リフレッシュタイミング以下で表示用メモリか
ら表示データを順次出力させて前記表示用メモリをリフ
レッシュさせるリフレッシュ制御部と、前記表示用メモ
リから出力される表示データを一時記憶する一時記憶部
と、表示タイミングに応じて前記一時記憶部から表示デ
ータを出力させて表示器に供給させる表示制御部とを備
えたことを特徴とする表示回路。In a display circuit that includes a display memory and supplies display data stored in the display memory to a display device for display, the display circuit sequentially outputs the display data from the display memory at a refresh timing or below to display the display data. a refresh control unit for refreshing; a temporary storage unit for temporarily storing display data output from the display memory; and a display control unit for outputting display data from the temporary storage unit and supplying it to a display device according to display timing. A display circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138373A JPS62295091A (en) | 1986-06-16 | 1986-06-16 | Display circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138373A JPS62295091A (en) | 1986-06-16 | 1986-06-16 | Display circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62295091A true JPS62295091A (en) | 1987-12-22 |
Family
ID=15220415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61138373A Pending JPS62295091A (en) | 1986-06-16 | 1986-06-16 | Display circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62295091A (en) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816343A (en) * | 1981-07-22 | 1983-01-31 | Hitachi Ltd | Access system of image memory |
| JPS58154888A (en) * | 1982-03-10 | 1983-09-14 | 松下電器産業株式会社 | High speed processor for display |
| JPS58166385A (en) * | 1982-03-27 | 1983-10-01 | キヤノン株式会社 | Display memory access system |
| JPS58176683A (en) * | 1982-04-09 | 1983-10-17 | 三菱電機株式会社 | Display unit |
| JPS59131979A (en) * | 1982-09-29 | 1984-07-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | Display unit using series/parallel access memory |
| JPS59155887A (en) * | 1983-02-25 | 1984-09-05 | 株式会社東芝 | Display unit |
| JPS59180871A (en) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | Semiconductor memory device |
| JPS60159789A (en) * | 1984-01-31 | 1985-08-21 | 株式会社リコー | Display memory control system |
| JPS60181784A (en) * | 1984-02-29 | 1985-09-17 | 株式会社東芝 | Video ram |
| JPS60182586A (en) * | 1984-02-29 | 1985-09-18 | Nec Corp | Memory integrated circuit |
| JPS60254186A (en) * | 1984-05-31 | 1985-12-14 | 富士通株式会社 | Display unit |
| JPS6111791A (en) * | 1983-12-30 | 1986-01-20 | テキサス インスツルメンツ インコ−ポレイテツド | Improved data memory means in computer system |
-
1986
- 1986-06-16 JP JP61138373A patent/JPS62295091A/en active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816343A (en) * | 1981-07-22 | 1983-01-31 | Hitachi Ltd | Access system of image memory |
| JPS58154888A (en) * | 1982-03-10 | 1983-09-14 | 松下電器産業株式会社 | High speed processor for display |
| JPS58166385A (en) * | 1982-03-27 | 1983-10-01 | キヤノン株式会社 | Display memory access system |
| JPS58176683A (en) * | 1982-04-09 | 1983-10-17 | 三菱電機株式会社 | Display unit |
| JPS59131979A (en) * | 1982-09-29 | 1984-07-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | Display unit using series/parallel access memory |
| JPS59155887A (en) * | 1983-02-25 | 1984-09-05 | 株式会社東芝 | Display unit |
| JPS59180871A (en) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | Semiconductor memory device |
| JPS6111791A (en) * | 1983-12-30 | 1986-01-20 | テキサス インスツルメンツ インコ−ポレイテツド | Improved data memory means in computer system |
| JPS60159789A (en) * | 1984-01-31 | 1985-08-21 | 株式会社リコー | Display memory control system |
| JPS60181784A (en) * | 1984-02-29 | 1985-09-17 | 株式会社東芝 | Video ram |
| JPS60182586A (en) * | 1984-02-29 | 1985-09-18 | Nec Corp | Memory integrated circuit |
| JPS60254186A (en) * | 1984-05-31 | 1985-12-14 | 富士通株式会社 | Display unit |
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