JPS62281523A - Modulation circuit - Google Patents
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- JPS62281523A JPS62281523A JP12392186A JP12392186A JPS62281523A JP S62281523 A JPS62281523 A JP S62281523A JP 12392186 A JP12392186 A JP 12392186A JP 12392186 A JP12392186 A JP 12392186A JP S62281523 A JPS62281523 A JP S62281523A
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Landscapes
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明はコンパクトディスク等に記録するデジタル信号
の変調回路に関するものである。Detailed Description of the Invention 3. Detailed Description of the Invention Field of Industrial Application The present invention relates to a modulation circuit for digital signals recorded on compact discs and the like.
従来の技術
］ンパクトディスクには、８ビツトのデータを１４ビツ
トに変換するＥＦＭ変調が用いられている。また、その
１４ビツトの変換されたデータの間には、３ビフ）のマ
ージングビットが低周波成分の抑圧のため挿入される。Prior Art] EFM modulation is used in compact discs to convert 8-bit data into 14-bit data. Furthermore, between the 14 bits of converted data, 3 bits of merging bits are inserted to suppress low frequency components.
変調後の出力は、ＮＲＺＩ変調される前のデータで０が
２個以上、１０個以下になるように決められている。ま
たマージングビットは前記の規格を満足し、フレームの
同期信号と同じ形式にならず、かつデジタルサムバリュ
ーが小さくなるように選択される。The output after modulation is determined so that the data before NRZI modulation has 2 or more 0s and 10 or less 0s. Furthermore, the merging bits are selected so that they satisfy the above-mentioned standards, do not have the same format as the frame synchronization signal, and have a small digital sum value.
従来このマージングビットを求めるために、フローチャ
ートが提案されていた。（たとえば、特開昭５９−５７
５４９号公ｆｉり
発明が解決しようとする問題点
しかしながら上記のフローチャートに基づいてマイクロ
コンピュータ等で演算しマージングビットを求めていて
は、処理速度が遅く、またコンピュータが必要なため大
がかりな装置となるという問題点を有していた。Conventionally, flowcharts have been proposed to obtain this merging bit. (For example, JP-A-59-57
Problems to be Solved by the Invention of Publication No. 549However, if the merging bits are calculated by a microcomputer or the like based on the above flowchart, the processing speed is slow and a computer is required, resulting in a large-scale device. There was a problem.
問題点を解決するための手段
上記問題点を解決するために本発明の変調回路は、ｈビ
ットのデータをｄビットに変換する回路と、その変換さ
れたｄビットのデータの前ににビットのマージングビッ
トを付与して出力する回路と、そのマージングビットが
挿入されたことにより、変調の規格に違反しないかどう
か検出し各マージングビットについてその結果を出力す
る規格違反検出回路と、マージングビットの前までのデ
ジタルサムバリューおよび極性、選択されたマージング
ビット、変換されたデータのデジタルサムバリューおよ
び極性から新しいデジタルサムバリューおよび極性を求
める回路と、マージングビットの前までのデジタルサム
バリューおよび極性、変換されたデータのデジタルサム
バリューと、前記規格違反検出回路の出力とから規格に
違反せず、かつデジタルサムバリューが量も小さくなる
マージングビットを選択する回路という構成を備えたも
のである。Means for Solving the Problems In order to solve the above problems, the modulation circuit of the present invention includes a circuit that converts h-bit data into d-bit data, and a circuit that converts h-bit data into d-bit data, and A circuit that adds and outputs a merging bit, a standard violation detection circuit that detects whether the insertion of the merging bit violates the modulation standard and outputs the result for each merging bit, and a standard violation detection circuit that outputs the result for each merging bit. A circuit that calculates a new digital sum value and polarity from the digital sum value and polarity up to, the selected merging bit, and the digital sum value and polarity of the converted data; The present invention has a circuit that selects a merging bit that does not violate the standard and has a small digital sum value from the digital sum value of the data and the output of the standard violation detection circuit.
作用
本発明は上記した構成によって、処理速度も大幅に向上
することとなる。Effect: The processing speed of the present invention is greatly improved due to the above-described configuration.
実施例
以下本発明の一実施例の変調回路について、図面を参照
しながら説明する。Embodiment Hereinafter, a modulation circuit according to an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の変調回路の一実施例を示すブロック図
である。ｌはデータ変換回路で、１１はデータ人力、１
２は変換したデータの出力、１３は規格違反を検出する
ためのデータ出力、１４はデータのデジタルサムハリニ
ーおよび極性を示す出力であるａ２はマージングビット
付加回路、３は規格違反検出回路で、３１の規格違反信
号を出力する。４はマージングビット選択回路で、４１
から選択したマージングビットを出力する。５はデジタ
ルサムバリュー計算回路で、５１でデジタルサムバリュ
ーを、５２で極性を出力する。FIG. 1 is a block diagram showing one embodiment of the modulation circuit of the present invention. l is the data conversion circuit, 11 is the data human power, 1
2 is an output of converted data, 13 is a data output for detecting violation of standards, 14 is an output indicating the digital summation and polarity of data, a2 is a merging bit addition circuit, 3 is a standard violation detection circuit, 31 standard violation signal is output. 4 is a merging bit selection circuit, 41
Output the merging bits selected from. 5 is a digital sum value calculation circuit, 51 outputs the digital sum value, and 52 outputs the polarity.
以上のように構成された変調回路について、以下第１図
、第３図を用いてその動作を説明する。The operation of the modulation circuit configured as described above will be explained below with reference to FIGS. 1 and 3.
１１から人力されたｈビットのデータは１によりｄビッ
トに変換され、２でその前ににビットのマージングビッ
トを付加されて２１より出力される。麦畑後の出力は、
０がｍ個以上、ｎ個以下という規格を満たさなければな
らないが、これはそのデータの先端の００個数と終端の
０の個数がわかれば、選択しうるマージングビットそれ
ぞれについて規格違反になるかどうか検出することがで
きる。またそのマージングビットを選）尺することによ
り同門信号が形成されないかどうかは、前記のデータの
先端の０の個数と終端のＯの個数、１つ前のデータ、現
在のデータ、およびその１つ前のマージングビットがわ
かれば検出できる。そこで、１でデータを変換する際に
同時に、そのデータの先端の０の個数と終端の０の個数
を１３として出力し、１３．１２と４１を３に入力し選
択しうる各マージングビットについて規格違反になるか
どうかを検出し、その違反のを無を３１から出力する。The h-bit data input from 11 is converted into d-bit data by 1, a merging bit is added in front of it by 2, and the data is output from 21. The output after wheat field is
It must satisfy the standard that there are at least m 0's and no more than n 0's, but if you know the number of 00's at the beginning and the number of 0's at the end of the data, you can check whether it violates the standard for each merging bit that can be selected. can be detected. Also, whether or not a same gate signal is formed by selecting and measuring the merging bits is determined based on the number of zeros at the beginning of the data, the number of O's at the end, the previous data, the current data, and one of them. It can be detected if the previous merging bit is known. Therefore, when converting data with 1, at the same time output the number of leading zeros and the number of trailing zeros of the data as 13, input 13.12 and 41 into 3, and set the standard for each merging bit that can be selected. It detects whether a violation occurs and outputs the violation from 31.
第３図はデジタルサムバリューの計算例である。FIG. 3 is an example of calculating the digital sum value.
今、コンパクトディスクの信号の変調を考える。Now let's consider the modulation of compact disc signals.
規格では、０が２個以上、１０個以下連続しなければな
らないため、３ビツトのマージングビットでとりうるち
のは５０００′ごＯＯｌ”、”０１０”。According to the standard, there must be at least 2 and no more than 10 consecutive 0s, so the available 3-bit merging bits are 5000'001' and '010'.
’１００”の４種類しかない。また、ＮＲＺＩ変調を作
用しているので、デジタルサムバリューは現在の極性（
ｌｌｉｇｈ ｏｒ Ｌｏｗ）により変化する。第３図で
Ａ点の極性を旧ｇｈ、デジタルサムバリューを２とする
とマージングビットのデジタルサムバリューは図のよう
になる。人力されたデータのデジタルサムバリューが、
前の極性を旧ｇｈとした時、６であったとする。マージ
ングビットにｏＯＯ”以外を選択するとデータが反転す
るので、データのデジタルサムバリューは、−６に変化
する。以上３つのデジタルサムバリューを加算すると、
加算後のデジタルサムバリューに示したようになる。There are only 4 types of '100'.Also, since NRZI modulation is applied, the digital sum value is based on the current polarity (
(lligh or low). In FIG. 3, if the polarity of point A is old gh and the digital sum value is 2, the digital sum value of the merging bit will be as shown in the diagram. The digital sum value of human-generated data is
Assume that when the previous polarity is the old gh, it is 6. If you select anything other than "oOO" for the merging bit, the data will be inverted, so the digital sum value of the data will change to -6. When you add the above three digital sum values,
The result will be as shown in the digital sum value after addition.
従って、デジタルサムバリューの小さいものから順位を
つけると図のようになる。このようにマージングビット
を挿入する時点でのデジタルサムバリュー、極性および
マージングビットの後、すなわち現在のデータのデジタ
ルサムバリューがわかれば、その次のデジタルサムバリ
ューを小さくする順序が一意に決定できることとなる。Therefore, if you rank them from the smallest digital sum value, the result will be as shown in the figure. In this way, if you know the digital sum value at the time of inserting the merging bit, the polarity, and the digital sum value after the merging bit, that is, the current data, you can uniquely determine the order in which to decrease the next digital sum value. Become.
マージングビ・７ト選沢回路４は前記の方法を用いて、
マージングビットを挿入する時点でのデジタルサムバリ
ュー５１、極性５２およびマージングビットの後のデー
タのデジタルサムバリュー１４、規格違反信号３１を入
力し、デジタルサムバリューが最も小さくなり、かつ規
格違反にならないマージングビットを４１から出力する
。デジタルサムバリュー計算回路５は、選択されたマー
ジングビットおよび現在のデータのデジタルサムバリュ
ーと極性を入力して、新しいデジタルサムバリューと極
性を計算する。The merging bit 7 selection circuit 4 uses the above method,
Input the digital sum value 51 at the time of inserting the merging bit, the polarity 52, the digital sum value 14 of the data after the merging bit, and the standard violation signal 31, and perform merging so that the digital sum value is the smallest and does not violate the standard. Output the bit from 41. The digital sum value calculation circuit 5 inputs the selected merging bit and the digital sum value and polarity of the current data and calculates a new digital sum value and polarity.
以上のように本実施例によればマージングビットの選択
を簡単な回路で実現でき、かつ高速な動作を可能にする
ことができる。As described above, according to this embodiment, selection of merging bits can be realized with a simple circuit, and high-speed operation can be achieved.
なお、第１の実施例では、規格違反検出回路を設け、変
調の規格違反を検出していた。しかし、変調方式によっ
ては規格違反の検出をする必要がないものもある。第２
図は第２の実施例で、第１図から規格違反検出回路を除
き、マージングビット選択回路４を、マージングビット
の前までのデジタルサムバリューおよび極性、変換され
たデータのデジタルサムバリューのうち、全部あるいは
一部を用いて、デジタルサムバリューが最も小さくなる
マージングビットを選択するような構成としたものであ
る。In the first embodiment, a standard violation detection circuit is provided to detect a modulation standard violation. However, depending on the modulation method, there may be no need to detect violation of standards. Second
The figure shows a second embodiment, in which the standard violation detection circuit is removed from FIG. The configuration is such that all or part of the merging bits are used to select the merging bit with the smallest digital sum value.
以下、本発明の第３の実施例について図面を参照しなが
ら説明する。A third embodiment of the present invention will be described below with reference to the drawings.
第４図は、本発明の第３の実施例を示す変調回路の構成
図である。FIG. 4 is a configuration diagram of a modulation circuit showing a third embodiment of the present invention.
同図において、１はデータ変換回路でＲＯＭにより構成
される。２はマージングビットを付加する回路でパラレ
ル−シリアル変換回路で構成される。３は規格違反検出
回路で３２のＰＬＡ、３３゜３４のレジスタによりなる
。４はマージングビット選択回路でＲＯＭより構成され
る。５はデジタルサムバリュー計算回路で５３．５４の
デジタルサムバリューおよび極性レジスタと５５．５６
の全加算器、５７．５８のＰＬＡよりなる。In the figure, reference numeral 1 denotes a data conversion circuit composed of a ROM. 2 is a circuit for adding merging bits, and is composed of a parallel-to-serial conversion circuit. 3 is a standard violation detection circuit consisting of 32 PLAs and 33.times.34 registers. 4 is a merging bit selection circuit composed of a ROM. 5 is a digital sum value calculation circuit with 53.54 digital sum value and polarity registers and 55.56
It consists of a full adder of 57.58 and a PLA of 57.58.
人力されたデータは、１のＲＯＭにより変換され２でマ
ージングビットが前に付加された状態で、パラレル−シ
リアル変換され２１より出力される。The manually entered data is converted by the ROM 1, a merging bit is added to the front of the data 2, the data is parallel-to-serial converted, and then outputted from the ROM 21.
１のＲＯＭにはこれ以外にそのデータの先端の０の個数
と終端の０の個数、およびデジタルサムバリュー、その
データが出力された時に信号が反転するかどうかのフラ
グがコーディングされている。In addition to this, ROM 1 is coded with the number of zeros at the leading end and the number of zeros at the end of the data, a digital sum value, and a flag indicating whether the signal is inverted when the data is output.
規格違反検出回路２は１３の先端の０の個数および終端
の０の個数、レジスタ３３．３４にラッチされている１
つ前のデータ、１つ前のマージングビット、現在のデー
タをＰＬＡ３２に入力し、各マージングビットについて
規格違反にならないかどうか検出し、違反の有無を３１
に出力する。マージングビット選１尺ＲＯＭ４は、マー
ジングビットを挿入する時点でのデジタルサムバリュー
５１、極性５２およびマージングビットの後のデータの
デジタルサムバリュー１４、規格違反検出回路の出力３
１を人力し、デジタルサムバリューが最も小さくなり、
かつ規格違反にならないマージングビットを４１から出
力する。デジタルサムバリュー計算回路５では、まず５
７のＰＬＡでマージングビットの前までの極性とｍｌＲ
されたマージングビットから、そのマージングビットの
２の補数で表現されたデジタルサムバリューを求めると
同時に、マージングビット後の損性を求め５９から出力
する。５８のＰＬＡではマージングビット後の極性５９
により現在のデータのデジタルサムハリニーを補正し、
２の補数形式で正しいデジタルサムバリューを出力する
０以上２つのデジタルサムバリューと前のデジタルサム
バリューは５５．５６で加えられて新しいデジタルサム
バリューとなる。The standard violation detection circuit 2 detects the number of 0s at the leading end and the number of 0s at the end of 13, and the 1's latched in registers 33 and 34.
The previous data, the previous merging bit, and the current data are input to the PLA32, and each merging bit is detected to see if it violates the standards.
Output to. The merging bit selection ROM 4 includes a digital sum value 51 at the time of inserting the merging bit, a polarity 52, a digital sum value 14 of the data after the merging bit, and an output 3 of the standard violation detection circuit.
1 manually, the digital sum value becomes the smallest,
A merging bit that does not violate the standards is output from 41. In digital sum value calculation circuit 5, first 5
Polarity and mlR before merging bit in PLA of 7
From the resulting merging bits, a digital sum value expressed as a two's complement number of the merging bits is determined, and at the same time, the loss after the merging bits is determined and outputted from 59. In PLA of 58, polarity after merging bit is 59
Correct the digital summation of the current data by
The two digital sum values greater than or equal to 0 that output the correct digital sum value in two's complement format and the previous digital sum value are added at 55.56 to form a new digital sum value.
−大極性は、５日のＰＬＡでデジタルサムバリューを求
めると同時に、現在のデータの極性から新しい極性を得
る。- Large polarity obtains the new polarity from the current data polarity while finding the digital sum value in the 5th PLA.
第５図は本発明の第４の実施例を示す変調回路の構成図
である。FIG. 5 is a configuration diagram of a modulation circuit showing a fourth embodiment of the present invention.
同図において、１．２，３、および５は第２の実施例と
全く同じものである。４のマージングビット選択回路は
、４２のＲＯＭと４３の大小比較回路、４４のデコーダ
からなる。In the figure, 1.2, 3, and 5 are exactly the same as in the second embodiment. The merging bit selection circuit 4 consists of 42 ROMs, 43 magnitude comparison circuits, and 44 decoders.
上記のように構成された変調回路について、以下マージ
ングビット選択回路４についてのみ説明する。Regarding the modulation circuit configured as described above, only the merging bit selection circuit 4 will be described below.
４２のＲＯＭでは、マージングビットを挿入する時点で
のデジタルサムバリュー５１、極性５２およびマージン
グビットの後のデータのデジタルサムバリュー１４が入
力され、各マージングビットについてデジタルサムバリ
ューが小さくなる順序が出力される。それを大小比較回
路４３に違反検出回路の出力３１とともに入力する。４
３では各マージングビットについて大小比較されるが、
規格違反となるものはＭＳＢに１を入力し、大きいとし
て汲ねれるのでそのマージングビットが選ばれることは
ない。従って、規格違反せずかつデジタルサムバリュー
が最も小さくなるマージングビットの番号が出力される
こととなり、その番号は４４のデコーダで実際のマージ
ングビットに変換される。In the ROM 42, the digital sum value 51 at the time of inserting the merging bit, the polarity 52, and the digital sum value 14 of the data after the merging bit are input, and the order in which the digital sum value becomes smaller for each merging bit is output. Ru. It is input to the magnitude comparison circuit 43 together with the output 31 of the violation detection circuit. 4
In 3, each merging bit is compared in size, but
If the bit violates the standard, 1 is input to the MSB and it is assumed to be large, so that merging bit will not be selected. Therefore, the merging bit number that does not violate the standard and has the smallest digital sum value is output, and that number is converted into an actual merging bit by the 44 decoders.
以上のようにマージングビット選択回路を構成すること
により、第２の例のように１つのＲＯＭで構成した場合
に比べ、ＲＯＭの容量を小さくすることができ、変調方
式によっては、ＬＳＩにした時に小さくなる可能性もあ
る。By configuring the merging bit selection circuit as described above, the ROM capacity can be reduced compared to the case of configuring it with one ROM as in the second example, and depending on the modulation method, it is possible to There is also a possibility that it will become smaller.
なお、以上の実施例では第３図でＡ点でのデジタルサム
バリューが最も小さくなるようにしたが、Ｂ点でのデジ
タルサムバリューを最小にするようにもできる。この場
合は、マージングビット選択回路４を、マージングビ−
／ トの前までのデジタルサムバリューおよび極性のみ
を用いて、Ｂ点のデジタルサムバリューが最小になるよ
うなマージングビットを選択するように、マージングビ
ット選Ｉ尺ＲＯＭを書き変えれば良い。In the above embodiment, the digital sum value at point A in FIG. 3 is set to be the smallest, but it is also possible to set the digital sum value at point B to be the smallest. In this case, the merging bit selection circuit 4 is
The merging bit selection I scale ROM may be rewritten so that the merging bit that minimizes the digital sum value at point B is selected using only the digital sum value and polarity up to the previous point.
発明の効果
以上のように本発明は、ｈビットのデータをｄビットに
変換する回路と、その変換されたｄビットのデータの前
ににビットのマージングビットを付与して出力する回路
と、そのマージングビットが挿入されたことにより、変
調の規格に違反しないかどうか検出し各マージングビッ
トについてその結果を出力する規格違反検出回路と、マ
ージングビットの前までのデジタルサムバリューおよび
極性、選択されたマージングビット、変換されたデータ
のデジタルサムバリューと極性から新しいデジタルサム
バリューおよび極性を求める回路と、？ −シングピ７
トの前までのデジタルサムバリューおよび極性、変（負
されたデータのデジタルサムバリューと、前記規格違反
検出回路の出力とから規格に違反せず、かつデジタルサ
ムバリューが最も小さくなるマージングビットを選択す
る回路を設けることにより、暦車な回路構成で高速な動
作ができることとなる。Effects of the Invention As described above, the present invention includes a circuit that converts h-bit data into d-bit data, a circuit that adds a merging bit to the front of the converted d-bit data and outputs it, and A standard violation detection circuit detects whether the insertion of a merging bit violates the modulation standard and outputs the result for each merging bit, the digital sum value and polarity up to the merging bit, and the selected merging Bits, a circuit that calculates a new digital sum value and polarity from the digital sum value and polarity of converted data, and? -Singpi7
Select a merging bit that does not violate the standard and has the smallest digital sum value from the digital sum value of the negative data and the output of the standard violation detection circuit. By providing a circuit for this purpose, high-speed operation can be achieved with a calendar-like circuit configuration.
第１図は本発明の第１の一実施例における変調回路のブ
ロック図、第２図は本発明の第２の一実施例における変
調回路のブロック図、第３図は第１の実施例の説明図、
第４図は本発明の第３の一実施例における変調回路の構
成図、第５図は本発明の第４の一実施例における変調回
路の構成図である。
１・・・・・・データ変換回路、２・・・・・・マージ
ングビット付加回路、３・・・・・・規格違反検出回路
、４・・・“・・・マージングビット選択回路、５・・
・・・・デジタルサムバリュー計算回路。
代理人の氏名 弁理士 中尾敏男 はか１名第 ３ 図
ｒｒｓシー・−六タルｔ４バリュー
、＾ ｂ
３（’ｏｏ６） ６ＩＩ Ｊｌじ００１“
）−６−３０
Ｈｉｇｈ ２
−ＩＣ’ｏ＋ｏ”ｒ−６−５１
−３（ＥＯＯ’） −Ｇ −９２第４図FIG. 1 is a block diagram of a modulation circuit in a first embodiment of the present invention, FIG. 2 is a block diagram of a modulation circuit in a second embodiment of the present invention, and FIG. 3 is a block diagram of a modulation circuit in a second embodiment of the present invention. Explanatory diagram,
FIG. 4 is a block diagram of a modulation circuit in a third embodiment of the present invention, and FIG. 5 is a block diagram of a modulation circuit in a fourth embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Data conversion circuit, 2... Merging bit addition circuit, 3... Standard violation detection circuit, 4... Merging bit selection circuit, 5...・
...Digital sum value calculation circuit. Name of agent Patent attorney Toshio Nakao Number 3 Figure rrs C-Rokutal t4 Value, ^ b 3 ('oo6) 6II Jlji001
)-6-30 High 2 -IC'o+o"r-6-51 -3(EOO') -G -92Figure 4
Claims (2)
その変換されたｄビットのデータの前にｋビットのマー
ジングビットを付与して出力する回路と、マージングビ
ットの前までのデジタルサムバリューおよび極性、選択
されたマージングビット、変換されたデータのデジタル
サムバリューおよび極性から新しいデジタルサムバリュ
ーおよび極性を求める回路と、そのマージングビットが
挿入されたことにより、変調の規格に違反しないかどう
か検出し、各マージングビットについてその結果を出力
する規格違反検出回路と、マージングビットの前までの
デジタルサムバリューおよび極性、変換されたデータの
デジタルサムバリュー、前記規格違反検出回路の出力の
うち、全部あるいは一部を用いて、規格に違反せず、か
つデジタルサムバリューが最も小さくなるマージングビ
ットを選択する回路とを備えたことを特徴とする変調回
路。(1) A circuit that converts h-bit data to d-bit data,
A circuit that adds a k-bit merging bit to the front of the converted d-bit data and outputs it, a digital sum value and polarity before the merging bit, a selected merging bit, and a digital sum of the converted data. A circuit that calculates a new digital sum value and polarity from the value and polarity, and a standard violation detection circuit that detects whether the modulation standard is violated by inserting the merging bit and outputs the result for each merging bit. , the digital sum value and polarity before the merging bit, the digital sum value of the converted data, and the output of the standard violation detection circuit. A modulation circuit comprising: a circuit for selecting a merging bit with the smallest value.
ングビット選択回路を、マージングビットの前までのデ
ジタルサムバリューおよび極性、変換されたデータのデ
ジタルサムバリューのうち、全部あるいは一部を用いて
、デジタルサムバリューが最も小さくなるマージングビ
ットを選択するような構成としたことを特徴とする特許
請求の範囲第（１）項記載の変調回路。(2) Excluding the standard violation detection circuit from the modulation circuit, the merging bit selection circuit uses all or part of the digital sum value and polarity before the merging bit, and the digital sum value of the converted data. , the modulation circuit according to claim 1, wherein the modulation circuit is configured to select the merging bit with the smallest digital sum value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123921A JP2656024B2 (en) | 1986-05-29 | 1986-05-29 | Modulation circuit |
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| Publication Number | Publication Date |
|---|---|
| JPS62281523A true JPS62281523A (en) | 1987-12-07 |
| JP2656024B2 JP2656024B2 (en) | 1997-09-24 |
Family
ID=14872633
Family Applications (1)
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Also Published As
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