JPS62232057A - Pseudo dma system - Google Patents
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- JPS62232057A JPS62232057A JP61074352A JP7435286A JPS62232057A JP S62232057 A JPS62232057 A JP S62232057A JP 61074352 A JP61074352 A JP 61074352A JP 7435286 A JP7435286 A JP 7435286A JP S62232057 A JPS62232057 A JP S62232057A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、自動交換磯の付帯系に使用する通信制御装置
におけるデータ転送方式の改良に関するｂのである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an improvement in a data transfer system in a communication control device used in an auxiliary system of an automatic exchange system.
（従来の技術）
第２図は従来のこの種の方式を示すもので、図中、１は
共通制御部、２はメモリ、３は共通バス、４−１〜４−
ｍは回線ユニット装置である。複数の回線ユニット装置
４−１〜４− ｍは、それぞれ回線制御ＬＳＩ４１−１
〜４１−ｍを有し、各回線毎に対応して設けられている
。また、共通制御部１はマイクロ・プログラムを内蔵し
、共通バス３を介してメモリ２および回線ユニット装＠
４−１〜４−ｍに接続されている。(Prior Art) Fig. 2 shows a conventional system of this type, in which 1 is a common control unit, 2 is a memory, 3 is a common bus, 4-1 to 4-
m is a line unit device. Each of the plurality of line unit devices 4-1 to 4-m is a line control LSI 41-1.
41-m, and are provided corresponding to each line. In addition, the common control unit 1 has a built-in micro program, and communicates with the memory 2 and the line unit equipment via the common bus 3.
4-1 to 4-m.
回線制御ＩＩＬ Ｓ Ｉ ４１−１〜４１−ｍＧ；ｔ、
共通制６ｔ１ 部１からの動作指示を受けて、指示され
たデータを共通バス３を介して共通制御部１より受取り
、回線側に順次送出し、また、回線側からのデータを組
立てて、共通制御部１に送出する如くなっている。Line control IIL S I 41-1 to 41-mG;t,
Common system 6t1 Upon receiving an operation instruction from section 1, receives the instructed data from common control section 1 via common bus 3, sends it sequentially to the line side, assembles the data from the line side, and sends it to the common control section 1. The data is sent to the control unit 1.
前記共通制御部１と回線ユニット装置４−１〜４−ｍの
回線制御ｌｌ Ｌ Ｓ Ｉ ４１−１〜４１−ｍとの間
のデータ転送形式には、プログラム・モードと、ダイレ
クトメモリアクセス・モード（以下、ＤＭＡモードと称
す。）の２つがある。Data transfer formats between the common control unit 1 and the line control units 41-1 to 41-m of the line unit devices 4-1 to 4-m include a program mode and a direct memory access mode. (hereinafter referred to as DMA mode).
プログラム・モードとは、共通制御部１より回線制御Ｌ
ＳＩ４１−１〜４１−ｍ側にデータを送る場合は、共通
制御部１のマイクロ・プログラムによりメモリ２からデ
ータを読出し、該データを指定づる回線制御ＬＳＩに書
込むために該回線制御ＬＳＩ内のステータス・レジスタ
を読出し、書込み要求又は書込許可であるかを判定し、
書込動作が可能であれば該データを回線制御ＬＳＩの書
込み回線側に送出させ、また、共通制御部１にて回線制
御１ＬＳ １４１−１〜４１−ｍ側（７）データｔｒＨ
取ルｊＱ合は、共通制御部１のマイクロ・プログラムに
より該回線側ｔｌｌＬｓ Ｉ内のステータス・レジスタ
を読取り、読取り要求又は読取り許可であるかを判定し
、読取り動作が可能であれば、回線制御ＬＳＩで組立て
られた回線側の受信データを読取り、メモリ２内の回線
毎に対応したエリアに書込むという、共通制御部１のマ
イクロ・ブ［］ダラムがデータ１バイトの転送毎に介在
するような転送形式％式％
また、ＤＭＡモードとは、回線制御ＬＳＩ４１−１〜４
１−ｍとメモリ２との間にダイレクトメモリアクセスコ
ントローラ（以下、ＤＭＡ制御回路と称す。）を設け、
該Ｄ Ｍ Ａ ｆＩＩＩ ６ｉ１回路が共通制御部１か
ら転送データの先頭アドレスおよび終了アドレス又は転
送バイト数の指示を受け、回線制御ＬＳＩが送信側であ
れば、該回線制御ＬＳＩの送信要求端子に送信要求信号
が出力されることにより、メモリ２の前記指定された先
頭アドレスより順次アドレスをｒ＋１．、ｌながら読出
し、回線制御ＬＳＩに該データを；追込み、また、回線
制御Ｌｌが受信側であれば、該回線制御ＬＳＩの受信完
了表示端子に受信完了表示信号（又は読取要求信号）が
出力されることにより、メモリ２の前記指定された先頭
アドレスより順次ｒ＋１．１ながら、該回線制御１ＬＳ
Ｉより読出した受信データを該当アドレスに出込むとい
う、マイクロ・プログラムでＤＭＡ制御回路に転送デー
タの先頭アドレスと終了アドレス又は転送バイト数を指
示ザるのみでデータ転送を行なうような転送形式のこと
をいう。Program mode means line control L from the common control unit 1.
When sending data to the SI41-1 to SI41-m side, the microprogram of the common control unit 1 reads the data from the memory 2, and writes the data to the designated line control LSI. Reads the status register and determines whether it is a write request or write permission,
If the write operation is possible, the data is sent to the write line side of the line control LSI, and the common control unit 1 sends the data to the line control 1LS 141-1 to 41-m side (7) data trH.
If the read operation is possible, the microprogram of the common control unit 1 reads the status register in the line side tllLsI, determines whether it is a read request or read permission, and if the read operation is possible, the line control is performed. The micro-buffer of the common control unit 1 is inserted every time one byte of data is transferred, which reads the received data on the line assembled by the LSI and writes it to the area corresponding to each line in the memory 2. Transfer format % expression % Also, DMA mode refers to line control LSI41-1 to 4
A direct memory access controller (hereinafter referred to as a DMA control circuit) is provided between 1-m and the memory 2,
The DMA fIII 6i1 circuit receives instructions from the common control unit 1 about the start address and end address of transfer data or the number of bytes to transfer, and if the line control LSI is on the sending side, sends the data to the transmission request terminal of the line control LSI. By outputting the request signal, addresses r+1 . , while reading the data, and inputting the data to the line control LSI. Also, if the line control L1 is on the receiving side, a reception completion indication signal (or read request signal) is output to the reception completion indication terminal of the line control LSI. By doing so, the line control 1LS is sequentially r+1.1 from the designated start address of the memory 2.
A transfer format in which data is transferred by simply instructing the DMA control circuit with the start address and end address of the transfer data or the number of bytes to be transferred using a microprogram, in which the received data read from I is sent to the corresponding address. means.
（発明が解決しようとする問題点）
しかしながら、前記２つの転送形式にはそれぞれ、次の
ような問題点がある。(Problems to be Solved by the Invention) However, each of the above two transfer formats has the following problems.
プログラム・モードの場合、回線制御２ＩＩＬｓＩの動
作時間が共通制御部１のマイクロ・プログラム１ステッ
プの動作時間に比べて長いため、該回線制御ＬＳＩのス
テータス・レジスタの読出し、データの読出し又は書込
みの一動作毎にマイクロ・プログラムの応答待ちステッ
プが発生し、マイクロ・プログラムの処理能力が低下す
る。In the program mode, since the operating time of the line control LSI 2IILsI is longer than the operating time of one step of the microprogram of the common control unit 1, it is difficult to read the status register, read or write data of the line control LSI. A response waiting step for the microprogram occurs for each operation, reducing the processing ability of the microprogram.
また、ＤＭＡモードの場合、回線数が増すことにより回
線制御ＬＳＩが増加し、必然的に、ＤＭＡ制御回路又は
ＤＭＡＬＳＩが増加づる。Furthermore, in the case of the DMA mode, as the number of lines increases, the number of line control LSIs increases, and the number of DMA control circuits or DMALSIs inevitably increases.
ＤＭＡＬＳＩを使用する場合は、ＤＭＡＬＳＩ配下に収
容する回線制御ＬＳＩの数がＬＳＩの仕様として決まっ
ているため、それ以上の収容数の場合は、ＤＭＡＬＳＩ
をビルディングブロック型式で接続することが考えられ
るが、回線数が増減する場合、余分な回路が発生する。When using DMALSI, the number of line control LSIs to be accommodated under DMALSI is determined by the LSI specifications, so if the number of line control LSIs to be accommodated is greater than that,
It is conceivable to connect them in a building block format, but if the number of lines increases or decreases, redundant circuits will be required.
また、マイクロ・プログラムの管理外でデータ転送を行
なうため、メモリ２上で共通制御部１との衝突を防ぐた
めの競合回路、もしくはデータ転送中はマイクロ・プロ
グラムを停止させる回路が必要となり、回路ｂｖｉ雑と
なり、メモリ２内のデータ管理においては、マイクロ・
プログラムがデータ転送に介在しないため、管理データ
等を１つのデータのまとまりの中に挿入するのは困難と
なる。Furthermore, since data is transferred outside the control of the microprogram, a contention circuit is required to prevent collision with the common control unit 1 on the memory 2, or a circuit that stops the microprogram during data transfer. bvi becomes sloppy, and data management in memory 2 requires micro-
Since the program does not intervene in data transfer, it is difficult to insert management data and the like into one data group.
本発明は前述した２つの転送形式のうち、ＤＭＡＥ−ド
による転送方式の問題点を除去し、適切なハード旦で構
成でき、優れた処理能力を有するデータ転送方式を実現
することを目的とする。The purpose of the present invention is to eliminate the problems of the DMAE-mode transfer method among the two transfer formats mentioned above, and to realize a data transfer method that can be configured with appropriate hardware and has excellent processing performance. .
（問題点を解決するための手段）
本発明では前記問題点を解決するため、それぞれ回線制
御ＬＳＩを右し且つ各回線毎に対応して設けられた複数
の回線ユニット装置を、共通バスを介して共通制御部に
接続してなる通信制御装置において、共通制御部のマイ
クロ・プログラムの１ステップ毎に、回線制御ＬＳＩと
メモリとの間のデータ転送を制ｉづる手段と、回線制御
ＬＳＩからの各種の要求信号を共通制御部に読み取らせ
る手段とを設け、回線制御＃Ｌｓ Ｉをダイレクトメモ
リアクセス・モードに設定し、前記要求信号に応じてマ
イクロプログラムのステップを進め、回線制御ＬＳＩに
対重るデータの読出し、又は書込みを行なうＪ：うにな
した。(Means for Solving the Problems) In order to solve the above problems, the present invention connects a plurality of line unit devices, each of which is connected to a line control LSI and is provided correspondingly to each line, via a common bus. In a communication control device which is connected to a common control unit by a common control unit, a means for controlling data transfer between a line control LSI and a memory and a means for controlling data transfer between a line control LSI and a memory are provided for each step of a micro program in the common control unit. A means for causing the common control unit to read various request signals is provided, the line control #Ls I is set to direct memory access mode, the steps of the microprogram are advanced according to the request signals, and the line control LSI is loaded. Read or write data J: Yes.
（作用）
本発明によれば、受信時には回線制御ＬＳＩにおける受
信データが組立てられた時の要求信号により、また、送
信時には回線に送出するデータの蟹求信号により、共通
制御部のマイクロプログラムのステップが進み、所定単
位毎のデータ転送がなされる。(Function) According to the present invention, the step of the microprogram of the common control unit is controlled by the request signal when the received data is assembled in the line control LSI at the time of reception, and by the request signal of the data sent to the line at the time of transmission. progresses, and data is transferred in predetermined units.
（実施例）
第１図は本発明の一実施例を示すもので、図中、従来例
と同一構成部分は同一符号をもって表わす。(Embodiment) FIG. 1 shows an embodiment of the present invention, and in the figure, the same components as those of the conventional example are denoted by the same reference numerals.
即ち、１は共通制御部、２はメモリ、３は共通バス、４
ａ−１〜４ａ−ｍは回線ユニット装置、５は回線制御部
、６は情報選択回路、７は回線選択回路、８は走査（ス
キシン）回路、４１−１〜４１−ｍは回線制御Ｌ Ｓ
Ｉ 、４２−１〜４２−ｍは読出し書込み制御回路、４
３−１〜４３−ｍは送信バッファ、４４−１〜４４−ｍ
は受信バッファである。That is, 1 is a common control unit, 2 is a memory, 3 is a common bus, and 4 is a common control unit.
a-1 to 4a-m are line unit devices, 5 is a line control unit, 6 is an information selection circuit, 7 is a line selection circuit, 8 is a scanning (scanning) circuit, and 41-1 to 41-m are line control L S
I, 42-1 to 42-m are read/write control circuits, 4
3-1 to 43-m are transmission buffers, 44-1 to 44-m
is the receive buffer.
共通制御部１は、マイクロ・プログラムを内蔵し、共通
バス３によりメモリ２および回線ユニツ１〜装買４ａ−
１〜４ａ−ｍ内の送信バッファ４３−１〜４３−ｍ、受
信バッファ４４−１〜４４−ｍに接続され、回線制御Ｌ
Ｓ １４１−１〜４１−ｍハ、送信バッファ４３−１〜
４３−ｍおよび受信４４−１〜４４−ｍに直接接続され
ている。また、共通制御部１のマイクｔコ・プログラム
により直接制御される回線制御部５と、回線ユニット装
置の回線制御ＬＳＩ４１−１〜４１−ｍとは制御信号線
により接続される。The common control unit 1 has a built-in micro program, and is connected to the memory 2 and the line units 1 to 4a by the common bus 3.
It is connected to the transmission buffers 43-1 to 43-m and the reception buffers 44-1 to 44-m within 1 to 4a-m, and the line control L
S 141-1~41-mc, transmission buffer 43-1~
43-m and reception 44-1 to 44-m. Further, the line control unit 5 directly controlled by the microphone tco program of the common control unit 1 and the line control LSIs 41-1 to 41-m of the line unit device are connected by control signal lines.
回線制御ＸＩＬｓ １４１−１〜４１−ｍは該回線制御
部５と共通制御部１とから、共通バス３を介して送出さ
れてくるデータにより制御される。The line control XILs 141-1 to 41-m are controlled by data sent from the line control unit 5 and the common control unit 1 via the common bus 3.
また、回線制御ＬＳ １４１−１〜４１−ｍのＤＭＡ制
御端子信号は情報選択回路６に接続され、共通制御部１
より指示された回線選択情報を保持している回線選択回
路７からの情報により、情報選択回路６において、回線
制御ＬＳ Ｉ４１−１〜４１−ｍのＤＭＡ制御！Ｉｌ喘
子信号を回線毎に選択し、スキャン回路８により共通制
御部１にて読取る。Further, the DMA control terminal signals of the line control LS 141-1 to 41-m are connected to the information selection circuit 6, and the common control unit 1
The information selection circuit 6 performs DMA control of the line control LS I41-1 to 41-m based on the information from the line selection circuit 7 holding the line selection information instructed by the ! The Il pancreatic signal is selected for each line and read by the common control unit 1 using the scan circuit 8.
ここで、前記回線制御部５は、共通制御部のマイクロ・
プログラムの１ステップ毎に、回線制御ＬＳＩとメモリ
との間のデータ転送を直接制御する手段を構成し、また
、情報選択回路６１回線選択回路７．スキャン回路８は
、回線制御ＬＳＩからの各種の要求信号を共通制御部に
直接読み取らせる手段を構成する。Here, the line control section 5 is a microcontroller of the common control section.
The information selection circuit 61 and the line selection circuit 7 constitute means for directly controlling data transfer between the line control LSI and the memory for each step of the program. The scan circuit 8 constitutes means for causing the common control section to directly read various request signals from the line control LSI.
次に動作について説明する。Next, the operation will be explained.
まず、共通制御部１から共通バス３に回線制御ＬＳＩの
制御データを送出し、同時に回線制御部５を起動し、回
線制御ＬＳＩに動作モード（ＤＭＡモード）の指示を行
なう。First, control data for the line control LSI is sent from the common control unit 1 to the common bus 3, and at the same time, the line control unit 5 is activated and an operation mode (DMA mode) instruction is given to the line control LSI.
受信時において、回線制御１ＬＳＩ、例えば４１−１は
１バイトのキャラクタを組立て終わると、ＤＭ Ａ ｍ
１ｌｌ ｇＡ端子信号のうち、１バイト受信完了表示信
号をオンする。回線選択回路７により、情報選択回路６
に回線制御ＬＳＩ４１−１の四線がセットされると、回
線制御ＬＳＩ４１−１のＤＭＡ制御端子信号がスキャン
回路８にセットされ、該ＤＭＡ制す１１端子信号は共通
制御部１で読取られる。共通制御部１は回線制御１１１
ＬｓＩ４１−１で１バイトの回線−１−夕が組上がった
ことを認識し、また、回線ユニット装置４ａ−１では読
出し書込み制御回路４２−１において、前記１バイ１〜
受信完了表示信号がオンしたことにより、回線料ｙＪＬ
Ｓ＋４１−１から受信データを読出し、受信バッファ４
４−１に読取っておく。At the time of reception, when the line control 1LSI, for example 41-1, completes assembling a 1-byte character, the DM A m
1ll Turns on the 1-byte reception completion display signal among the gA terminal signals. By the line selection circuit 7, the information selection circuit 6
When the four wires of the line control LSI 41-1 are set, the DMA control terminal signal of the line control LSI 41-1 is set to the scan circuit 8, and the 11-terminal signal controlling the DMA is read by the common control unit 1. Common control unit 1 is line control 111
The LsI 41-1 recognizes that the 1-byte line-1-2 has been assembled, and the line unit device 4a-1 also uses the read/write control circuit 42-1 to read the 1-byte line 1-1.
When the reception completion display signal turns on, the line charge yJL
Read the received data from S+41-1 and transfer it to the receive buffer 4.
Read it in 4-1.
次に共通制御部１では、受信バッファ４４−１に保持さ
れている組上がった回線データを読取るために、回線ユ
ニット装置４ａ−１を指定し、共通バス３経出で受信バ
ッファ４４−１を読取り、該読取りデータをメモリ２の
該当する回線対応のエリアに書込む。Next, the common control unit 1 specifies the line unit device 4a-1 to read the assembled line data held in the receive buffer 44-1, and reads the receive buffer 44-1 via the common bus 3. Read and write the read data to the area of the memory 2 corresponding to the corresponding line.
送信時においては、回線制御ＬＳＩ、例えば４１−１に
動作モード（ＤＭＡモード）が設定された時点で、回線
に送出するデータを要求する送信要求が、受信時と同じ
＜ Ｄ Ｍ Ａ ｔｄｌ ＩｉＯ端子信号内でオンする
。At the time of transmission, when the operation mode (DMA mode) is set in the line control LSI, for example 41-1, the transmission request for requesting data to be sent to the line is the same as at the time of reception.< DMA tdl IiO terminal Turns on within the signal.
情報選択回路６で選択された送信要求信号は、スキャン
回路８を経て共通制御部１で読取られる。The transmission request signal selected by the information selection circuit 6 is read by the common control unit 1 via the scan circuit 8.
共通制御部１は送信要求を検出すると、メモリ２の該当
する回線対応のエリアより送信データを１パイ５Ｖｔ出
し、共通バス３を介して、回線ユニット装置４ａ−１の
送信バッファ４３−１に書込む。When the common control unit 1 detects a transmission request, it outputs 1 pie 5Vt of transmission data from the area corresponding to the corresponding line in the memory 2, and writes it to the transmission buffer 43-1 of the line unit device 4a-1 via the common bus 3. It's crowded.
回線ユニット装置１ｆｆ４ａ−１では、読出し書込み制
御回路４２−１において、回線側ｔｌＯＬｓＩ４１−１
の送信要求があり、送信バッファ４３−１に送信データ
が書込まれたことにより、送信バッファ４３−１に保持
されている送信データを回線制御ＬＳＩ４１−１に書込
む。而して、回線制御ＬＳＩ４１−４は回線側にデータ
を送出する。In the line unit device 1ff4a-1, in the read/write control circuit 42-1, the line side tlOLsI41-1
When there is a transmission request and the transmission data is written to the transmission buffer 43-1, the transmission data held in the transmission buffer 43-1 is written to the line control LSI 41-1. The line control LSI 41-4 then sends data to the line side.
このように前記実施例によれば、回線側ｔｌｌＬｓＩと
メモリとの間のＤＭＡ転送機能をマイクロ・プログラム
に肩代わりさせることにより、ＤＭＡＬＳＩを用いた場
合のような無駄な回路をなくすことができ、回線制御Ｌ
ＳＩからのデータの読出しＪ３よび書込みがマイクロ・
プログラムの負担にならぬよう回線制御ＬＳＩの外に送
信Ｊ３よび受信バッファを設けること、およびデータ転
送を回線制御部で制御することにより、マイクロ・プロ
グラムの処理能力の向上を図ることができ、さらに送受
信データの転送にマイクロ・プログラムが１バイト毎に
介在するので、メモリ上でのデータ管理が容易となる。In this way, according to the above embodiment, by having the microprogram take over the DMA transfer function between the line side tllLsI and the memory, it is possible to eliminate unnecessary circuits as in the case of using DMALSI, and Control L
Reading and writing of data from SI is performed by micro
By providing the transmission J3 and reception buffer outside the line control LSI so as not to burden the program, and by controlling data transfer with the line control unit, it is possible to improve the processing ability of the micro program. Since a microprogram intervenes for each byte in the transfer of transmitted and received data, data management on the memory becomes easy.
前記実施例において、回線制御ＬＳＩ４１−１〜４１−
ｍのＤＭＡモードでのデータ読出し、書込み時間が大き
なものでなければ、回線ユニット装置４ａ−１〜４ａ−
ｍの読出し書込み制御回路４２−１〜４２−ｍ、送信バ
ッファ４３−１〜４３−ｍおよび受信バッファ４４−１
〜４４−ｍを省略し、共通制御部１で直接、回線制御Ｌ
Ｓ Ｉ 、４１−１〜４１−ｍを読出し、書込み制御
をなしてもよい。In the embodiment, the line control LSIs 41-1 to 41-
If the data read/write time in the DMA mode of m is not long, the line unit devices 4a-1 to 4a-
m read/write control circuits 42-1 to 42-m, transmission buffers 43-1 to 43-m, and reception buffer 44-1
~44-m is omitted, and the common control unit 1 directly controls the line control L.
Writing control may be performed by reading S I and 41-1 to 41-m.
（発明の効果）
以上説明したように本発明によれば、回線制御ＬＳＩと
メモリとの間のＤＭＡ転送様能をマイクロ・プログラム
に肩代わりさせることにより、ＤＭＡＬＳＩを用いた場
合のような無駄な回路をなくすことができ、また、デー
タ転送を間接的に制御することによりマイクロ・プログ
ラムの処理能力の向上を図ることができ、さらに送受信
データの転送にマイクロ・プログラムが所定単位毎に介
在するので、メモリ上でのデータ管理が容易になる等の
利点がある。(Effects of the Invention) As explained above, according to the present invention, the function of DMA transfer between the line control LSI and the memory is taken over by a microprogram, thereby eliminating unnecessary circuits such as when using DMALSI. In addition, by indirectly controlling the data transfer, it is possible to improve the processing ability of the micro program.Furthermore, since the micro program intervenes in the transfer of sent and received data in predetermined units, This has advantages such as easier data management on memory.
第１図は本発明方式の一実施例を示すブロック図、第２
図は従来のデータ転送方式を示すブロック図である。
１・・・共通制御部、２・・・メモリ、３・・・共通バ
ス、４ａ−１〜４ａ−ｍ・・・回線ユニット装置、５・
・・回線制御部、６・・・情報選択回路、７・・・情報
選択回路、８・・・スキャン回路、４１−１〜４１−ｍ
・・・回線制御ＬＳＩ、４２−１〜４２−ｍ・・・読出
し書込み制御回路、４３−１〜４３−ｍ・・・送信バッ
ファ、４４−１〜４４−ｍ・・・受信バッファ。
特許出願人 沖電気工業株式会社
日本電信電話株式会社FIG. 1 is a block diagram showing an embodiment of the method of the present invention, and FIG.
The figure is a block diagram showing a conventional data transfer method. DESCRIPTION OF SYMBOLS 1... Common control unit, 2... Memory, 3... Common bus, 4a-1 to 4a-m... Line unit device, 5...
... Line control unit, 6 ... Information selection circuit, 7 ... Information selection circuit, 8 ... Scan circuit, 41-1 to 41-m
. . . line control LSI, 42-1 to 42-m . . . read/write control circuit, 43-1 to 43-m . . . transmission buffer, 44-1 to 44-m . . . reception buffer. Patent applicant Oki Electric Industry Co., Ltd. Nippon Telegraph and Telephone Corporation
Claims (1)
設けられた複数の回線ユニット装置を、共通バスを介し
て共通制御部に接続してなる通信制御装置において、 共通制御部のマイクロ・プログラムの１ステップ毎に、
回線制御ＬＳＩとメモリとの間のデータ転送を制御する
手段と、 回線制御ＬＳＩからの各種の要求信号を共通制御部に読
み取らせる手段とを設け、 回線制御ＬＳＩをダイレクトメモリアクセス・モードに
設定し、前記要求信号に応じてマイクロプログラムのス
テップを進め、回線制御ＬＳＩに対するデータの読出し
、又は書込みを行なうようになしたことを特徴とする 擬似ＤＭＡ方式。[Scope of Claims] A communication control device in which a plurality of line unit devices each having a line control LSI and provided correspondingly to each line are connected to a common control unit via a common bus. For each step of the micro program of the control section,
Means for controlling data transfer between the line control LSI and memory and means for causing the common control unit to read various request signals from the line control LSI are provided, and the line control LSI is set to direct memory access mode. . A pseudo DMA system, characterized in that the step of the microprogram is advanced in response to the request signal, and data is read from or written to a line control LSI.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074352A JPS62232057A (en) | 1986-04-02 | 1986-04-02 | Pseudo dma system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074352A JPS62232057A (en) | 1986-04-02 | 1986-04-02 | Pseudo dma system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62232057A true JPS62232057A (en) | 1987-10-12 |
| JPH0471224B2 JPH0471224B2 (en) | 1992-11-13 |
Family
ID=13544645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074352A Granted JPS62232057A (en) | 1986-04-02 | 1986-04-02 | Pseudo dma system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232057A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241542A (en) * | 1988-08-02 | 1990-02-09 | Fujitsu Ltd | Bus abnormality detection processing system for communication processor |
| JPH03265334A (en) * | 1990-03-15 | 1991-11-26 | Hitachi Ltd | Multi-channel communication processor |
-
1986
- 1986-04-02 JP JP61074352A patent/JPS62232057A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241542A (en) * | 1988-08-02 | 1990-02-09 | Fujitsu Ltd | Bus abnormality detection processing system for communication processor |
| JPH03265334A (en) * | 1990-03-15 | 1991-11-26 | Hitachi Ltd | Multi-channel communication processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471224B2 (en) | 1992-11-13 |
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