JPS62205443A - Address generation circuit - Google Patents
Address generation circuitInfo
- Publication number
- JPS62205443A JPS62205443A JP61049714A JP4971486A JPS62205443A JP S62205443 A JPS62205443 A JP S62205443A JP 61049714 A JP61049714 A JP 61049714A JP 4971486 A JP4971486 A JP 4971486A JP S62205443 A JPS62205443 A JP S62205443A
- Authority
- JP
- Japan
- Prior art keywords
- address
- output
- circuit
- program counter
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 8
- 230000004048 modification Effects 0.000 claims 2
- 238000012986 modification Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Storage Device Security (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス発生回路、特に、プログラムメモリと
データメモリとが同一メモリ空間にマツピングされてい
る場合においてプログラムカラ／りに誤った番地がロー
ドされても、これを検出しコンビ為−タシステムがロッ
ク状態あるいは暴走状態にならないよう保護できるアド
レス発生回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an address generation circuit, especially when a program memory and a data memory are mapped to the same memory space. The present invention relates to an address generation circuit capable of detecting this and protecting a combinator system from entering a lock state or a runaway state even if the combinator system is in a locked state or a runaway state.
従来のマイクロコンピュータシステムにおいては、一連
のプログラム命令を記憶しているプログラムメモリ領域
とデータを記憶するデータメモリ領域とが同一メモリ空
間に形成されることがあり、かかるマイクロコンピュー
タシステムでは、プログラムカウンタに記憶されている
番地を順次歩進させながら各番地に記憶されているプロ
グラムをインストラクションレジスタに転送してプログ
ラム命令を実行してゆく。そして、順次歩進し続けるプ
ログラムカウンタがデータメモリ領域の番地を指定する
と、該番地に記憶されていたデータをインストラクショ
ンレジスタに転送し、これを命令として動作を継続する
。In conventional microcomputer systems, a program memory area that stores a series of program instructions and a data memory area that stores data are sometimes formed in the same memory space. While sequentially incrementing the stored addresses, the program stored at each address is transferred to the instruction register and the program instructions are executed. When the program counter, which continues to increment sequentially, specifies an address in the data memory area, the data stored at that address is transferred to the instruction register, and the operation is continued using this as a command.
上記従来のマイクロコンビエータシステムのアドレス発
生回路にあっては、プログラムカウンタが一定値ずつ歩
進しながらプログラム命令を実行しているので、上記の
ようなプログラムメモリ領域とデータメモリ領域とが同
一メモリ空間に設置されていると、プログラムカウンタ
がデータメモリ領域の番地を指定してしまうことがある
うえ、プログラムカウンタの番地がメモリ空間をオーバ
ーフローしてしまうこともあり、これらの場合は、いス
レモマイクロコンビエータシスデムの動作に支障が生じ
るという問題点があった。In the address generation circuit of the conventional micro combinator system mentioned above, the program counter increments by a constant value while executing the program command, so the program memory area and the data memory area as mentioned above are in the same memory. If the program counter is installed in the memory space, the program counter may specify an address in the data memory area, and the program counter address may overflow the memory space. There was a problem in that the operation of the micro combinator system was hindered.
〔問題点を解決するための手段、作用および効果〕本発
明に係わるアドレス回路にあっては、プログラムカウン
タが番地を歩道させながらプログラム命令を実行して行
く。ここで、プログラムカウンタの番地がアクセスの禁
止されている番地になると、アドレス比較回路がこれを
検出し、検出信号を出力する。その結果、制御回路が検
出信号に基づきプリセットレジスタに記憶されている修
正番地をプログラムカウンタに転送させ、修正番地に基
づき処理を続行させられるようにする。したがって、ア
クセスの禁止されている番地、例えばデータの記憶され
ている番地やメモリ空間の番地範囲を越えた番地がプロ
グラムカウンタにロードサしても、コンピュータシステ
ムがロック状態になったり、暴走することがなくなる。[Means, operations, and effects for solving the problems] In the address circuit according to the present invention, the program counter executes program instructions while passing through addresses. Here, when the address of the program counter becomes an address to which access is prohibited, the address comparison circuit detects this and outputs a detection signal. As a result, the control circuit transfers the modified address stored in the preset register to the program counter based on the detection signal, so that processing can be continued based on the modified address. Therefore, even if an address to which access is prohibited, such as an address where data is stored or an address beyond the memory space address range, is loaded into the program counter, the computer system will not lock up or run out of control. It disappears.
以下、図面に基づき本発明の一実施例を説明する。図は
一実施例の構成を示すブロック図であり、プログラムカ
ウンタ１はアンド回路２の出力により番地を歩進させな
がら、番地に対応した出力ＡＤＤＲを出力し、メモリ（
図示せず）にアクセスしてその番地に記憶されているプ
ログラム命令をインストラクションレジスタに転送させ
る。アドレス比較回路３はプログラムカウンタ１の出力
ＡＤＤｉ（を、中央処理装置から供給されたアクセスの
禁止されている領域の先頭番地と比較し、これら２つの
番地が一致すると検出信号ＣＭＰを出力する。プログラ
ムカウンタ１の番地が正常な値である限シ検出信号ｅＭ
Ｐは出力されないので、インバータ４の出力は「１」と
なシ、アンド回路２は制御信号）’ＣＩＮが高レベルに
移行する度に出力信号「１」をプログラムカウンタ１に
送出し、出力を制御する信号）’Ｃ００Ｔが印加される
度に順次歩進する番地を表わす出力信号Ａｉ）ＤＲを送
出する。Hereinafter, one embodiment of the present invention will be described based on the drawings. The figure is a block diagram showing the configuration of one embodiment, in which the program counter 1 increments the address by the output of the AND circuit 2, outputs the output ADDR corresponding to the address, and outputs the output ADDR corresponding to the address.
(not shown) to transfer the program instruction stored at that address to the instruction register. The address comparison circuit 3 compares the output ADDi (of the program counter 1) with the first address of the access-prohibited area supplied from the central processing unit, and outputs a detection signal CMP when these two addresses match.Program As long as the address of counter 1 is a normal value, the detection signal eM
Since P is not output, the output of the inverter 4 is "1", and the AND circuit 2 sends the output signal "1" to the program counter 1 every time the control signal (CIN) shifts to high level, Each time the controlling signal)'C00T is applied, an output signal Ai)DR representing an address that increments sequentially is sent out.
ところが、プログラムカウンタ１の出力ＡＬ）ＤＲがア
クセス禁止領域の先頭番地に達すると、アドレス比較回
路３がこれを検出し、検出信号ＣＭＰ 。However, when the output AL)DR of the program counter 1 reaches the first address of the access prohibited area, the address comparison circuit 3 detects this and outputs a detection signal CMP.
を出力する。その結果、インバータ４の出力は「０」と
なシ、制御信号ＰＣＩＮが高レベルに移行してもアンド
回路２の出力信号はｒＯＪに留まシ、プログラムカウン
タ１の番地は歩進しなくなる。Output. As a result, the output of the inverter 4 remains "0", the output signal of the AND circuit 2 remains at rOJ even if the control signal PCIN goes high, and the address of the program counter 1 does not increment.
これに対して、検出信号ＣＭＰが「１」になるとアンド
回路５は制御信号ＰＣＩＮの高レベルの移行とともに出
力を「１」に反転し、プリセットレジスタ６とプログラ
ムカウンタ１との間のゲート回路群７をオンさせる。プ
リセットレジスタ６には、本実施例の場合、コンピュタ
システムを初期化するためのリセットルーチンの先頭プ
ログラムが中央処理装置によシ予めセットされているの
で、ゲート回路群７がオンすると、このリセットルーチ
ンの先頭プログラムがプログラムカウンタ１にセットさ
れる。その結果、コンビエータシステムは初期化される
のでロック状態になったシ、暴走することはない。なお
、アンド回路５とゲート回路群７とで制御回路８を構成
している。On the other hand, when the detection signal CMP becomes "1", the AND circuit 5 inverts its output to "1" as the control signal PCIN shifts to a high level, and the gate circuit group between the preset register 6 and the program counter 1 Turn on 7. In the case of this embodiment, the preset register 6 is preset with the first program of the reset routine for initializing the computer system by the central processing unit, so when the gate circuit group 7 is turned on, this reset routine is executed. The first program of is set to program counter 1. As a result, the combiator system is initialized and will not go into a locked state and run out of control. Note that the AND circuit 5 and the gate circuit group 7 constitute a control circuit 8.
図は本発明の一実施例の構成を示すブロック図である。
１・・・・・・プログラムカウンタ、３・・・・・・ア
ドレス比較回路、６・・・・・・プリセットレジスタ、
８・・・・・・制御回路。The figure is a block diagram showing the configuration of an embodiment of the present invention. 1...Program counter, 3...Address comparison circuit, 6...Preset register,
8...Control circuit.
Claims (1)
カウンタを有するアドレス発生回路において、上記プロ
グラムカウンタに記憶されている番地をアクセスの禁止
されている所定番地と比較し双方の番地が一致したとき
検出信号を出力するアドレス比較回路と、アクセス可能
な修正番地を記憶しているプリセットレジスタと、上記
検出信号が出力されたとき修正番地をプリセットレジス
タからプログラムカウンタに送出させる制御回路とを具
えたことを特徴とするアドレス発生回路。In an address generation circuit having a program counter that stores the address of a program instruction to be executed, the address stored in the program counter is compared with a predetermined address to which access is prohibited, and when both addresses match, a detection signal is generated. The present invention is characterized by comprising an address comparison circuit for outputting an address, a preset register for storing an accessible modification address, and a control circuit for transmitting the modification address from the preset register to a program counter when the detection signal is output. address generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049714A JPS62205443A (en) | 1986-03-06 | 1986-03-06 | Address generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049714A JPS62205443A (en) | 1986-03-06 | 1986-03-06 | Address generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62205443A true JPS62205443A (en) | 1987-09-10 |
Family
ID=12838855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049714A Pending JPS62205443A (en) | 1986-03-06 | 1986-03-06 | Address generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62205443A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005052769A1 (en) * | 2003-11-28 | 2005-06-09 | Matsushita Electric Industrial Co.,Ltd. | Data processing device |
-
1986
- 1986-03-06 JP JP61049714A patent/JPS62205443A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005052769A1 (en) * | 2003-11-28 | 2005-06-09 | Matsushita Electric Industrial Co.,Ltd. | Data processing device |
| US7788487B2 (en) | 2003-11-28 | 2010-08-31 | Panasonic Corporation | Data processing apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7444668B2 (en) | Method and apparatus for determining access permission | |
| US4434464A (en) | Memory protection system for effecting alteration of protection information without intervention of control program | |
| US5305460A (en) | Data processor | |
| US5991858A (en) | Multi-user data processing system with storage protection | |
| EP0443557B1 (en) | Interrupt controller capable of realizing interrupt nesting function | |
| JP3520102B2 (en) | Microcomputer | |
| KR960035263A (en) | Multi-program execution control device and method | |
| JPH06223000A (en) | Method and apparatus for preservation of system platform | |
| JPS62205443A (en) | Address generation circuit | |
| EP0864983A2 (en) | Computer system including memory adress management circuit for protecting memory from illegal writing | |
| JPH10240623A (en) | Micro computer with read protection function | |
| JPS6074059A (en) | Access control system for storage device | |
| JPS62160554A (en) | Device for preventing wrong access to memory | |
| KR0119465B1 (en) | Method of virus protection for program | |
| JPS63250753A (en) | Memory access checking system | |
| JPH03228146A (en) | Microcomputer incorporating eeprom | |
| JPH02282847A (en) | Memory protection system for personal computer | |
| JPS62212733A (en) | Overflow detecting mechanism for stack area | |
| JPH01287762A (en) | Shared data memory protecting method | |
| JPH01229347A (en) | Memory device | |
| JPH01175044A (en) | Address match detection system | |
| JPH01251240A (en) | Runaway detecting system | |
| JPS63120336A (en) | Switching system for memory access mode | |
| JPH11238016A (en) | Method and device for memory protection | |
| JPS63156261A (en) | Decision system for memory access condition |