JPS61204719A - Information processing system - Google Patents

Information processing system

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Publication number
JPS61204719A
JPS61204719A JP60044778A JP4477885A JPS61204719A JP S61204719 A JPS61204719 A JP S61204719A JP 60044778 A JP60044778 A JP 60044778A JP 4477885 A JP4477885 A JP 4477885A JP S61204719 A JPS61204719 A JP S61204719A
Authority
JP
Japan
Prior art keywords
signal
low level
input
information processing
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60044778A
Other languages
Japanese (ja)
Inventor
Yasuyuki Takagishi
高岸 庸之
Kunio Hiyama
桧山 邦夫
Osamu Takada
治 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60044778A priority Critical patent/JPS61204719A/en
Publication of JPS61204719A publication Critical patent/JPS61204719A/en
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Abstract

PURPOSE:To prevent a breakdown of a data which is being transferred, by avoiding positively an influence caused by cut-off of a power source and an issue of system reset, so that the execution of an operation is not halted, in case of executing a write or read-out operation to and from an input/output device. CONSTITUTION:An information processor 7 always checks a signal line 52 before executing a write or read-out operation to and from an input/output device 8, and executes the operation only in case when an advance notice signal is in a low level. As for an advance notice circuit, when one of signal lines 11, 41 becomes a low level, a counter 403 starts to count, and when one of the signal lines 11, 41 is maintained as a low level for a specified time, a high level is outputted to a signal line 51. During this time, the advance notice signal from the signal line 52 outputs continuously a high level for a specified time. Also, when the low level of the signal lines 11, 41 is released within the specified time, an output line 411 becomes a low level, the counter 403 is cleared, and the advance notice signal becomes a low level.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、記録媒体をもつ入出力装置を利用する情報処
理システムに係り、電源断及びシステムリセットの発行
による障害を回避するものに関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an information processing system that uses an input/output device having a recording medium, and relates to an information processing system that avoids failures due to power interruption and issuance of a system reset.

〔発明の背景〕[Background of the invention]

情報処理装置が入出力装置への書き込み、あるいは読み
出しを実行中に、システムをイニシャライズするシステ
ムリセットが発行されたり、あるいは電源が断になった
場合、その実行動作が無効になるだけでなく、転送中の
データが破壊されるおそれがある。従来の対策は、前記
のような事態が検出されると、割込み信号を発生させ、
対応した処理を行なうというものだったが、これらは、
中断された実行を再実行しなければならないという問題
点を有していた。
If a system reset is issued to initialize the system or the power is turned off while an information processing device is writing to or reading from an input/output device, not only will the execution become invalid, but the transfer The data inside may be destroyed. Conventional countermeasures are to generate an interrupt signal when the above situation is detected, and
The idea was to perform corresponding processing, but these were:
This has the problem that the interrupted execution must be re-executed.

なお、関連するこの種の装置として、例えば特開昭58
−165498号、同223996号等に記載されたも
のが挙げられる。
In addition, as a related device of this type, for example, Japanese Patent Application Laid-Open No. 58
Examples include those described in No. 165498 and No. 223996.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、電源断及びソフトウェアの命令によら
ないシステムリセットの発行が、入出力装置への書き込
み、あるいは読出し動作に害を与えないようにした情報
処理システムを提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide an information processing system in which power-off and issuance of a system reset not based on software commands do not harm write or read operations to input/output devices.

〔発明の概要〕[Summary of the invention]

本発明では、情報処理装置が入出力装置への書き込みあ
るいは読み出し動作を行なう場合、必らず電源入力の状
態、システムリセット発行指示の状態を調べ、電源入力
が正常、システムリセットの発行指示がないことを確認
してからそれらの動作を行なうようにしたものである。
In the present invention, when an information processing device performs a write or read operation to an input/output device, it always checks the power input state and the system reset issue instruction state, and checks whether the power input is normal and there is no system reset issue instruction. After confirming the above, these operations are performed.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明を図に従って詳細に説明する。 Hereinafter, the present invention will be explained in detail with reference to the drawings.

第1図は本発明の一実施例であり、第2図は、第1図の
予告回路の例であり、第3図は書き込み1読み出し動作
時のフローチャートである。
FIG. 1 shows an embodiment of the present invention, FIG. 2 shows an example of the advance notice circuit shown in FIG. 1, and FIG. 3 is a flowchart during write and read operations.

第1図において、1は電源入力検出回路であり、電源を
そのまま直流電源装置2伝達するとともに、電源入力の
存在する場合は、ハイレベル信号を、存在しない場合は
ローレベル信号を信号線11に出力する。直流電源装置
2は電源入力から所定電圧の電流を作りそれをシステム
の各部へ供給するものであ葛、そして電源入力が途絶え
ても、特定時間以上システムに必要な直流電力を保持す
る。3はソフトウェアの命令によらないシステムリセッ
トの発行を指示する回路であり、システムリセットはシ
ステムのレジスタ・フリップフロップをリセットし、シ
ステムをイニシャライズする。システムリセットの発行
を指示する場合はローレベルの信号を、指示しない場合
はハイレベルの信号を信号線41に出力する。4は予告
回路であり、これは電源断及びシステムリセットの発行
指示を信号線11と41により検出したら、信号線52
に前記特定時間ハイレベルの予告信号を出力し。
In FIG. 1, 1 is a power input detection circuit, which transmits the power as it is to the DC power supply device 2, and sends a high level signal to the signal line 11 when there is a power input, and a low level signal when there is no power input. Output. The DC power supply device 2 generates a current of a predetermined voltage from the power input and supplies it to each part of the system, and even if the power input is interrupted, it maintains the DC power necessary for the system for a specified period of time or longer. 3 is a circuit that instructs the issuance of a system reset that is not based on a software instruction; the system reset resets the registers and flip-flops of the system and initializes the system. When instructing to issue a system reset, a low level signal is output to the signal line 41, and when not issuing an instruction, a high level signal is output to the signal line 41. Reference numeral 4 denotes a warning circuit which, when a power-off and system reset issuance instruction is detected via signal lines 11 and 41, sends a signal to signal line 52.
outputs a high-level warning signal for the specified time.

電源断検出、システムリセット発行指示の信号線11.
41が前記特定時間内にハイレベルに戻らなければ、さ
らにシステムリセット発行指示を信号線51に出力する
。戻った場合は、その時点で予告信号をローレベルとす
る。5はシステムリセット発行回路で、信号線51から
のハイレベルのパルス信号で、システムリセット信号を
信号線61に出力する。7は情報処理装置である。8は
記録媒体として例えばフロッピーディスクを持つ入出力
装置で、これの読み出し/書き込み動作は、フロッピデ
ィスクへの入出力を意味する。
Signal line 11 for power failure detection and system reset issue instruction.
41 does not return to the high level within the specified time, a system reset issue instruction is further output to the signal line 51. If it returns, the warning signal is set to low level at that point. Reference numeral 5 denotes a system reset issuing circuit which outputs a system reset signal to the signal line 61 in response to a high level pulse signal from the signal line 51. 7 is an information processing device. Reference numeral 8 denotes an input/output device having, for example, a floppy disk as a recording medium, and read/write operations thereof mean input/output to the floppy disk.

情報処理装置7は、入出力装置8への書き込みあるいは
読み出し動作を行なう前に、必らず信号線52を調べ、
予告信号がローレベルの場合のみ動作を実行する。この
時、動作の最大実行時間に対して、前記特定時間は十分
長く設定されている。
The information processing device 7 always checks the signal line 52 before performing a write or read operation to the input/output device 8.
The operation is executed only when the warning signal is low level. At this time, the specific time is set to be sufficiently long with respect to the maximum execution time of the operation.

ここで、予告回路4の動作を述べる。予告回路は、第2
図に示すブロック図の構成で実現できる。401は、入
力信号用のNANDゲート。
Here, the operation of the advance notice circuit 4 will be described. The notice circuit is the second
This can be realized with the configuration of the block diagram shown in the figure. 401 is a NAND gate for input signals.

402はクロック発生回路、403は前記特定時間が設
定されているカウンター、404はカウンターの出力か
ら予告信号を発生させる為のNORゲート、405は前
記特定時間の終了を検出し、システムリセット発行指示
信号を発生させる為のANDゲート、また、NANDゲ
ート401の出力線411が二本に分岐し、カウンター
403に入力されているのは、一方がハイレベルでカウ
ンター403のイネーブル、もう一方がローレベルでカ
ウンター403のCLEARに入力する為である。
402 is a clock generation circuit, 403 is a counter to which the specific time is set, 404 is a NOR gate for generating a notice signal from the output of the counter, and 405 is a system reset issue instruction signal that detects the end of the specific time. The output line 411 of the NAND gate 401 is branched into two lines, and one input to the counter 403 is at a high level to enable the counter 403, and the other is at a low level to enable the counter 403. This is for inputting to CLEAR of the counter 403.

この予告回路は、信号線11.41のどちらかがローレ
ベルになると、カウンター403がカウントを開始し、
そのまま前記特定時間の間。
In this warning circuit, when either of the signal lines 11 or 41 becomes low level, the counter 403 starts counting.
as it is for the specified time.

信号線11.41のどちらかがローレベルのまま維持さ
れれば、信号線51にハイレベルを出力する。この間、
信号線52からの予告信号は前記特定時間の間ハイレベ
ルを出力し続ける。
If either of the signal lines 11 and 41 is maintained at a low level, a high level is output to the signal line 51. During this time,
The warning signal from the signal line 52 continues to output a high level during the specified time.

また、前記特定時間内に、信号線11.41のローレベ
ルが解除されれば、出力線411はローレベルとなり、
カウンター403はCLEARされ、予告信号はローレ
ベルになり、信号線51にハイレベルの信号は出力され
ない。また、システムが正常状態を維持した場合も、予
告回路4のカウンター403はCLEAR状態を維持し
、予告信号およびシステムリセット発行指示信号は発生
されない。
Furthermore, if the low level of the signal line 11.41 is canceled within the specified time, the output line 411 becomes low level,
The counter 403 is cleared, the advance notice signal becomes low level, and no high level signal is output to the signal line 51. Further, even when the system maintains a normal state, the counter 403 of the notice circuit 4 maintains the CLEAR state, and the notice signal and system reset issue instruction signal are not generated.

第3図は、情報処理装置7が入出力装置8へ書き込みあ
るいは読み出しの動作を行なう場合のアルゴリズムを示
したフロチャートである。
FIG. 3 is a flowchart showing an algorithm when the information processing device 7 performs a writing or reading operation to the input/output device 8. As shown in FIG.

これによって、書き込みあるいは読み出し動作は、予告
信号がローレベルの場合のみ実行される。動作の最大実
行時間よりも、前記特定時間は十分長く設定されており
、動作実行中に電源断およびシステムリセットの発行に
よる影響を受けることを回避できる。たとえ、動作開始
直後に、電源断およびシステムリセットが発行されても
、影響がシステムにおよぶのは前記特定時間後であり、
動作の実行は終了している。
As a result, a write or read operation is executed only when the notice signal is at a low level. The specific time is set to be sufficiently longer than the maximum execution time of the operation, so that it is possible to avoid being affected by power-off and issuance of a system reset during execution of the operation. Even if a power-off and system reset is issued immediately after the start of operation, the system will not be affected until after the specified time;
The execution of the action has finished.

〔発明の効果〕〔Effect of the invention〕

以上に述べたように、本発明によれば、情報処理装置が
記録媒体をもつ入出力装置への書き込みあるいは読み出
し動作を行なう場合、電源断およびシステムリセット発
行による影響を積極的に回避し、動作の実行が中断され
ることがない、よって、転送中のデータが破壊されるこ
ともない。
As described above, according to the present invention, when an information processing device performs a write operation or a read operation to an input/output device having a recording medium, the influence of power outage and system reset issuance is actively avoided and the operation is performed. The execution of the data is not interrupted, so the data being transferred is not destroyed.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示すブロック図、第2図は
第1図の予告回路の例を示すブロック図、第3図は書き
込み/読み出し動作時のフローチャートである。 1・・・電源入力検出回路、2・・・直流電源装置、3
・・・システムリセット発行指示回路。4・・・予告回
路、5・・・システムリセット発行回路、7・・・情報
処理装置、8・・・入出力装置、402・・・クロック
発生回路、403・・・カウンタ。 第1図 第 2 図
FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing an example of the notice circuit shown in FIG. 1, and FIG. 3 is a flowchart during write/read operations. 1... Power input detection circuit, 2... DC power supply device, 3
...System reset issue instruction circuit. 4... Notice circuit, 5... System reset issuing circuit, 7... Information processing device, 8... Input/output device, 402... Clock generation circuit, 403... Counter. Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] 情報処理装置と記録媒体をもつ入出力装置とが接続され
たシステムにおいて、前記情報処理装置及び入出力装置
に対する電力を供給する電源装置であって電源入力が断
となっても特定時間は電力を供給し続けることが可能な
ものと、前記電源装置への電源入力の断を検出する回路
と、前記情報処理装置に対するシステムリセットの発行
を指示する回路と、前記入出力装置に書き込みあるいは
読み出しを行なう前に前記電源入力断検出回路及びシス
テムリセット発行指示回路の状態を検出する手段とを設
けたことを特徴とする情報処理システム。
In a system in which an information processing device and an input/output device having a recording medium are connected, the power supply device supplies power to the information processing device and the input/output device, and even if the power input is cut off, the power supply is turned off for a specific time. a circuit that can continue to supply power, a circuit that detects disconnection of power input to the power supply device, a circuit that instructs the information processing device to issue a system reset, and a circuit that writes to or reads from the input/output device. An information processing system characterized in that the information processing system further comprises means for detecting the state of the power input disconnection detection circuit and the system reset issue instruction circuit.
JP60044778A 1985-03-08 1985-03-08 Information processing system Pending JPS61204719A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006077346A (en) * 2004-09-08 2006-03-23 Mitsubishi Chem Mkv Co Thermally fusing device for nonwoven fabric and method for performing thermal fusing of nonwoven fabric

Cited By (2)

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