JPH0318207B2 - - Google Patents
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- JPH0318207B2 JPH0318207B2 JP58171795A JP17179583A JPH0318207B2 JP H0318207 B2 JPH0318207 B2 JP H0318207B2 JP 58171795 A JP58171795 A JP 58171795A JP 17179583 A JP17179583 A JP 17179583A JP H0318207 B2 JPH0318207 B2 JP H0318207B2
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Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、磁気デイスク装置を制御するデイス
クコントローラを備えたコンピユータシステムに
係り、デイスクコントローラのクロツク制御回路
に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a computer system equipped with a disk controller for controlling a magnetic disk device, and more particularly to a clock control circuit for the disk controller.
(ロ) 従来技術
一般に、磁気デイスク装置はデイスクコントロ
ーラにより制御され、このデイスクコントローラ
は磁気デイスク装置のデータの読み出し用あるい
は書き込み用のクロツク信号に基づいて動作して
いる。又、中規模のコンピユータ等高速度が要求
されるものにおいては、デイスクコントローラは
DMA転送機能を有しており、ホスト側の主記憶
装置とのデータ転送はこのDMA転送が用いられ
ている。ところが、主記憶装置とのDMA転送中
はホスト側のCPUはホールド状態にされ、前述
した如く、デイスクコントローラは磁気デイスク
装置のデータの読み出し用あるいは書き込み用の
クロツク信号に基づいて動作しているので、この
クロツク信号が何んらかの原因で停止すると、シ
ステムはDMA転送状態のままとなり、システム
ダウンしてしまうという欠点があつた。(B) Prior Art In general, a magnetic disk device is controlled by a disk controller, and this disk controller operates based on a clock signal for reading or writing data in the magnetic disk device. In addition, for computers that require high speeds such as medium-sized computers, disk controllers are
It has a DMA transfer function, and this DMA transfer is used for data transfer with the main storage device on the host side. However, during DMA transfer with the main storage device, the CPU on the host side is placed in a hold state, and as mentioned above, the disk controller operates based on the clock signal for reading or writing data from the magnetic disk device. However, if this clock signal were to stop for some reason, the system would remain in the DMA transfer state and the system would go down.
(ハ) 発明の目的
本発明は、デイスクコントローラの主記憶装置
との間でDMA転送を行なつている最中に、デイ
スクコントローラに供給される磁気デイスク装置
のデータの読み出し用あるいは書き込み用のクロ
ツク信号が停止した場合、システムダウンを防止
することを目的とするものである。(c) Purpose of the Invention The present invention provides a clock for reading or writing data from a magnetic disk device supplied to the disk controller during DMA transfer with the main storage device of the disk controller. The purpose is to prevent the system from going down if the signal stops.
(ニ) 発明の構成
本発明によるデイスクコントローラのクロツク
制御回路は、磁気デイスク装置のデータの読み出
し用あるいは書き込み用の第１のクロツク信号の
有無を検出するクロツク検出回路と、前記第１の
クロツク信号とは異なる前記中央処理装置へのシ
ステムクロツクに基づく第２のクロツク信号と前
記第１のクロツク信号とを入力し、前記クロツク
検出回路の検出信号に応じていずれか一方のクロ
ツク信号を出力するクロツク切換回路とより成
り、前記第１のクロツク信号が停止したとき、前
記デイスクコントローラに前記第１のクロツク信
号に代えて前記第２のクロツク信号を供給するよ
うに構成したものである。(d) Structure of the Invention A clock control circuit for a disk controller according to the present invention includes a clock detection circuit for detecting the presence or absence of a first clock signal for reading or writing data in a magnetic disk device, and a clock control circuit for detecting the presence or absence of a first clock signal for reading or writing data in a magnetic disk device; A second clock signal based on a system clock and the first clock signal are input to the central processing unit, which is different from the system clock, and one of the clock signals is outputted according to the detection signal of the clock detection circuit. The clock switching circuit is configured to supply the second clock signal to the disk controller in place of the first clock signal when the first clock signal stops.
(ホ) 実施例
第１図は、本発明の実施例を示すブロツク図で
あり、１はシステム全体の制御を行なうホスト側
のCPU、２は主記憶装置としてのメモリ、３は
ハードデイスク装置より成る磁気デイスク装置、
４は磁気デイスク装置の制御を行なうと共に、メ
モリ２との間でデータのDMA転送を行なうデイ
スクコントローラ、そして、５が磁気デイスク装
置３から送出されるクロツク信号とホスト側から
送出されるクロツク信号とを切換えて出力するク
ロツク切換回路６と、磁気デイスク装置３から送
出されるクロツク信号が所定期間内に発生しなか
つたことを検出するクロツク検出回路７とより構
成されるデイスクコントローラのクロツク制御回
路である。(E) Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention, in which 1 is a CPU on the host side that controls the entire system, 2 is a memory as a main storage device, and 3 is a hard disk device. magnetic disk device,
4 is a disk controller that controls the magnetic disk device and performs DMA transfer of data between it and the memory 2; and 5 is a clock signal sent from the magnetic disk device 3 and a clock signal sent from the host side. This clock control circuit for a disk controller is composed of a clock switching circuit 6 that switches and outputs a clock signal, and a clock detection circuit 7 that detects that a clock signal sent from a magnetic disk device 3 is not generated within a predetermined period. be.
デイスクコントローラ４は、クロツク端子CK
に入力されるクロツク信号CLOCKに基づいて動
作するものであり、プログラムによりCPU１を
介してDMA転送令令が与えられると、制御信号
REQを発生しCPU１をホールド状態にすると共
に、読み出し／書き込み信号Ｒ／Ｗをメモリ２に
与え、メモリ２との間でデータのDMA転送を行
なう。この際、勿論、転送データのエラーチエツ
クを行なう。又、デイスクコントローラ４は、磁
気デイスク装置３からのデータの読み出し時に
は、制御信号Ｐを「１」とし、書き込み時等読み
出し時以外では制御信号Ｐを「０」とする。 Disk controller 4 has clock terminal CK
It operates based on the clock signal CLOCK input to the CPU 1, and when a DMA transfer command is given by the program via the CPU 1, the control signal
REQ is generated to put the CPU 1 into a hold state, and a read/write signal R/W is applied to the memory 2 to perform DMA transfer of data with the memory 2. At this time, of course, the transferred data is checked for errors. Further, the disk controller 4 sets the control signal P to "1" when reading data from the magnetic disk device 3, and sets the control signal P to "0" at times other than reading, such as during writing.
磁気デイスク装置３は、一般のものと同様、ク
ロツク信号として読み出し用と書き込み用の２種
類のクロツク信号CLOCK−Ｒ及びCLOCK−Ｗ
を発生するものであり、本実施例では、クロツク
切換回路６で制御信号Ｐに応じて、いずれか一方
のクロツク信号が選択される。 The magnetic disk device 3, like a general device, uses two types of clock signals, one for reading and one for writing, CLOCK-R and CLOCK-W.
In this embodiment, the clock switching circuit 6 selects one of the clock signals according to the control signal P.
尚、本実施例では、クロツク制御回路５に入力
するホスト側からのクロツク信号として、CPU
１を動作させる基準となるシステムクロツク信号
Ｓ−CLOCKを用いている。 In this embodiment, as the clock signal input from the host side to the clock control circuit 5 , the CPU
The system clock signal S-CLOCK is used as a reference for operating 1.
次に、第２図にクロツク制御回路５の具体回路
例を示す。 Next, a specific circuit example of the clock control circuit 5 is shown in FIG.
クロツク検出回路７は、システムクロツク信号
Ｓ−CLOCKをクロツクとして動作する２個のＪ
−Ｋフリツプフロツプ８，９（以下、Ｊ−KFF
と呼ぶ）と、クロツク信号CLOCKをクロツクと
して動作するＪ−KFF１０と、ANDゲート１１
及び１２より構成され、クロツク切換回路６は、
制御信号Ｐをデータ入力とするＤフリツプフロツ
プ１３（以下、DFFと呼ぶ）と、クロツク信号
CLOCK−Ｒ、CLOCK−Ｗ、Ｓ−CLOCKを、
各々入力するANDゲート１４，１５，１６と、
ORゲート１７及びインバータ１８より構成され
る。尚、以下の説明においては、Ｊ−KFF８及
び９の状態を各々Ａ及びＢと示す。 The clock detection circuit 7 includes two J clocks that operate using the system clock signal S-CLOCK as a clock.
-K flip-flop 8, 9 (hereinafter referred to as J-KFF
), J-KFF10 which operates using the clock signal CLOCK as a clock, and AND gate 11.
and 12, and the clock switching circuit 6 includes:
A D flip-flop 13 (hereinafter referred to as DFF) whose data input is the control signal P, and a clock signal
CLOCK-R, CLOCK-W, S-CLOCK,
AND gates 14, 15, 16 each input,
It is composed of an OR gate 17 and an inverter 18. In the following description, the states of J-KFF8 and J-KFF9 are indicated as A and B, respectively.
そこで、先ず、Ｊ−KFF８及び９の状態（Ａ、
Ｂ）が（０、０）であつたとすると、Ｊ−KFF
８のＪ入力及びＫ入力は各々「０」及び「１」な
ので、システムクロツク信号Ｓ−CLOCKが入力
されると、その立ち上がりＪ−KFF８の状態Ａ
は「０」のままとなる。一方、Ｊ−KFF９のＪ
入力は「１」であり、ANDゲート１１の出力で
あるＫ入力は「０」又は「１」なので、いずれの
場合も、システムクロツク信号Ｓ−CLOCKの立
ち上がりで、Ｊ−KFF９の状態Ｂは「１」とな
る。即ち、システムクロツク信号Ｓ−CLOCKに
より状態（Ａ、Ｂ）は（０、０）から（０、１）
に変化する。状態（Ａ、Ｂ）は（０、０）あるい
は（０、１）のときに、クロツク信号CLOCKが
発生すると、Ｊ−KFF１０のＪ入力及びＫ入力
は各々「１」及び「０」なので、クロツク信号
CLOCKの立ち下がりでその出力QCは「１」とな
る。このため、（Ａ、Ｂ）が（０、１）の状態で
は、ANDゲート１１の出力は「１」となり、Ｊ
−KFF９のＪ入力及びＫ入力は共に「１」とな
る。一方、Ｊ−KFF８のＪ入力及びＫ入力は
各々「１」及び「０」なので、システムクロツク
信号Ｓ−CLOCKが入力されると、その立ち上が
りで状態（Ａ、Ｂ）は（０、１）から（１、０）
に変化する。そして、（１、０）の状態では、Ｊ
−KFF８の出力Aが「０」なので、Ｊ−KFF１
０のクリア端子CLRには「０」の信号が入力さ
れ続け、その出力QCは「０」に保持される。又、
ANDゲート１１の出力が「０」になるので、Ｊ
−KFF８のＪ入力及びＫ入力は各々「０」及び
「１」、そして、Ｊ−KFF９のＪ入力及びＫ入力
は共に「０」となり、従つて、システムクロツク
信号Ｓ−CLOCKが入力されると、その立ち上が
りで状態（Ａ、Ｂ）は（１、０）から（０、０）
に変化し、元の状態に戻る。 Therefore, first, the states of J-KFF8 and 9 (A,
If B) is (0, 0), then J-KFF
Since the J and K inputs of FF8 are "0" and "1", respectively, when the system clock signal S-CLOCK is input, the rising edge of the J-KFF8 state A
remains "0". On the other hand, J-KFF9's J
The input is "1" and the K input, which is the output of the AND gate 11, is "0" or "1", so in either case, the state B of J-KFF9 changes at the rising edge of the system clock signal S-CLOCK. It becomes "1". That is, the state (A, B) changes from (0, 0) to (0, 1) by the system clock signal S-CLOCK.
Changes to When the state (A, B) is (0, 0) or (0, 1) and the clock signal CLOCK is generated, the J input and K input of J-KFF10 are "1" and "0" respectively, so the clock signal CLOCK is generated. signal
At the falling edge of CLOCK, its output Q C becomes "1". Therefore, when (A, B) is (0, 1), the output of AND gate 11 is "1", and J
- Both the J input and K input of KFF9 become "1". On the other hand, since the J input and K input of J-KFF8 are "1" and "0", respectively, when the system clock signal S-CLOCK is input, the state (A, B) changes to (0, 1) at the rising edge of the system clock signal S-CLOCK. from (1,0)
Changes to And in the state (1, 0), J
- Since the output A of KFF8 is "0", J-KFF1
A "0" signal continues to be input to the 0 clear terminal CLR, and its output Q C is held at "0". or,
Since the output of AND gate 11 becomes "0", J
- The J input and K input of KFF8 are "0" and "1", respectively, and the J input and K input of J-KFF9 are both "0", so the system clock signal S-CLOCK is input. At the rising edge, the state (A, B) changes from (1, 0) to (0, 0)
changes and returns to its original state.
ここで、状態（Ａ、Ｂ）が上記３状態（０、
０）、（０、１）、（１、０）のときは、ANDゲー
ト１２の出力である検出信号DETは、常に「０」
なので、ANDゲート１６によりシステムクロツ
ク信号Ｓ−CLOCKは阻止され、ANDゲート１
４あるいは１５を通つた磁気デイスク装置３から
のクロツク信号をCLOCK−ＲあるいはCLOCK
−ＷがORゲート１７を介してクロツク信号
CLOCKとして出力される。即ち、クロツク検出
回路７は、状態（Ａ、Ｂ）が（０、０）及び
（０、１）のときに、クロツク信号CLOCK−Ｒ
あるいはCLOCK−Ｗが発生したか否かを検出
し、正常に発生している場合には、クロツク切換
回路６からは、クロツク信号CLOCKとして、磁
気デイスク装置３から送出されるクロツク信号
CLOCK−ＲあるいはCLOCK−Ｗが出力される。 Here, the states (A, B) are the above three states (0,
0), (0, 1), (1, 0), the detection signal DET, which is the output of the AND gate 12, is always "0".
Therefore, the system clock signal S-CLOCK is blocked by the AND gate 16, and the AND gate 1
The clock signal from the magnetic disk device 3 passing through 4 or 15 is input to CLOCK-R or CLOCK.
-W is the clock signal via OR gate 17
Output as CLOCK. That is, the clock detection circuit 7 detects the clock signal CLOCK-R when the states (A, B) are (0, 0) and (0, 1).
Alternatively, it is detected whether or not CLOCK-W has occurred, and if it has occurred normally, the clock switching circuit 6 outputs the clock signal sent from the magnetic disk device 3 as the clock signal CLOCK.
CLOCK-R or CLOCK-W is output.
次に、状態（Ａ、Ｂ）が（０、０）及び（０、
１）のときに、クロツク信号CLOCKが発生しな
かつたとする。 Next, the states (A, B) are (0, 0) and (0,
Assume that the clock signal CLOCK is not generated in case 1).
この場合、状態（Ａ、Ｂ）は前述と同様に
（０、０）から（０、１）へ変化するが、（０、
１）の状態では、Ｊ−KFF１０のクロツク端子
CKには信号が入力されないので、その出力QCは
「０」のままとなり、ANDゲート１１の出力は
「０」となる。このため、システムクロツク信号
Ｓ−CLOCKが入力されると、その立ち上がりで
状態（Ａ、Ｂ）は（０、１）から（１、１）に変
化する、それ故、ANDゲート１２の検出信号
DETは「１」となり、ANDゲート１４及び１５
によりクロツク信号CLOCK−Ｒ及びCLOCK−
Ｗは阻止され、代わつて、システムクロツク信号
Ｓ−CLOCKがANDゲート１６及びORゲート１
７を介して、クロツク信号CLOCKとして出力さ
れる。尚、状態（１、１）では、状態（１、０）
のときと同様に、Ｊ−KFF１０がクリアされ、
又、Ｊ−KFF８及び９は制御信号Ｒによりクリ
アされることにより、元の状態（０、０）に戻
る。 In this case, the state (A, B) changes from (0, 0) to (0, 1) as described above, but (0,
In state 1), the clock terminal of J-KFF10
Since no signal is input to CK, its output Q C remains "0" and the output of AND gate 11 becomes "0". Therefore, when the system clock signal S-CLOCK is input, the state (A, B) changes from (0, 1) to (1, 1) at the rising edge of the system clock signal S-CLOCK. Therefore, the detection signal of the AND gate 12
DET becomes “1” and AND gates 14 and 15
The clock signals CLOCK-R and CLOCK-
W is blocked and the system clock signal S-CLOCK is instead connected to AND gate 16 and OR gate 1.
7, it is output as a clock signal CLOCK. In addition, in state (1, 1), state (1, 0)
As in the case of , J-KFF10 is cleared,
Moreover, J-KFF8 and 9 are cleared by the control signal R, thereby returning to the original state (0, 0).
ところで、制御信号Ｐは、前述した如く、デイ
スクコントローラ４から出力される信号であり、
読出し時は「１」に、そして、書込み時には
「０」となる。このため、読出し時には、DFF１
３の出力Ｑ及びＱは各々「１」及び「０」とな
り、ANDゲート１４を通つて読出し用クロツク
信号CLOCK−Ｒがクロツク信号CLOCKとして
出力され、書込み時にはDFF１３の出力Ｑ及び
Ｑは各々「０」及び「１」となり、ANDゲー
ト１５を通つて書込み用クロツク信号CLOCK−
Ｗがクロツク信号CLOCKとして出力される。 By the way, as mentioned above, the control signal P is a signal output from the disk controller 4,
It becomes "1" when reading, and becomes "0" when writing. Therefore, when reading, DFF1
The outputs Q and Q of the DFF 13 become "1" and "0", respectively, and the read clock signal CLOCK-R is outputted as the clock signal CLOCK through the AND gate 14. During writing, the outputs Q and Q of the DFF 13 become "0", respectively. ” and “1”, and the write clock signal CLOCK− is passed through the AND gate 15.
W is output as the clock signal CLOCK.
次に、第１図の実施例に戻つて動作を説明す
る。 Next, returning to the embodiment shown in FIG. 1, the operation will be explained.
今、CPU１を介してDMA転送命令が与えら
れ、デイスクコントローラ４がCPU１をホール
ド状態とし、メモリ２との間でDMA転送を行な
つているとする。この場合、磁気デイスク装置３
から送出されるクロツク信号CLOCK−Ｒあるい
はCLOCK−Ｗが所定期間以上停止したとする
と、従来の装置ではデイスクコントローラ４のク
ロツク端子CKにクロツク信号CLOCKが供給さ
れなくなるため、DMA転送状態のままとなり、
システムダウンしてしまうか、本発明では、前述
の如く、クロツク制御回路５により、システムク
ロツク信号Ｓ−CLOCKが、CLOCK−Ｒあるい
はCLOCK−Ｗに代わつて、デイスクコントロー
ラ４のクロツク端子CKに供給されるようになる。
このため、デイスクコントローラ４は、システム
クロツク信号Ｓ−CLOCKに基づきDMA転送を
続行し、DMA転送を終了する。そして、転送デ
ータのエラーチエツクを行ない、チエツク後、
CPU１のホールド状態を解除し、制御をCPU１
に戻す。 Suppose now that a DMA transfer command is given via the CPU 1, and the disk controller 4 puts the CPU 1 in a hold state and performs DMA transfer with the memory 2. In this case, the magnetic disk device 3
If the clock signal CLOCK-R or CLOCK-W sent from the disk controller 4 stops for a predetermined period or longer, in the conventional device, the clock signal CLOCK is no longer supplied to the clock terminal CK of the disk controller 4, so the disk controller 4 remains in the DMA transfer state.
In the present invention, as described above, the system clock signal S-CLOCK is supplied to the clock terminal CK of the disk controller 4 by the clock control circuit 5 instead of the CLOCK-R or CLOCK-W. will be done.
Therefore, the disk controller 4 continues the DMA transfer based on the system clock signal S-CLOCK, and ends the DMA transfer. Then, the transferred data is checked for errors, and after checking,
Release the hold state of CPU1 and transfer control to CPU1
Return to
このように、システムクロツク信号Ｓ−
CLOCKは、クロツク信号CLOCK−Ｒあるいは
CLOCK−Ｗとは周期が異なるが、一応、デイス
クコントローラ４にはクロツク信号が印加される
ようになるので、デイスクコントローラ４は
DMA転送を終了することが可能となる。勿論、
システムクロツク信号Ｓ−CLOCKは、デイスク
コントローラ４に印加されるべき正常なクロツク
信号ではないので、エラーチエツクの際、エラー
が検出される。従つて、その後は、CPU１の制
御のもとに、例えば、DMA転送を再度行なわせ
たり、あるいは、エラーメツセージを表示してシ
ステムを一時待機状態とする等、何んらかの処置
を施すことが可能となり、システムダウンを防止
できる。 In this way, the system clock signal S-
CLOCK is the clock signal CLOCK-R or
Although the period is different from CLOCK-W, since the clock signal is applied to the disk controller 4, the disk controller 4
It becomes possible to terminate the DMA transfer. Of course,
Since the system clock signal S-CLOCK is not a normal clock signal to be applied to the disk controller 4, an error is detected during error checking. Therefore, after that, some kind of action must be taken under the control of the CPU 1, such as retrying the DMA transfer, or displaying an error message and putting the system into a temporary standby state. This makes it possible to prevent system failure.
ところで、本実施例のクロツク検出回路７で
は、Ｊ−KFF８及び９の状態（Ａ、Ｂ）が（１、
１）になると、その状態が以後保持されてしま
う。そこで、磁気デイスク装置３のアクセスを開
始するとき、デイスクコントローラ４から制御信
号Ｒを出力し、この制御信号ＲでＪ−KFF８及
び９をクリアすることにより、元の状態（０、
０）に復帰させるようにしている。 By the way, in the clock detection circuit 7 of this embodiment, the states (A, B) of the J-KFFs 8 and 9 are (1,
1), that state will be maintained from now on. Therefore, when starting access to the magnetic disk device 3, the disk controller 4 outputs a control signal R, and by clearing J-KFF8 and 9 with this control signal R, the original state (0,
0).
尚、フロツピーデイスク装置においては、読み
出しクロツク信号と読み出しデータとが合成され
た信号が、磁気デイスク装置から出力され、外部
で分離された読み出しクロツク信号がデイスクコ
ントローラに入力され、又、書き込みクロツク信
号を発生するクロツク発生器も磁気デイスク装置
外部に存在し、このクロツク発生器から書き込み
クロツク信号がデイスクコントローラへ入力され
る構成であつて、上述のハードデイスク装置の場
合と若干異なるが、本願は、このようなフロツピ
ーデイスク装置にも適用可能である。 In a floppy disk device, a signal in which a read clock signal and read data are combined is output from the magnetic disk device, a read clock signal separated externally is input to the disk controller, and a write clock signal is input to the disk controller. A clock generator that generates a clock signal is also present outside the magnetic disk device, and the write clock signal is input from this clock generator to the disk controller. Although this is slightly different from the case of the hard disk device described above, this application It is also applicable to such floppy disk devices.
(ヘ) 発明の効果
本発明は、磁気デイスク装置のデータの読み出
し用あるいは書き込み用の第１のクロツク信号が
停止したことを検出し、デイスクコントローラ
に、第１のクロツク信号に代えて中央処理装置へ
のシステムクロツクに基づく第２のクロツク信号
を供給するようにしたので、デイスクコントロー
ラが主記憶装置との間でDMA転送を行なつてい
る最中に、第１のクロツク信号が停止しても、デ
イスクコントローラを引き続き動作させることが
可能となり、従つて、システムダウンを防止でき
る。(f) Effects of the Invention The present invention detects that the first clock signal for reading or writing data in a magnetic disk device has stopped, and causes the disk controller to output a clock signal to the central processing unit instead of the first clock signal. Since the second clock signal based on the system clock is supplied to the disk controller, it is possible to prevent the first clock signal from stopping while the disk controller is performing DMA transfer with the main storage device. However, the disk controller can continue to operate, thus preventing system down.
第１図は本発明の実施例を含んで構成されるコ
ンピユータシステム全体を示すブロツク図、第２
図は本発明の実施例の具体回路図である。
主な図番の説明、１……CPU、２……メモリ、
３……磁気デイスク装置、４……デイスクコント
ローラ、５……クロツク制御回路、６……クロツ
ク切換回路、７……クロツク検出回路、８，９，
１０……Ｊ−KFF、１１，１２，１４，１５，
１６……ANDゲート、１３……DFF、１７……
ORゲート。
FIG. 1 is a block diagram showing the entire computer system including an embodiment of the present invention.
The figure is a specific circuit diagram of an embodiment of the present invention. Explanation of main figure numbers, 1...CPU, 2...Memory,
3...Magnetic disk device, 4...Disk controller, 5 ...Clock control circuit, 6...Clock switching circuit, 7...Clock detection circuit, 8, 9,
10...J-KFF, 11, 12, 14, 15,
16...AND gate, 13...DFF, 17...
OR gate.
Claims (1)
ク装置と、該磁気デイスク装置のデータの読み出
し用あるいは書き込み用の第１のクロツク信号に
基づいて動作し、前記中央処理装置をホールド状
態として前記主記憶装置との間でDMA転送を行
うDMA転送機能を有するデイスクコントローラ
とを備えたコンピユータシステムにおいて、前記
第１のクロツク信号の有無を検出するクロツク検
出回路と、前記第１のクロツク信号とは異なる前
記中央処理装置へのシステムクロツクに基づく第
２のクロツク信号と前記第１のクロツク信号とを
入力し、前記クロツク検出回路の検出信号に応じ
ていずれか一方のクロツク信号を出力するクロツ
ク切換回路とより成り、前記第１のクロツク信号
が停止したとき、前記デイスクコントローラに前
記第１のクロツク信号に代えて前記第２のクロツ
ク信号を供給するようにしたことを特徴とするデ
イスクコントローラのクロツク制御回路。1 operates based on a central processing unit, a main storage device, a magnetic disk device, and a first clock signal for reading or writing data in the magnetic disk device, and puts the central processing unit in a hold state and sets the main In a computer system equipped with a disk controller having a DMA transfer function for performing DMA transfer with a storage device, a clock detection circuit that detects the presence or absence of the first clock signal is different from the first clock signal. a clock switching circuit that inputs a second clock signal based on the system clock to the central processing unit and the first clock signal, and outputs one of the clock signals according to a detection signal of the clock detection circuit; Clock control for a disk controller, characterized in that when the first clock signal stops, the second clock signal is supplied to the disk controller in place of the first clock signal. circuit.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171795A JPS6063633A (en) | 1983-09-16 | 1983-09-16 | Clock control circuit of disk controller |
| US06/648,893 US4651277A (en) | 1983-09-16 | 1984-09-10 | Control system for a magnetic disk drive unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171795A JPS6063633A (en) | 1983-09-16 | 1983-09-16 | Clock control circuit of disk controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063633A JPS6063633A (en) | 1985-04-12 |
| JPH0318207B2 true JPH0318207B2 (en) | 1991-03-12 |
Family
ID=15929835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171795A Granted JPS6063633A (en) | 1983-09-16 | 1983-09-16 | Clock control circuit of disk controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063633A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638925A (en) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | Magnetic disk device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065142A (en) * | 1973-10-09 | 1975-06-02 | ||
| JPS5128448A (en) * | 1974-09-04 | 1976-03-10 | Hitachi Ltd | DEETATENSOSEIGYO HOSHIKI |
| JPS5374847A (en) * | 1976-12-15 | 1978-07-03 | Nec Corp | Memory unit |
| JPS5713567A (en) * | 1980-06-27 | 1982-01-23 | Mitsubishi Electric Corp | Multiprocessor system |
| JPS5843021A (en) * | 1981-09-08 | 1983-03-12 | Nec Corp | Clock switching system |
| JPS5872226A (en) * | 1981-10-26 | 1983-04-30 | Fujitsu Ltd | Clock switching circuit |
-
1983
- 1983-09-16 JP JP58171795A patent/JPS6063633A/en active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065142A (en) * | 1973-10-09 | 1975-06-02 | ||
| JPS5128448A (en) * | 1974-09-04 | 1976-03-10 | Hitachi Ltd | DEETATENSOSEIGYO HOSHIKI |
| JPS5374847A (en) * | 1976-12-15 | 1978-07-03 | Nec Corp | Memory unit |
| JPS5713567A (en) * | 1980-06-27 | 1982-01-23 | Mitsubishi Electric Corp | Multiprocessor system |
| JPS5843021A (en) * | 1981-09-08 | 1983-03-12 | Nec Corp | Clock switching system |
| JPS5872226A (en) * | 1981-10-26 | 1983-04-30 | Fujitsu Ltd | Clock switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6063633A (en) | 1985-04-12 |
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