JPS6042965B2

JPS6042965B2 - 複数法形高速乗算装置

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Publication number: JPS6042965B2
Application number: JP54067495A
Authority: JP
Inventors: 愛介片山
Original assignee: Individual
Current assignee: Individual
Priority date: 1979-06-01
Filing date: 1979-06-01
Publication date: 1985-09-26
Also published as: GB2054221B; DE3020767C2; JPS55162148A; US4346451A; DE3020767A1; GB2054221A

Description

【発明の詳細な説明】本発明は一般に乗算方式に関し、特に乗算を桁数の少な
い加算動作に変換して行なう非同期式の高速乗算装置に
関する。

電子計算機の算術論理演算装置において、演算速度の向
上を阻害する主な要因は乗算、除算の速度の高速化に限
界があるからである。

これはシフトや加算の多数回の繰り返えしによるもので
ある。とくにシフト動作は電子計算機のクロック周一期
に支配されるが、電子回路を構成する集積回路の構造に
よりクロックの高速化には自ら限界があり、シフトレジ
スタのビット移行時においてしばしばビット落ちを生じ
誤動作を生ずる。いつぽう対数読取専用記憶回路（以下
、ＲＯＭ．と略称する。

）方式のような対数変換形高速乗算装置では乗数、被乗
数が整数であつても対応対数は極めてビット長が長い数
で、語長が長くなり、とくに対数の和を真の積に変換す
るＲＯＭすなわち逆対数変掠ＲＯＭの容量は厖大となり
、かつ誤一差を必ず供なう。本発明は従来の技術の上記
欠点を改善するもので、誤差を供なわない高速乗算を小
容量のＲＯＭと加算器により非同期に実施する高速乗算
装置を提供することを目的とし、その特徴は整数論の法
演算、原始根の指数原理の二進数乗算への応用にある。

はじめに本発明に適用される数学的原理を説明する。

正整数Ａ，ｂ，ｍの間にの関係があつて、ｋは０，１，２，・・のように０と正
整数よりなるとき、法をｍとして、ａ（５ｂは“合同で
あるといい、のように記し、Ｂｆ！−ａの法ｍの剰余と
いい、ｂは法ｍより小さい。

正整数ａがｍより小さいとき、ａ＝ｂであつて、ａ＜ｍ
のときにはａは法ｍの剰余あるいは剰余数と考えること
ができる。たとえば８桁（８ビット）の２進数があつて
、正整数とし、これをａとすると、ｍ＝２３（＝２５６
）のとき、ａが１〜２５５のときは二進数では８ビット
で表わされ、７より小さいから、ａはｂに等しく、ａは
剰余数ｒと考えることができる。ａ＜ｍならば法ｍより小さい正整数に法ｍを加えた集合を完全代表系
という。

したがつて法ｍの剰余はすべて完全代表系に含まれる。
法ｍ＝４の場合の完全代表系は（１，２，３，４）のよ
うな集合である。つぎに完全代表系の元からｍと素なも
のをとつて集合をつくると既約代表系がえられる。ｍ＝
４の場合の既約代表系は（１，３）である。一般に法ｍ
について、既約代表系の元の数をオイラー関数ｐ（ｍ）
という。ｐ（４）＝２である。ｍが素数のとき、例えば
ｍ＝７とすると、完全代表系は（１，２，３，４，５，
６，７）であつて、集合の内の元の順は任意でよいが一
応上のようにかくと、ｍ＝７の既約代表系は（１，２，
３，４，６，５）のように、ｍより１つ少い元の数であ
る。したがつて一般に法ｍが素数のときには、ｐ（ｍ）
＝ｍ−１となるのである。本発明は主として二進数の乗
算に関するので、２のｈ乗すなわち２ｈを考えると、２
ｈは素数ではない（ｈ〉１とする）が、２ｈ＋１はｈ＝
４，８，１６に対して素数となり、２ｈ＋１のような形
の整数をフエルマー数という。

本発明においてはフエルマー数で素数となるものを法と
して、発明方式を展関している。また十進数の乗算にお
いては１１＋１が素数となる場合を法として取りあつか
う。二進数でｈ＝８のフエルマー数７＋１（素数）を法
ｍとすると、既約代表系の元の数は上述のことから、ｐ
（ｍ）＝ｍ−１＝７＝２５６であつて、既約代表系の元
はいずれもｍより小さく、２５６個ある。

すなわちｍ＝２５７のときの既約代表系は（１，１０，
７，２，１０７，・・・２５６）のような２５帽の元の
集合で、二進数で考えると８ビットの数のすべて（イ）
をのぞいた）と２５６（１００００００００）とである
。すなわち２５６は８ビット数には含まれないので、計
算機において利用しうるように素数法ｍの既約代表系に
０をダミーとして加え、２５６をのぞいた集合をＲ″と
すると、Ｒ″は二進数の８ビット数をすべて含むことに
なり、この内の任意整数をＸ，Ｙとすると、任意の８ビ
ツトニ進数を表わしている。

ただＲ″の中の０は０００００００α２）で、９ビット
数２５６のダミー数と考えられる。以上のように、２ｈ
＋１が素数のときは、これを法ｍとすると、ｍの剰余の
すべては２ｈをのぞいて、ｈビットの二進数を含んでい
て乗算におけるｈ桁Ｘｈ桁二進乗算器のｈ桁被乗数、乗
数（二進）は法ｍの剰余数と考えることができる。さて
法ｍが素数のときには原始根が存在し、その数はｐ（ｍ
−１）であることが数学上で古くから知られている。

ｍ＝７（素数）のときｐ（６）個の原始根がある。ｍ＝
７のとき、６の既約代表系は（１，５）である。したが
つて原始根は２個存在していることがわかる。いま素数
法ｍの一つの原始根をｇとすると、次のフエルマー・オ
イラーの定理が成立する。ｍがフエルマー数で素のもの
とすると、のような合同式が成立し、剰余１は原始根指数２０に対
応している。

いまｇの指数（正整数）として、２ｈより小さいαを考
えると、剰余ａが対応して次の関係を満足する。ｇα…
ａ（ＭＯｄ２ｈ＋１）（７）一方、ｆ＝１
で１く２ｈ＋１から、は当ｉ成笠する。

ｖた力？て、指数のＯふＥ５６は剰余の１に対応する。
しかし指数として０，１，・・・２ｈ−１までをとれば
、指数と剰余は一対一で対応する。すなわち（６）のオ
イラーの式は指数和に対してのみ用いる。ｈ＝８の例で
考えれば、指数の集合（０，１，２，・・，α，β，・
・・２５５）に対して、剰余の集合（１，１０，１００
，・・，Ａ，ｂ，・・・，２５６（０））が一対一で対
応し、順は不同である。指数の集合と剰余の集合は指数
、剰余の２５６（＝２３）をのぞいて８ビットの二進数
のすべてを代表している。この集合の間の一対一の対応
は変換の関係にあり、剰余を指数に変換することを指数
変換、逆に指数を剰余に変換することを逆指数変換とい
う。法２ｈ＋１，ｈ＝８の場合、原始根の一つは１０で
、剰余２５６に対応する指数は原始根のいずれでも１２
８（１０００００００）に対応する。

乗算装置としてハードウェア化するとき、指数変換では
剰余はｈビットのｈ本の番地線の番地として入力し、剰
余を番地と考え、当該番地に対応指数を書込んでつくる
ＲＯＭを指数変換ＲＯＭとする。この場合剰余の最大数
は２５５（ｈ＝８本）であるから、剰余２５６（１００
００００００）は番地線上に現われないので、指数変換
ＲＯＭ上の指数としては１２８は書込まない。０番地に
対応する剰余０は対応指数がないので、指数変控？０Ｍ
上のＯ番地には指数として８ビットのＯを書込んでおく
。

一方逆指数変控侭０Ｍは指数を番地として、当該番地に
対応剰余を書込んでつくられるが、この場合は０番地に
は１を記憶させ１２幡地に８ビットの０を書込んでおく
。以上のようにして、剰余数を指数に、逆に指数を剰余
にＲＯＭを用いることによつて一対一の変換ができる。
表３、表４は十進数で上記対応を示しているが、ＲＯＭ
に書込むときにはすべて８ビットの二進数を用いて行な
う。いまａと異なる剰余ｂに対応する指数をβとすると
、整数論において、同じ法については合同式の乗算が成
立するので、すなわちしかし（６）が成立しているので、で与えられる法２ｈの指数和ｓと法２ｈ＋１の積の剰余
Ｒｐについて、次の合同式が成立し、法指数和Ｓと剰余
Ｒｐが対応する。

（１２）はともかけるので、ｓは第１のｈ桁の二進加算
器によつて求められることを意味している。

ｓが求まればＲｐは逆指数変換によつて一意的に決定す
る。Ｒｐがｈ桁までの二進数ならば、ＡＸｂ＝ＲｐでＲ
ｐは真の積を与える。例えばｈ＝８について、ａ＝１０
，ｂ＝７のとき、表３からα＝１，β＝２２７で、α＋
β＝２２８く２５６したがつてα＋β（ＭＯｄ２５６）
＝２２８＝ｓ１表４から指数２２８の剰余は７０で２５
７より小さいので正解となる。しかし積が２５７より大
きくなる楊合の方が多い。

例えば、７０×２２０は７＋１＝２５７をこえる。この
ときの指数変換による積剰余を求めよう。ａ＝７０，ｂ
＝２２０で、表３よりα＝２２８，β＝２３７でα＋β
＝４６５，４６５（ＭＯｄ２５６）＝４６５−２５６＝
２０９。ゆえにｓ＝２０９でｓを逆指数変換によつて、
Ｒ，ｌ＝２３７、これは真の積と異なつている。しかし
７０×２２０…２３７（ＭＯｄ２５７）であるのである
。したがつて積と関連性をもつた正整数をＲＰｌは与え
ていて、上記の法と別の法の積剰余との組み合わせるこ
とによつて、真の積は自動的に算出できるのである。偶
数、奇数にかかわらず、２個の法の積剰余を求める複数
法形乗算装置は本発明の中心をなす。

先願の１指数変換形高速乗算方式ョ特願昭５３一０５０
７４７号においては、２つの法乗算の両方に指数変換乗
算法を用いたので、取扱数は奇数に限定される。しかる
に本発明装置では一方の素数法については上述した指数
変換法を用いた指数変換形乗算回路により、高速に真の
積の積剰余を求めるが、他方の底のべき乗の法について
の乗算は後述するような被乗数、乗数を分解してえられ
る３個の数を用いる準部分積の低位法加算を行う準部分
積法加算回路によつて求めることを特徴とする。明細を
説明する前に、取扱数の底のべき乗を法とするときの整
数論の基本特性を説明する。十進数は一般に汎用されて
いる。

十進数Ｘがｎ桁ならば、整数のとき、のように１０を底
として表わされ、Ｄ，は０から９までの数で、Ｘをのよ
うに表現される。

（１６）の基本多次式をみると、もしでｎ＞ｈとすると、Ｘ″は１０ｈより小さい数である。

Ｘ′はＤｈ−１″。０ｄ０で表わされ、Ｄｈ−１９ｄｈ
−２９・・，（ＩＯのあらゆる組合せで作られる数はす
べて１（ｙ′より小さいすべての数の集合をつくり、こ
れは１０′を法とした次の式のｒで示され、ｒはその集
合の内の一つの数である。

Ｘ，Ｙがｈ桁の十進数とすると、のように表わされるの
はＸ，Ｙが１０ｈより小さいからである。

同じ法の２個の合同式の積の公式からＲｐをｈ桁の正整
数として、となる。

積ＸＹは？桁の十進数で、この各桁の数字をＰ２ｌ．−
１，Ｐ２ｈ−２，・・・ＰＯとするならば、（１），（
２）より、（２３）は法ｍを１０′にとると、ｋ＝Ｐ２
ｈ−１１０ｈ−１＋・・・＋Ｐｈｍ＝１σ とおくと、積ＸＹの剰余項Ｒｐは（１９）あるいは（２
２）より明らかにであるから、ｈ桁数の積の下位ｈ桁は
、法をＩＣＰとすると、剰余項に等しいことがわかる。

同様なことが底が２である二進数についても云える。Ｘ
，Ｙをｈ桁の二進正整数とすると、ＸＹ＝Ｒｐ。

（ＭＯｄ２ｈ）（２５）に対応する、積ＸＹに対応す
る積剰余Ｒｐ。

は、真の積の下位ｈビットに等しい二進数を表示してい
る。Ｘ，Ｙをｈ桁の二進数として、それぞれｈビット線
上にビットデータとして与えられるとする，と、ビット
線を区分することによつて、Ｘ，Ｙの上位、下位桁のビ
ットを分けることは容易である。

Ｘ，ＹのビットパターンはＸ＝ＸＨＸＬ（２６）Ｙ＝ＹＨＹＬのようにｈ／２桁の表示ビットＸＨ，ＸＬ：ＹＨ，ＹＬ
に分けられる。

しかし実際の数値としてはｏ二ｏｌ：’二÷ｏ：］（
・・）であつて、Ｘ，Ｙの積はＸＹ＝ＸＨ−ＹＨ２゛十（ＸＨ−ＹＬｆＸし・ＹＨ）
２与≦＋ＸＬ−ＹＬ（２８）ここでＸＨＩＹＨはｈ桁の
数であり、２ｈがかかつているので２゛以上の数であり
、右辺第一項はＸＹの法２ｈの剰余数には入らない。

また積ＸＨ・ＹＬ，ＸＬＩＹＨはｈビット数で、その上
位ｈ／２桁は（２８）から２ｈビット位置以上にくる。
なぜなら２ｙが乗ぜられるからである。したがつて、Ｘ
Ｈ−ＹＬ＝Ｐ１を上位、下位ｈ／２ビットずつに分けて
、ＸＨ−ＹＬ＝Ｐ１＝ＰＩＨＰＩし（２９）ＸＬ−Ｙ
Ｈ＝Ｐ２＝ＰｌＰ２Ｌ（３０）またＸＬとＹＬの積ＸＬ
−ＹＬ＝Ｐ３を同様にＸＬ−ーＹし＝Ｐ３＝Ｐ３ＨＰ３
Ｌ（３１）のように記すと、真の積のｈ桁以下をＲｐ。

とすると、Ｒ，２は（２５）から法２ｈの積剰余で、Ｒ
Ｐ２は（２８），（２９），（３０），（３１）より次
式により求められることがわかる。，．ェニＰ。

．（３２）ＲＰ２Ｈ＝（ＰｌＬｆｐ２Ｌ＋Ｐ３Ｈ）Ｍ
Ｏｄ（２雇（３３）すなわち本分割法によつて部分積の
２ｙの法の加算を実施し、Ｒｐ。

を求めるときは、Ｘ，Ｙの偶、奇、０に関わらず、すべ
ての場合に正しいＲＰ２を求められる。したがつて、ｈ
桁の整数二進数（０を含む）Ｘ，Ｙの積の法２ｈの積剰
余ＲＰ２はＸ，Ｙの上位ｈ／２ビット、下位ｈ／２ビッ
トずつをそれぞれビット線のならびを変更するように配
線すれば、ＸＨＹＬ，ＸＬＹＨ，ＸＬＹＬで表わされる
３個のｈビット数を容易につくることができるので、こ
れらそれぞれｈビット番地線と考えられる。

これらを番地入力として、ｈビット数の上位、下位ｈ／
２ビットの積の下位ｈ／２ビットのみを記憶させて作つ
た２個のＲＯＭは全く同じ内容記憶のもので、ｈ＝８の
８ビット乗算器の場合を考えると、たとえばＸ＝ＡＦ（
Ｈ），Ｙ＝ＢＣ（Ｈ）とする。ここで（Ｈ）は十六進表
示数を示す。十六進表示数は４ビット数表示で００００
＝０（Ｈ），０００１＝１（Ｈ），００１０＝２（Ｈ）
，００１１＝３（Ｈ），・・・，１０００＝８（Ｈ）
，１００１＝９（Ｈ），１０１０＝Ａ（Ｈ），１０１
１＝Ｂ（Ｈ），１１００＝Ｃ（Ｈ），１１０１＝Ｄ（Ｈ
），１１１０＝Ｅ（Ｈ），１１１１＝Ｆ（Ｈ）であり、
（Ｈ）は省略することもある。１０００１１０１は叩で
示される。

さてＸＨ＝Ａ，ＸＬ＝Ｆ，ＹＨ＝Ｂ，ＹＬ＝Ｃである。
したがつてビット線のならべかえで生じた新しい数ＸＨ
ＹＬはＡＣで１０１０１１００で上記２個のＲＯＭのこ
の番地には表１からＡ（！：．Ｃの積は７８＝Ｐ１＝Ｐ
ＩＨＰＩＬでＰ１しの８のみが記憶される。二進数で１
０００が記憶される。このようにしてＲＯＭを作成して
おくと、Ｘ，Ｙを入力するとき、ＸＨＹＬ，ＸＬＹＨは
番地入力されて、それぞれの下位積Ｐ，，，Ｐ２ＬをＲ
ＯＭの出力にうる。ＸＬＹＬを番地線とするＲＯＭはＸ
しとＹＬの積Ｐ３を当該番地に記憶させてつくると、Ｘ
ＬＹＬの入力によつて、積が出力し、上位積Ｐ３Ｈ（５
Ｐ３Ｌは出力線のビット位置でわけられ、Ｘ，Ｙを入力
するとき、最後のＲＯＭ出力の下位積は（３２）よりＲ
Ｐ２Ｌに等しく、前記ｈ＝８のＸ，Ｙの例では、ＸＬＹ
Ｌ＝ＦＣで表１よりＸＬ−ＹＬ＝Ｐ３＝Ｐ３ＨＰ３し＝
Ｂ４で、ＲＰ２Ｌ＝４で真の積の最下位は４（Ｈ）であ
ることがわかる。二進で００１０である。ＲＰ２Ｈを求
めるには上記３個のＲＯＭ出力をｈ／２ビットの加算器
に加えるが、ＭＯｄ２いで法和をもとめることは加算に
よつて生じる桁上りをすべて省略することであるから、
桁上りを無視して加算を実行する。

ｈ＝８の場合、前記の乗算例で、Ｐ１し＝８，Ｐ２＝Ｘ
ＬＩＹＨ＝Ｆ −ーＢ＝Ａ５であるから、Ｐ２Ｌ＝５
となつている。（表１）．ＰＩ＝Ｂ（前記）．ゆえに次
の加算を２個の加算器で自動的に実施し和ビットのみを
算出する。Ｔ＝１６０ｒＰ２Ｈ＝ＰｌＬｆｐ２Ｌ＋Ｐ３
Ｈ＝８＋５＋Ｂ（ＭＯｄｌ６）＝Ｄ＋Ｂ（ＭＯｄｌ６）
。

表２より、Ｒｐ２Ｈ＝１８（ＭＯｄｌ６）＝８したがつ
て真の積の下位８ビットはＲＰ２Ｌ＝４であつたから、
Ｒｐ２＝８４（Ｈ）＝１００００１００。

上記被乗数、乗数の変形分割法和法によつて、被乗数、
乗数が二進数で桁数ｈが２分割できる場合には法２ｈの
真の積の剰余Ｒｐ。が求められ、これは真の積の下位ｈ
ビットを直ちに与えている。第１図の実施例で１は下位
桁分割新数ＸＬＹＬの積を記憶したＲＯＭで２ｈＸｈビ
ットである。下位桁は直ちにＲＰ２ムを与えている。２
，３は同一構成のＲＯＭで番地入力の上下位ビット積の
下位ビットのみを記憶するもので、ＸＨＹＬ，ＸＬＹＨ
を番地入力するとき、それぞれの上下位ビット積の下位
Ｐ，Ｌ，Ｐ。

Ｌを出力する。ｈ／２ビット加算器４の被加数、加数端
子に上記Ｐ，Ｌ，Ｐ。Ｌが加えられ、和ビットは次のｈ
／２ビット加算器５の被加数端子に加えられ、加数端子
にＲＯＭＩの出力Ｐ。Ｈが加えられると、和ビットに２
ｈ法の積剰余がえられ、必要とする動作が完了する。積
剰余を求める時間はＲＯＭのアクセス時間の和であるが
、加算時間は桁数が少ないと加算時間は桁上りを考慮し
ないでもよいので無視できる。２，３のＲＯＭ．の容量
は２ｈＸｈ／２ビットである。

本方式により法２ｈの積剰余をＸ，Ｙの奇偶、０にかか
わらず算出できる。法２ｈ＋１が素数のとき、二進の正
整数Ｘ，Ｙがｈビットとするときの法２ｈ＋１の真の積
の剰．余Ｒｐ，は、２ｈ＋１の法の原始根ｇの指数の関
係式（７）（９）を用いて、ＧＸΞＸ（ＭＯｄ２ｈ＋１
）（３４）ＧｙΞＹ（ＭＯｄ２ｈ＋１）（３５）によつて、Ｘ，Ｙを同じ桁の二進数の対応指数：Ｘ，ｙ
にそれぞれ変換し、法２ｈで指数加算が動＊＊作するこ
とから、Ｘｆｙミｓ（ＭＯｄ２ｈ）（３６）によりｓを求め、（１４）の基本関係から真の積の法２
ｈ＋１の積剰余Ｒｐ，を求めるものであつて、前例の真
の積を求める場合のＲｐ，を求めておく。

Ｘ＝ＡＦ（Ｈ）とＹ＝ＢＣ（Ｈ）の乗算は、Ｘ，Ｙ（７
）Ｗ進数でＸ＝１７５，Ｙ＝１８８であるから、表３
から、ｘ＝６９，ｙ＝９１，ｘ＋ｙ＝１６０（ＭＯｄｔ
）ｓ＝１６０。法指数和ｓの剰余は法２５７の積剰余
Ｒｐ，ｉで表４から、Ｒｐｌ＝４となる。十六進数でＲ
ｐ，＝０４（Ｈ）。以上のように、本発明装置は複数の
法によつて、乗算の中間結果としてのそれぞれの法の積
剰余Ｒｐ，，ｒｐ。

をもとめ、Ｒｐ，は真の積の下位を直ちに与えることに
よつて下位桁は中間結果の段階で決定され、次に上記中
間結果をもとにして、真の積の上位桁を算出する装置に
関する。真の積の上位桁を決定する数学上の理論をのべ
る。

二進ｈ桁の被乗数、乗数をＸ，Ｙとし、ＸＹを積とする
とＸＹは沙桁で、法２ｈ＋１，２ｈについて、積剰余と
次の合同式が成立する。

ＸＹ三Ｒｐｌ（ＭＯｄ２ｈ＋１）（３７）ＸＹ三Ｒｐ２（ＭＯｄ２ｈ）上記合同式は次の等式と等価である。

ＨＭ：Ｘ２ｈ（！２″ｒ二１）＋ＲＰｌ］（３８）Ａは
Ｂより大きいので、Ａ−Ｂは正整数である。

（３８）より、Ａ２ｈ＋Ｒｐ２＝Ｂ７＋Ｂ＋Ｒｐｌよつて、Ｂ＝Ｒｐ２−Ｒｐｌ＋（Ａ−Ｂ）２ｈすなわち次の合同式をうる。

ＢミＲｐ２−Ｒｐ，（ＭＯｄ２ｈ）（３９）しかるに
（３８）からＸＹは沙桁二進数で２２ｈより小さいから
Ｂは２ｈより小さい。

したがつてＲｐ２−ＲＰ，に相当数する二進数からｈ桁
以上のビットをとつたものをＲｐ。−Ｒｐ，（ＭＯｄ２
゛）とすれば、ＢはＲｐ。−Ｒｐ，（ＭＯｄ２ｈ）に二
進数としては等しいと考えられるので、（３８）からＸ
Ｙ＝（Ｒｐ２−Ｒｐ，）（ＭＯｄ２ｈ）２ｈ＋（Ｒｐ２
−Ｒｐｌ）ＭＯｄ２ｈｆｒｐｌ（４０）の基本関係をう
る。

真の積ＸＹの下位ｈ桁二進数はＲＰ２ですでに求まつて
いるので（４０）を用いて上位ｈ桁二進数を自動的に求
められる。上式をみると、右辺第一項は２ｈがかかつて
いるから、真積の上位桁は（Ｒｐ９−Ｒｐｌ）（ＭＯｄ
２ｈ）で表わされるように一見みえるが、第二項と第三
項との加算による桁上りも考慮しなければならない。Ｂ
が２ｈより小さい正の整数で、剰余項に等しいから、合
同式（３９）は実際には次のことを示している。数値上
は、真の積の上位ｈ桁二進
数部をＨ（ＸＹ）とすると、次の２つの場合がある。桁
入れの１を必要とする下の場合はつぎの加算Ｒｐ２−Ｒ
ｐｌ（ＭＯｄ２ｈ）＋Ｒｐｌから桁上げを生ずる場合で
ある。

実際の上記演算は本発明の結合回路で実施される。減算
はＲＰｌの−否定（補数）をとり、〒Ｐ１とし、１を加
えて実施される。第２のｈ桁二進加算器でＲＰ２−ＲＰ
ｌの減算はＲＰ２＋Ｌ１＋１の形の加算で実行される。
すなわち桁入れ端子を１に保つて、上記加算器の被加数
端子に第１図に示した準部分積法加算回路から出力され
るＲ，２を加え、法２ｈ＋１の積剰余Ｒｐｌは前記指数
変換形乗算回路の出力にえられ、補数器にてＬ１を求め
、これを加数端子に加えると、和出力にＲｐ２−Ｒｐｌ
（ＭＯｄ２ｈ）がえられる。第２の加算器出力のＲｐ２
−Ｒｐｌ（ＭＯｄ２ｈ）とＲＰｌとを加える第３の加算
器をもうけ、その桁上り端子を第４の加算器の桁入れ端
子に印加し、前記第４の加算器の被加数端子をすべて０
に保ち、加数端子に前記第２の加算器の出力を印加すれ
ば、（４２）の式を満足するｈビツトニ進数が第４の加
算器の出力にえられ、真の積の上位桁が算出される。前
記乗算の例、Ｘ＝ＡＦ（Ｈ），Ｙ＝ＢＣ（Ｈ）について
積の上位桁を手計算してみると、ＲＰｌ＝０４（Ｈ），
Ｒ，２＝８４（Ｈ）が既に求められている。

ＲＰｌの補数Ｌ１＝ＦＢ（Ｈ），Ｌ１＋Ｒｐ２＋１（Ｍ
Ｏｄ２３）＝８４＋ＦＢ＋１（ＭＯｄ７）＝８４＋Ｆ
Ｃ（ＭＯｄ２３）＝１８０（ＭＯｄ７）＝８０（Ｈ）ま
た８０＋Ｒｐｌ＝８４（Ｈ）であるから桁上りはない。
ゆえにＨ（ＸＹ）＝８０（Ｈ）、したがつて真積の＋六
進表示は８０８４（Ｈ）で二進数では１０００００００
１００００１００である。十六進十進変換で８×１σ＋
１３２＝３２７６８＋１３２＝３２９００（１０）であ
り、Ｘ＝１７５，Ｙ＝１８８；ＸＹ＝３２９００と一致
している。すなわち結合回路が正しく動作することがわ
かる。

第２図は本発明装置の実施例を示す。

指数変換形乗算回路は図の上部に示され、被乗数Ｘ，Ｙ
を入力するとき素数法２ｈ＋１の指数変換乗算によつて
積剰余ＲＰｌを生ずる部分で、１，２は同じ構成の指数
変控？０Ｍで指数変換を行ない、上記Ｘ，Ｙをそれぞれ
同じ桁の整数の指数Ｘ，ｙに変換し、３の第１のｈ桁２
進加算器に加えると、法２ｈのｘとｙの指数和が出力さ
れ、４の逆指数変換ＲＯＭに加えられると、出力にＲＰ
ｌをうる。

準部分積法加算回路は法２ｈの積剰余ＲＰ２を求める部
分で、修正部分積の２×の法加算によりＲ２。

を求め偶数、奇数にかかわらす動作することを特徴とし
、ＲＯＭ５，６，７は被乗数の分割によつて生ずる３個
のｈ桁二進数を番地入力すると、ＲＯＭ５，６は当該数
の上下分割の積の下位ｈ／２桁二進数ＰｌＬ，Ｐ２Ｌ，
を出力するＲＯＭで、ＲＯＭ７は上下分割数の積已のｈ
桁数を出力するＲＯＭで、ＰｌＬ，Ｐ２Ｌ，Ｐ３Ｈの法
２騒の加算を行なうｈ／２桁の二進加算器８，９は互に
連結され、ＲＯＭ７の下位積ｈ／７２ビット数はＲＰ２
の下位ビットを与え、上記加算器９の出力はｈ／２ビッ
トＥ数でＲＰ２の上位ビットを与え、以上指数変換形乗
算回路、準部分積法加算回路でえられる真の積の中間量
である積剰余Ｒｐｌ，ｒＰ２は結合回路に加えられて、
真の積の上位桁は自動的に計算される。結合回路は補数
器１０によつて指数変換形乗算回・路出力ＲＰｌの補数
７Ｐ１を出力し第２のｈ桁二進加算器１１は桁入端を１
に保たれて、上記７Ｐ１とＲＰ２を入力し、当該第２の
加算器和出力を第３の加算器１４の一方の被加数人力端
に他方の加数人力にＲＰｌを加え、その桁上り出力のみ
用い、これをフ第４の加算器１３の桁入れ入力に連結し
、１３の加数端子に第２の加算器１１の和出力端子を連
結し、被加数端子をＯに保つとき、第４の加算器１３の
和出力端子に真積の上位桁を出力する。なおＮＯＲｌ５
と０Ｒ１６は指数和が１２８（８０（Ｈ））となつたと
きの補正に追加される。〔逆指数変換ＲＯＭの当該番地
に００が入つているが、実際の剰余は２５６で桁上げが
必要である。

〕前記本発明装置はｈ桁二進数乗算を被乗数、乗数の偶
数、奇数のいずれでも実施するものであり、非同期、高
速で誤差のない乗算を実施することを特徴とする。零乗
算を含む高速非同期二進乗算装置上記発明装置はしかし、被乗数、乗数の一方あるいは両
方が０であるときは正しい乗算を実施しない欠点がある
が、法２ｈの準部分積法加算回路出力の積剰余ＲＰ８は
被乗数、乗数に０を含む場合に常に０となることを用い
て簡単な補正回路を付加して、被乗数、乗数にＯが含ま
れていても乗算を実施するように補正できる。

すなわち指数変換形乗算回路に入る被乗数、乗数Ｘ，Ｙ
のビット線に並列にそれぞれＮＯＲを接続する。その出
力をＮＯＲｌ，ＮＯＲ２とすると、Ｘ，Ｙの０か否かに
応じて、となる。そこで、ＮＯＲｌ，ＮＯＲ２の出力線
を０Ｒに加えると、０Ｒ出力としてはＸ，Ｙのいずれか
、または両方が０となる場合にのみ１となり、Ｘ〜０，
Ｙ半０のときはＯとなる１本の出力線をうる。指数変換
形乗算回路の指数変援侭０Ｍの０番地には指数の０を記
録してつくるようにすると、Ｘ，Ｙに０となるものがあ
るとき準部分積法加算回路の出力ＲＰ２＝ｏだから、第
２図のｈ桁２進加算器の出力はたとえばＹ半０とすると
、ＲＰｌ＝Ｙで、７ｐ１＝Ｙが出力されるので、マルチ
プレクサを配し、その選択端子を前記０Ｒの出力につな
ぎ、０Ｒ出力が１のとき、ＲＰｌを出力し、０Ｒ出力が
０のとき、０を出力するようにして、第４の，ｈ桁二進
加算器の被加数端子に接続し、第２のｈ桁二進加算器の
桁入れ端子は前記０Ｒ出力線に補数器を介して接続し、
第３のｈ桁二進加算器の桁入れ端子は前記０Ｒ出力線に
接続される。前記３個の加算器の他の接続は補正前と同
じである。０乗算の場合には第４の加算器において、い
つもＲＰｌ＋Ｌ１＋１の演算が実施され、和出力は０と
なり、積の高位桁が０となり正しい演算が行なわれる。

詳細に述べると、上記演算は第２の加算器の桁入れ入力
端を０Ｒ出力線に補数器も通して結線して、０乗算のと
きは０Ｒ出力線が１となるので上記加算器の桁入れ入力
はＯとなり、和出力には〒ＡＰｌが考えられ、第３の加
算器の桁入れ入力端を０Ｒ出力線に接続しておくので、
０乗算時には第３の加算器は〒Ｐ１＋ＲＰｌ＋１の演算
を行なう。

第３の加算器の加数端には前記第２の加算器の和出力が
印加され、被加数端子にはＲＰｌが接続されているから
である。上記演算によつて、桁上り出力は１となり、こ
れは第４の加算器の桁入れ入力端に接続される。いつぽ
うマルチプレクサは０乗算時にはＲＰｌを出力するよう
に０Ｒ出力線で制御されているので、上記第４の加算器
の被加数端子にはＲＰｌが、加数端子には第２の加算器
の和出力端子が接続されているので、第４の加算器では
０乗算のときにはＲＰｌ＋′ＲＰ，＋１の演算が行行な
われｈ桁の和出力端にはｈ桁の０が出力される。すなわ
ち０乗算もできる本発明装置においては、積の下位桁Ｒ
Ｐ２が０乗算時において常にＯであることを利用し本発
明装置の結合回路を非零、零乗算の２個のモードで共通
に用いることを特徴とするものである。０乗算でない、
偶数、奇数乗算時においては、基本関係（４０）を満足
するように、真の積の高位桁をまず第２の加算器の桁入
れを１に保つて、この加算器の和出力を（ＲＰ２−ＲＰ
ｌ）ＭＯｄ２ｈとし、第３の加算器の桁入れをＯに保つ
て、（ＲＰ２一Ｒｐｌ）ＭＯｄ２ｈ＋Ｒｐｌが桁上げを
生ずるか否を検出して、第４の加算器に加え、当該加算
器の被加数人力端はＯに保つて、加数端子に（ＲＰ２−
Ｒｐｌ）ＭＯｄ２ｈを加え、和出力としてえられる積の
高位桁は、桁上のないときは（Ｒｐ２−Ｒｐｌ）ＭＯｄ
２ｈで、桁のあるときは（Ｒ，２−Ｒｐｌ）ＭＯｄ２ｈ
＋１で（４０）で与える演算を自動的に非同期に実施す
る。

０乗算のときには上記のように、第２の加算器の桁入れ
をＯとし、第３の加算器の桁入れを１とし、前記ＲＰ２
は０であることから、第３の加算器は必らず桁上げを生
じることを利用して、ＲＰｌ＋〒Ｐ１＋１の演算が第４
の加算器で行なわれるようにするので、和出力は常に０
となり、上位積は０となる。

演算は自動、非同期に実施される。以下ｈ＝８の例を示
す。０乗算例；０×０の場合は、ＲＰ８の方は当然０で
ある。

ＲＰｌはＸ＝０，Ｙ＝０で、対応する指数ｘ＝０，ｙ＝
０となるように指数変槙？０Ｍの０番地には０データが
おかれている。第１の加算器の和は０で、逆指数変換Ｒ
ＯＭでは０番地に１（００００００１）が記録されてい
るから、ＲＰｌ＝ｏ１（Ｈ）が出力する。Ｘ，Ｙ＝０だ
から、補正回路の０Ｒ出力は１になつている。結合回路
の第２の加算器の桁入ＣＩ＝０で、和出力はＢ１＝ＦＥ
（Ｈ）である。第３の加算器ＣＩ＝１だからＲＰｌ＋７
ｐ１＋１＝Ｏ１＋ＦＥ＋Ｏ１＝１００（Ｈ）となる。桁
上りＣＯ＝１マルチプレクサは０Ｒの１が入り、ＲＰｌ
が第４の加算器に加わるので、第４の加算器はＦＥ＋Ｒ
ｐｌ＋０１＝ＦＥ＋０１＋Ｏ１＝１００１和出力００で
積上位００，０×１，１×０も同様な演算となる。指数
変換ＲＯＭの１番地には指数“０゛が、逆指数変換ＲＯ
Ｍの１番地にぱ゜１゛すなわち０１（Ｈ）が記録されて
いるからである。１×１乗算例；このときはＲＰ２＝ｏ
１で、補正０Ｒ出力は０となる。

Ｘ＝１，Ｙ＝１で指数変換はいずれも０で、指数和は０
で、ＲＰｌ＝１が出力され、〒ｐ１＝ＦＥ（Ｈ）第２の
加算器のＣＩ＝１となるから、７ｐ１＋１＝ＦＦ（Ｈ）
が出力され、第３の加算器のＣＩ＝０であるがＲｐｌ＋
ＦＦ＝Ｏ１＋ＦＦ＝１００（Ｈ）でオバフローがあり、
第４の加算器のＣＩ＝１で、０Ｒ出力ニ０で、マルチプ
レクサは００（Ｈ）を出力し、第４の加算器の演算はＯ
＋ＦＦ＋０１＝１００で和出力は００で、真積０００１
（Ｈ）が決まる。以上補正を施した本装置はとくに、結
合回路を０乗算、非０乗算によつて動作モードを自動的
に変更されるので、零乗算をふくむ偶奇のｈ桁整数乗算
をすべて高速非同期に実施することを特徴とする。

第３図は上記補正回路を付加した複数法形高速非同期乗
算器の明細図で、図の番号は第２図と同じであるが、追
加変更部は１５，１６のＮＯＲで、ＮＯＲはＸ，Ｙビッ
ト線にそれぞれ接続され、１７の０Ｒに接続される。

Ｘ，Ｙの両方あるいはいずれかが０のとき０Ｒ出力は１
となり、それ以外０に保たれる。０Ｒ出力は１４の第３
の加算器の桁入れ端了ＣＩと１８のマルチプレクサの制
御端子に接続され、補数器１９を通して、第２の加算器
１１の桁入れ端了ＣＩに接続される。

マルチプレクサ１８は制御入力が１のときＲＰｌを出力
し、０のときは０を出力するように２組の入力線をそれ
ぞれ接続してつくられる。なおＮＯＲ２Ｏと０Ｒ２１は
指数和が１２８（８０（Ｈ））となつたときの補正に追
加される。〔逆指数変換ＲＯＭの当該番地に００が入つ
ているが、実際の剰余は２５６で桁上げが必要である。
〕以上のように構成された第３図の乗算装置は偶数、奇
数の零を含むｈ桁被乗数、乗数に対して、高速、非同期
乗算を実施し、高位桁と下位桁を別々に出力することを
特徴とする２ｈ桁の加算器を必要としない発明装置であ
る。

本装置のさらに重大な特徴は桁上げ動作は１箇所で生じ
るのみである。多数回の桁上げ動作を必要とする従来装
置に比較して著しい利点である。とくにｈ＝８の場合は
極めて小容量のＲＯＭにて実施できる。この場合、２５
晒８ビットＲＯＭが４個と、２５幅４ビットＲＯＭが２
個、４ビット加算器が２個、８ビット加算器が４個、８
ビット２入力マルチプレクサ１個、ＮＯＲ２個、０Ｒ１
個、インバータ８ビット１個、インバータ１ビット１個
となる。■１高速乗算装置十進数をＢＣＤコードにより表現し、二進数に対して存
在している二進数の論理装置、読取専用ａ装置を用いて
なる十進２桁の高速乗算装置であつて、二進数の場合と
同様に複数の法を求めて、二個の中間積を求めて、これ
をもとに最終の積を求める装置である。

十進数であるから、底は１０で１つの法ｍ１が素数であ
る必要がある。

ｍ１＝１σ＋１＝１０１は素数である。

これは１００より大きい数で、その剰余数として、２桁
の十進数のすべてを含ませることができる。法が素数の
ときには原始根ｇがあノることが知られており、ｇ＝２
である。ｇ＝２の場合の指数ＸはＧＸの形て剰余数Ｘ（
十進２桁のＯ以外の数）との間にＧＸ…Ｘ（ＭＯｄｌＯ
ｌ）の関係があつて、前述のようにＸＩ：．ｘとは一対
一で対応すること、別のＹについて、Ｇｙ…Ｙ（ＭＯｄ
ｌＯｌ）となる。

ＧＸ＋ｙ＝ＸＹ（ＭＯｄｌＯｌ）となるので、指数Ｘ＜
５ｙの和はｘとＹの積に対応しているがｘ＋ｙが法１０
０をこえると、ｘ＋ｙ（ＭＯｄｌＯＯ）の指数の法和が
Ｘ，Ｙの積に対応し、ＸＹの値も法１０１をこえるとＸ
Ｙ＝Ｒｐｌ（ＭＯｄｌＯｌ）のＲＰｌが対応することに
なる。すなわちｓ＝ｘ＋ｙ（ＭＯｄｌＯＯ）ＢｒＰ
ｌのような対応を生じている。

すなわち法和（法１００について）ｓとＲＰｌが対応し
ている。剰余数から指数への十進数での変換を表５に与
えている。２桁の場合だけ上記の変換ができるので、本
発明では上記の場合のみに適される。

指数から剰余数への変換は表６に与えている。たとえば
、Ｘ＝５，Ｙ＝７とすると、表５からｘ＝２４，ｙ＝９
である。ｘ＋ｙ＝２４＋９＝３３は１００をこえないの
で、そのまま和指数となつて、３３の剰余数を表６から
求めると、３５となつていて正解である。このように積
が２桁にある間はいつも正解を与えるが、これが２桁を
こえると、積そのものではなく、積の法１０１に対する
剰余数を与える。いまｍ１より小さいＭ２を考えて、と
すると、法Ｍ２は１σで、十進数の底は１０で底の２乗
を与えている。

これは（２４）で、ｈ＝２の場合に相当するので、法Ｍ
２の積の剰余数は真の積の下位の桁を与えているので、
のＲＰ９が求まれば、あるいは真の積の下位２桁を求め
れば、これはＲＰ２となる。

上記の法１０１の積剰余ＲＰｌは真積の上位２桁を求め
るのに使われる。さて、ＲＰ２は、Ｘ，Ｙを一般に２桁
の数として表現されているとき、すなわち３は０３と表
現する。このとき、Ｘ，Ｙはのように表現される。

ＸＨ，ＸＬ，ＹＨ，ＹＬは０から９までの記号をとつて
いる。となる。

したがつて１桁の数の積を考えてとなるので、（４６）
に代人してとなる。

積の上位２桁は右辺第１項と第２項からの桁上りである
。積の下２桁ＲＰ９の下の桁ＲＰ２ＬはＰ，．に他なら
ず、上の桁ＲＰ２Ｈは（Ｐ１し＋Ｐ２Ｌ＋Ｐ３Ｈ）の桁
上りをのぞいたものすなわち、ＭＯｄｌＯで求めた和で
これは２段のＫＤ加算器で和ビットをとればよいのでと
なる。

すなわち上記加算では桁上りを考えないで１桁Ｋつ加算
器を２接続すればよい。ここでＰｌＬ，Ｐ２しはＸＨＸ
ＹＬのような一桁十進数の積の下１桁であるから、ＸＨ
ＹＬを番地とするＲＯＭをもうけ、当該番地に九九の表
の下１桁を記憶させておけばよい。たとえばＸＨ＝９，
ＹＬ＝３ならば９３番地すなわち、ＢＣＤコードの番地
表示では１００１００１１番地に９×３＝２７の下１桁
すなわち７をＫ刀コードで０１１１の形で記憶させてお
く。すなわち表の下４桁のみを記憶させてつくる。この
ようなことをすべての番地で行つておけば、積の下位桁
を与えるＲＯＭがつくられ、これを構成部品とする。し
かしＰ３）（Ｐ３ｌ．はＸＬＸＹＬの２桁の積であるか
ら、ＸＬＹＬ（７）ＢＣＤコードストリングを番地とし
たＲＯＭの当該番地に九九の表をそのまま■１コード表
示で記憶させてつくる。たとえばＸＬ＝５，ＹＬ＝８な
らば、ＸＬＸＹＬ＝４０で、ＸＬＹＬ＝５Ｑａ）８（１
ａ）＝０１０１１０００の番地に０１００００００を記
憶させる。このことをすべてのＸし，ＹＬについて実施
し、Ｘし，ＹＬを入力すると、その２桁積を出力するＲ
ＯＭがつくれて、その上位桁はＰ３Ｈであり、下位桁は
Ｐ３Ｌ．に他ならない。いまの例ではＰ銅＝４＝０１０
０，Ｐ３Ｌ＝０＝００００である。以上のようにして、
３個のＲＯＭを番地呼出しすることによつて、（４７）
の乗算結果の必要部分がＲＯＭの出力バスに出力される
ので、これを加″算器に入力することによつてＲＰ２が
決定される。なおＲＰｌについては表５と表６を上述の
ように前者では被乗数、乗数を番地入力とし、当該指数
を記憶させ、後者では指数を番地入力して、当該番地に
剰余数を記憶させたＲＯＭをもうけて、中間に第１の２
桁Ｋつ加算器をもうけてえられる。積を与える中間の積
剰余ＲＰｌ，ｒＰ２が求まつた後には、前述の二進数の
場合と同様にして、（４０）の基本式を法１０１，１０
０にかきかえると、となる。法１σの積剰余Ｒ，２は真
の積ＸＸＹの下位２桁を与えているので、（５０）は真
の積の上位２桁を求めるのに用いられる。Ｘ，Ｙが０で
ないときには（Ｒ，２−Ｒ，ｌ）ＭＯｄｌσの値は第２
の２桁ＢＣＤ加算器の桁入れを１として、ＲＰｌを補数
器に加えて、７Ｐ１を求め、ＲＰ２＋Ｒ，ｌ＋１の加算
を実行すると、加算器の和出力として、（Ｒｐ９−Ｒｐ
ｌ）ＭＯｄｌσがえられる。

これとＲＰｌとの和を求めるためにさらに第３の２桁■
Ｄ加算器をもうけて（Ｒｐ２−Ｒｐｌ）ＭＯｄｌσ＋Ｒ
Ｐｌの加算を実行させる。（５０）をみると積上位の上
位桁は〔（Ｒｐ２−Ｒｐｌ）ＭＯｄｌσ〕１Ｃｆ２であ
つて、〔〕の中は前記第１の加算器の和出力である。
これを第４の２桁ＢＣＤ加算器の被加数人力端を０に保
つた加数人力端に入力し、上記第３の加算器からの桁上
け端子と第４の加算器の桁入れ端子を接続することによ
つて、低位桁からの桁上けを考慮した真の積の上位桁は
第４の加算器の和出力端にえられる。Ｘ，Ｙの両方ある
いは一方がＯである０乗算も同じ３個の加算器を用いる
ことによつて前記二進数乗算器の場合と同様に実施でき
る。

０乗算のときは前記二進数乗算器の場合と同様に、被乗
数、乗数の入力側においてＮＯＲゲートと０Ｒを追加し
、０乗算のときは０Ｒ出力ニ１、非０乗算のときは０Ｒ
出力ニ０となるように設定し、０乗算においては結合回
路では次の演算を実行させる。

すなわち −たとえばＲＰｌ，７′Ｐ１がｗ進２桁
とすると、１００となり、下位２桁はつねにＯとなる。

このときはＲＰ９は常にＯとなつている。たとえばＲＰ
ｌ＝８のとき、Ｌ１＝９９−８に９１で、Ｒ２ｌ＋Ｌ１
＋１＝８＋９１＋１＝１００となるので、１００を法と
する和はＯとなる。指数変換形乗算回路の指数変換ＲＯ
Ｍは０番地には指数のＯ（００）が入つていて、逆指数
変換ＲＯＭではＯ番地に１（０１）が入つている。Ｘ＝
０，Ｙ＝０の場合には、ＲＰｌ＝１が出力し、〒ｐ１＝
９８となるので、ＲＰｌ＋〒ｐ１＋１＝１００となる。
Ｘ＝０，Ｙ半０とすると、Ｒ，ｌ＝Ｙで、Ｙ＋Ｙ＋１＝
１００となる。結合回路を第４図のようにほぼ第３図と
同様に接続すれば、非０乗算、０乗算の両方に適用され
るようにできる。第４図は２桁ＢＣＤ乗算器で、０乗算
も可能なものを示す。１，２は被乗数、乗数を印加する
入力バスで、３，４は法１０１の場合の指数を当該番地
に記憶して作つたＲＯＭで全く同じ構造のもので、０番
地には０を記録させ、５は第１の２桁■刀加算器、６は
逆指数変撲？０Ｍで指数を番地とし、その番地に剰余を
記憶させる。

０番地に１を記憶させる。

７，８は入力番地の上位桁、下位桁の積の下１桁を記憶
したＲＯＭで同じ構造、９は入力番地の上下桁積を記憶
したＲＯＭである。

１０，１１は１桁■１加算器で、１１の出力はＲＰ２の
上位桁を、９の下位桁出力はＲＰ２の下位桁を与えて、
真積の下位２桁は決定する。

６の出力は一方の積剰余ＲＰｌで、１２の補数器で７Ｐ
１となつて、１３の第２の２桁Ｋｍ加算器の被加数端子
に接続され、ＲＰ９は加数端子に接続される。

いつぽうＯ乗算検出のＮＯＲは１６，１７で示され、そ
の０Ｒ１８の出力はＯ乗算の生じたときのみ１となり、
それ以外はＯに保たれる。

０Ｒ線は２２の補数器と１９のマルチプレクサに接続さ
れる。

したがつて非０乗算のときには１３の桁入れは１に保た
れ、Ｒｐ２＋Ｌ，＋１の加算が実行さ）れ、和出力には
（Ｒｐ２−Ｒｐｌ）ＭＯｄｌσがられ、第４の２桁ＢＣ
Ｄ加算器１５の加数端子、第３の２桁■１加算器の被加
数端子に同時に加えられ、１４の桁入れ端子はＯに保た
れ、加数端子にＲＰｌが接続されることから、加算（Ｒ
Ｐ２−ＲＰｌ）ＭＯｄｌσ＋ＲＰｌが行なわれ、桁上り
端子ＣＯと１５の桁入れ端子ＣＩが接続されることから
、桁上りがあれぱ１５の加算器に加わり、非０乗算時に
はマルチプレクサ１９の出力が０となるので、出力が被
加数端子に接続され１５の和出力は真積の）上位２桁を
与え、Ｈ（ＸＹ）は桁上りのないときＲｐ２−Ｒｐｌ（
ＭＯｄｌＯ２）で桁上りのあるときＲＰ９−Ｒｐｌ（Ｍ
Ｏｄｌσ）＋１となる。０乗算時には０Ｒ出力が１とな
るので、１３のＣＩは０に１４のＣＩは１となり、ＲＰ
２＝ｏであるから、１３の和出力はＬ１で、１４での加
算は７Ｐ１＋ＲＰｌ＋１となるので、必らず桁上りがあ
り、かつマルチプレクサ１９の出力はＲＰｌとなるので
、上位積は１５の和出力として、ＲＰｌ＋７Ｐ１＋１を
出力し、和ビットは常に０である。

２０は真積の高位２桁出力バスを示し、２１は下位桁Ｒ
Ｐ９の出力バスを示す。

なおＮＯＲ２３と０Ｒ２４は指数和が５０のときの補正
に追加される。

【図面の簡単な説明】

第１図、第２図、第３図および第４図はそれぞれ本発明
の実施例を示す構成図である。符号の説明、第１図、１，２，３；読取専用記憶装置、
４，５；加算器。

Claims

【特許請求の範囲】１底ｂで表わされるｈ桁の正整数の被乗数Ｘ、乗数Ｙ
を入力して法ｂ＾ｈ＋１（素数）の法乗算により第１の
積剰余ｒ＿Ｐ＿１を出力する指数変換形乗算回路と、上
記被乗数Ｘ、乗数Ｙを入力して法ｂ＾ｈの法乗算により
真の積の下位ｈ桁に等しい第２の積剰余ｒ＿Ｐ＿２を出
力する準部分積法加算回路と、上記第１及び第２の積剰
余ｒ＿Ｐ＿１，ｒ＿Ｐ＿２を入力して真の積の上位ｈ桁
をうる結合回路とを備えた正整数高速乗算装置であつて
、上記指数変換形乗算回路は、上記被乗数Ｘを番地とし
て入力してそれと一対一に対応するｈ桁の整数である第
１の指数ｘに変換する第１の指数変換読取専用記憶回路
と、上記乗数Ｙを番地として入力してそれと一対一に対
応するｈ桁の整数である第２の指数ｙに変換する第２の
指数変換読取専用記憶回路と、上記第１及び第２の指数
ｘ，ｙからｈ桁の指数和をえる第１のｈ桁加算器と、上
記指数和を番地として入力し、それを対応剰余数に変換
して上記第１の積剰余ｒ＿Ｐ＿１を得る逆指数変換読取
専用記憶回路とより構成され、上記準部分積法加算回路
は、上記被乗数Ｘ、乗数Ｙを上位、下位桁の数に分割し
てそれぞれＸ＿Ｈ，Ｘ＿Ｌ；Ｙ＿Ｈ，Ｙ＿Ｌ、としたと
き、Ｘ＿ＨＹ＿Ｌに対応する番地入力に対してＸ＿Ｈと
Ｙ＿Ｌの積の下位ｈ／２桁Ｐ＿１＿Ｌを出力する第１の
変形部分積読取専用記憶回路と、Ｘ＿ＬＹ＿Ｈに対応す
る番地入力に対してＸ＿ＬとＹ＿Ｈの積の下位ｈ／２桁
Ｐ＿２＿Ｌを出力する第２の変形部分積読取専用記憶回
路と、Ｘ＿ＬＹ＿Ｌに対応する番地入力に対してＸ＿Ｌ
とＹ＿Ｌの積Ｐ＿３を出力し、該積Ｐ＿３は上位桁Ｐ＿
３＿Ｈと上記第２の積剰余ｒ＿Ｐ＿２の下位ｈ／２桁に
等しい下位桁Ｐ＿３＿Ｌからなる部分積読取専用記憶回
路と、これら３個の読取専用記憶回路の出力Ｐ＿１＿Ｌ
，Ｐ＿２＿Ｌ，Ｐ＿３＿Ｈを順に入力して上記第２の積
剰余ｒ＿Ｐ＿２の上位ｈ／２桁をえる２個のｈ／２桁加
算器とより構成され、上記結合回路は、上記第１の積剰
余ｒ＿Ｐ＿１の補数＠ｒ＠Ｐ＿１を求める補数器と、上
記補数＠ｒ＠＿Ｐ＿１が被加数入力端子に印加され、上
記第２の積剰余が加数入力端子に印加され、桁入れ入力
端子が“１”に保たれた第２のｈ桁加算器と、該第２の
ｈ桁加算器の和出力が被加数端子に印加され、上記第１
の積剰余ｒ＿Ｐ＿１が加数端子に印加される第３のｈ桁
加算器と、上記第２のｈ桁加算器の和出力が加数端子に
印加され、被加数入力端子が“０”に保たれ、上記第３
のｈ桁加算器の桁上げ出力が桁入れ入力端子に印加され
て、和出力端子より真の積の上位桁をえる第４のｈ桁加
算器とより構成され、上記被乗数Ｘ及びＹが偶数、奇数
であるかにかかわらず、その乗算を非同期に、誤差なく
、高速に実施することを特徴とする複数法形高速乗算装
置。２上記底ｂが２で、上記ｈが４，８或いは１６である
特許請求の範囲第１項記載の複数法形高速乗算装置。３上記底ｂが１０で、上記ｈが２である十進２桁の乗
算を行う特許請求の範囲第１項記載の複数法形高速乗算
装置。４底ｂで表わされるｈ桁の正整数の被乗数Ｘ、乗数Ｙ
を入力して法ｂ＾ｈ＋１（素数）の法乗算により第１の
積剰余ｒ＿Ｐ＿１を出力する指数変換形乗算回路と、上
記被乗数Ｘ、乗数Ｙを入力して法ｂ＾ｈの法乗算により
真の積の下位ｈ桁に等しい第２の積剰余ｒ＿Ｐ＿２を出
力する準部分積法加算回路と、上記第１及び第２の積剰
余ｒ＿Ｐ＿１，ｒ＿Ｐ＿２を入力して真の積の上位ｈ桁
をうる結合回路とを備え、上記指数変換形乗算回路が２
個の指数変換読取専用記憶回路、ｈ桁加算器及び逆指数
変換読取専用記憶回路を有し、上記準部分積法加算回路
が３個の読取専用記憶回路と２個のｈ／２桁加算器とを
有している正整数高速乗算装置において、上記被乗数Ｘ
及び乗数Ｙのいずれか一方が“０”か両方が“０”であ
つても正規の積が得られるように、前記正整数高速乗算
装置に補正回路を付加したことを特徴とする複数法形高
速乗算装置。５上記底ｂが２で、上記ｈが４，８或いは１６である
特許請求の範囲第４項記載の複数法形高速乗算装置。６上記底ｂが１０で、上記ｈが２である十進２桁の乗
算を行う特許請求の範囲第４項記載の複数法形高速乗算
装置。