JPS58143565A - 半導体回路配線体 - Google Patents
半導体回路配線体Info
- Publication number
- JPS58143565A JPS58143565A JP57026284A JP2628482A JPS58143565A JP S58143565 A JPS58143565 A JP S58143565A JP 57026284 A JP57026284 A JP 57026284A JP 2628482 A JP2628482 A JP 2628482A JP S58143565 A JPS58143565 A JP S58143565A
- Authority
- JP
- Japan
- Prior art keywords
- type
- type layer
- layer
- junction capacitance
- capacitance
- Prior art date
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- Granted
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体回路配線体、とりわけ、基板半導体
との間の接合容量の小さいクロス配線の構成に関する。
との間の接合容量の小さいクロス配線の構成に関する。
従来のｌ２Ｌ（インテグレーテッド・インンエクション
・ロジック）で用いられるクロス配線を第１図、第２図
、第３図を参照して説明する。第１図に示すように、Ｈ
型エピタキシャル層１内にＰ型層２を形成し、前記Ｐ型
層２内に複数のＮ型層３を形成し、前記複数のＮ型層３
を複数のクロス配線として用いている。この場合、第２
図および第３図に示すように、前記Ｐ型層２内の複数の
Ｎ型層３，３間が接合容量Ｇｏ （横方向）で結合さ
れるので、一つのクロス配線要素の電位変動が他の隣の
クロス配線要素に影響を及はす。この接合容量（ＣＯ）
によるＮ型層間の結合を避けるため、従来は前記Ｐ型層
２を接地（ＧＮＤ）レベルにバイアスして用いている。
・ロジック）で用いられるクロス配線を第１図、第２図
、第３図を参照して説明する。第１図に示すように、Ｈ
型エピタキシャル層１内にＰ型層２を形成し、前記Ｐ型
層２内に複数のＮ型層３を形成し、前記複数のＮ型層３
を複数のクロス配線として用いている。この場合、第２
図および第３図に示すように、前記Ｐ型層２内の複数の
Ｎ型層３，３間が接合容量Ｇｏ （横方向）で結合さ
れるので、一つのクロス配線要素の電位変動が他の隣の
クロス配線要素に影響を及はす。この接合容量（ＣＯ）
によるＮ型層間の結合を避けるため、従来は前記Ｐ型層
２を接地（ＧＮＤ）レベルにバイアスして用いている。
なお、第１図〜第３図中、４は配線導体、６は絶縁膜６
はＮ型埋込み層、Ｔはコレクタウオールである。
はＮ型埋込み層、Ｔはコレクタウオールである。
一方、前記Ｐ型層２を接地レベルにバイアスすることに
より前記Ｎ型Ｍ３，３間の接合界ｊ＊）Ｃｎによる結合
は避けられるが、前記各Ｎ型層には、各々、前記Ｐ型Ｎ
２との間、すなわち、接地点間に接合容量（、＋ （縦
方向）が付随する。この接合容量Ｃ１は信号伝達過程で
同信号波形のな１りに影響するのでできるだけ小さい方
が望ましい。
より前記Ｎ型Ｍ３，３間の接合界ｊ＊）Ｃｎによる結合
は避けられるが、前記各Ｎ型層には、各々、前記Ｐ型Ｎ
２との間、すなわち、接地点間に接合容量（、＋ （縦
方向）が付随する。この接合容量Ｃ１は信号伝達過程で
同信号波形のな１りに影響するのでできるだけ小さい方
が望ましい。
本発明は、上記の問題点を解消することを目的とするも
のであシ、接合容量が小さく、波形のなまりに影響しに
くい半導体回路配線体を提供するものである。
のであシ、接合容量が小さく、波形のなまりに影響しに
くい半導体回路配線体を提供するものである。
本発明による半導体回路配線体の実施例を第４図、第６
図、第６図に示す。なお従来例を示す第１図〜第３図と
同一箇所には同一番号を付している。Ｎ型エピタキンヤ
／し層１にＰ型層２を形成し、このＰ型層２内にＮ型層
３を１つだけ形成し、前記Ｐ型層２を接地レベルにバイ
アスせず、いわゆるフローティングの状態で用いる。
図、第６図に示す。なお従来例を示す第１図〜第３図と
同一箇所には同一番号を付している。Ｎ型エピタキンヤ
／し層１にＰ型層２を形成し、このＰ型層２内にＮ型層
３を１つだけ形成し、前記Ｐ型層２を接地レベルにバイ
アスせず、いわゆるフローティングの状態で用いる。
本発明の実施例によれば、前記Ｐ型層２内にＮ型層３を
単数に限って設けることにより、前述の従来装置にみら
れた各Ｎ型層３，３間の接合容量ＣＯによる結合を避け
ることができる。 さらに、Ｐ型層２をフローティング
にすることにより、クロス配線の接合容量（縦方向）は
、前記Ｎ型層３と前記Ｐ型層２との間の容量と、前記Ｐ
型層２−Ｎ型エピタキシャル層１間の容量との直列接続
となる。但し、Ｎ型エピタキシャル層１は接地電位であ
る。ここで、図示のように、Ｎ型層３−Ｐ型層２間の接
合容量を０１とし、Ｐ型層２−Ｎ型エピタキシャル層１
間の接合容量をＣ２とすると、上記接合容量の直列接続
による合成容量Ｃは次式で与えられる。
単数に限って設けることにより、前述の従来装置にみら
れた各Ｎ型層３，３間の接合容量ＣＯによる結合を避け
ることができる。 さらに、Ｐ型層２をフローティング
にすることにより、クロス配線の接合容量（縦方向）は
、前記Ｎ型層３と前記Ｐ型層２との間の容量と、前記Ｐ
型層２−Ｎ型エピタキシャル層１間の容量との直列接続
となる。但し、Ｎ型エピタキシャル層１は接地電位であ
る。ここで、図示のように、Ｎ型層３−Ｐ型層２間の接
合容量を０１とし、Ｐ型層２−Ｎ型エピタキシャル層１
間の接合容量をＣ２とすると、上記接合容量の直列接続
による合成容量Ｃは次式で与えられる。
従って、上記Ｐ型層２が接地電位にバイアスされている
場合の０１のみの場合と比較してクロス配線に付随する
接合容量は小さくなる。通常、Ｎ型層３どＰ型層２間の
接合容量Ｃ１ば１０００ ”／ 寞程度で、Ｐ型層２と
Ｎ型エピタキシャル層１間の接合容量Ｃ２は２０ｏＰＦ
／／Ｉｊ程度である。クロス配線の寸法により異なるが
、Ｐ型層２はＮ型層３に比べ約３倍の面積をもつと仮定
すると、（１）式における合成容量Ｃは次式で与えられ
る。−＝３７５Ｘム （ＰＦ） ・・・・・（
２）但しムはＰ型層２とＮ型層３の接合面積である。
場合の０１のみの場合と比較してクロス配線に付随する
接合容量は小さくなる。通常、Ｎ型層３どＰ型層２間の
接合容量Ｃ１ば１０００ ”／ 寞程度で、Ｐ型層２と
Ｎ型エピタキシャル層１間の接合容量Ｃ２は２０ｏＰＦ
／／Ｉｊ程度である。クロス配線の寸法により異なるが
、Ｐ型層２はＮ型層３に比べ約３倍の面積をもつと仮定
すると、（１）式における合成容量Ｃは次式で与えられ
る。−＝３７５Ｘム （ＰＦ） ・・・・・（
２）但しムはＰ型層２とＮ型層３の接合面積である。
すなわち、（２）式では、Ｃ＋ （＝１０００ＸムＰＦ
）のみの場合に比ベクロス配線に付随する容量は約２−
５倍になり、小さい容量にすることが可能である。
）のみの場合に比ベクロス配線に付随する容量は約２−
５倍になり、小さい容量にすることが可能である。
以」二の実施例で述べたように、この発明は要約すると
、例えばＮ型エピタキシャル層にＰ型層を形成し、この
Ｐ型層内に単数のＮ型層（クロス配線）を形成すること
により、接合容量による複数クロス配線間の結合、及び
寄生の７テラ／ｌ／ＮＰＮトランジスタを避け、かつＰ
型層をフローティングで用いることによυ、クロス配線
に付随する接合容量として、Ｎ型層−Ｐ型層間の接合容
量に加えて、Ｐ型層−Ｎ型エピタキシャル層間の接合容
量も利用し、合成容量としてその値を小さくし、波形の
なまりに影響しにくいクロス配線の作成を「ＪＩ能にな
したものである。
、例えばＮ型エピタキシャル層にＰ型層を形成し、この
Ｐ型層内に単数のＮ型層（クロス配線）を形成すること
により、接合容量による複数クロス配線間の結合、及び
寄生の７テラ／ｌ／ＮＰＮトランジスタを避け、かつＰ
型層をフローティングで用いることによυ、クロス配線
に付随する接合容量として、Ｎ型層−Ｐ型層間の接合容
量に加えて、Ｐ型層−Ｎ型エピタキシャル層間の接合容
量も利用し、合成容量としてその値を小さくし、波形の
なまりに影響しにくいクロス配線の作成を「ＪＩ能にな
したものである。
第１図１．第２図、第３図はそれぞれ１２Ｌ 部にお
ける従来のクロス配線の断面図、平面図２等価回路図、
第４図、第６図、第６図はそれぞれ本発明の実施例にお
ける半導体回路配線体の断面図。 平面図２等価回路図である。 ４・・・・・・配線用導電性物質、６・・・・・・絶縁
酸化膜、３・・・・・・Ｎ型層（クロス配線）、２・・
・・・・Ｐ型層、１・・・・・Ｎ型エピタキシャル層、
６・・・・・Ｎ型埋め込み層、７・・・・・・コレクタ
ウオール。
ける従来のクロス配線の断面図、平面図２等価回路図、
第４図、第６図、第６図はそれぞれ本発明の実施例にお
ける半導体回路配線体の断面図。 平面図２等価回路図である。 ４・・・・・・配線用導電性物質、６・・・・・・絶縁
酸化膜、３・・・・・・Ｎ型層（クロス配線）、２・・
・・・・Ｐ型層、１・・・・・Ｎ型エピタキシャル層、
６・・・・・Ｎ型埋め込み層、７・・・・・・コレクタ
ウオール。
Claims (1)
- 一導電型エビタキシャル層内に反対導電型の第１領域を
形成し、前記第１領域内に一導電型の単数の第２領域を
形成し、前記第１領域をフローティング状態として、前
記第２領域を回路配線導体と接続したことを特徴とする
半導体回路配線体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026284A JPS58143565A (ja) | 1982-02-19 | 1982-02-19 | 半導体回路配線体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026284A JPS58143565A (ja) | 1982-02-19 | 1982-02-19 | 半導体回路配線体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58143565A true JPS58143565A (ja) | 1983-08-26 |
| JPH0542814B2 JPH0542814B2 (ja) | 1993-06-29 |
Family
ID=12188985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57026284A Granted JPS58143565A (ja) | 1982-02-19 | 1982-02-19 | 半導体回路配線体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095939A (ja) * | 1983-10-31 | 1985-05-29 | Matsushita Electronics Corp | 半導体集積回路の製造方法 |
| JPH036853A (ja) * | 1989-06-05 | 1991-01-14 | Hitachi Ltd | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552240A (en) * | 1978-10-11 | 1980-04-16 | Nec Corp | Semiconductor integrated circuit device |
-
1982
- 1982-02-19 JP JP57026284A patent/JPS58143565A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552240A (en) * | 1978-10-11 | 1980-04-16 | Nec Corp | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095939A (ja) * | 1983-10-31 | 1985-05-29 | Matsushita Electronics Corp | 半導体集積回路の製造方法 |
| JPH036853A (ja) * | 1989-06-05 | 1991-01-14 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542814B2 (ja) | 1993-06-29 |
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