JPS58139396A - メモリ保護方法 - Google Patents
メモリ保護方法Info
- Publication number
- JPS58139396A JPS58139396A JP1960382A JP1960382A JPS58139396A JP S58139396 A JPS58139396 A JP S58139396A JP 1960382 A JP1960382 A JP 1960382A JP 1960382 A JP1960382 A JP 1960382A JP S58139396 A JPS58139396 A JP S58139396A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- key
- access
- control unit
- memory control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は計算機システムに係り、特にそのメモリ保護方
法に関するものである。
法に関するものである。
従来計算機のメモリ保護方式としては種々のものが考え
られてき友。このうち多く使用されているものに第1図
に示すようなキープロテクト方式がある。これは王メモ
リ5を数にバイト毎にページとしてまとめ、ページ単位
にストレージキーをもち、メモリ制御部1のレジスタ2
に入れている。
られてき友。このうち多く使用されているものに第1図
に示すようなキープロテクト方式がある。これは王メモ
リ5を数にバイト毎にページとしてまとめ、ページ単位
にストレージキーをもち、メモリ制御部1のレジスタ2
に入れている。
図示しない処理装置からメモリアクセスが行われると、
メモリアドレス、データと共にアクセスキーが送られ、
メモリ制御部1tiレジスタ2から該当アドレスのスト
レージキーを読み出し判定回路3により、アクセスキー
とストレージキーの比較を行う。そしてこれがある関係
、たとえば一致していることを満たしたときそのチェッ
ク結果をりィミング制御回路4に送ってメモリ5をアク
セスキーにする。しかし、逆に関係を満さないときはメ
モリアクセスを止めて処理装置にエラーを返すことにな
る。この方式はあまりハードウェアを増加させないので
有利な方式ではある。しかしながら、プロテクト範囲が
数にバイトのページ単位であシ、あらくなる欠点をもっ
ている。これに対し第2図に示すようなエリアプロテク
ト方式も考えられている。アクセス可能上限アドレスレ
ジスタ6、下限アドレスレジスタ7・の示す範囲にメモ
リアドレスがあるかどうかをコンパレータ8がチェック
し、その結果をタイミング制御回路4に送ってメモリ5
のアクセス可否を決める方式である。
メモリアドレス、データと共にアクセスキーが送られ、
メモリ制御部1tiレジスタ2から該当アドレスのスト
レージキーを読み出し判定回路3により、アクセスキー
とストレージキーの比較を行う。そしてこれがある関係
、たとえば一致していることを満たしたときそのチェッ
ク結果をりィミング制御回路4に送ってメモリ5をアク
セスキーにする。しかし、逆に関係を満さないときはメ
モリアクセスを止めて処理装置にエラーを返すことにな
る。この方式はあまりハードウェアを増加させないので
有利な方式ではある。しかしながら、プロテクト範囲が
数にバイトのページ単位であシ、あらくなる欠点をもっ
ている。これに対し第2図に示すようなエリアプロテク
ト方式も考えられている。アクセス可能上限アドレスレ
ジスタ6、下限アドレスレジスタ7・の示す範囲にメモ
リアドレスがあるかどうかをコンパレータ8がチェック
し、その結果をタイミング制御回路4に送ってメモリ5
のアクセス可否を決める方式である。
この方式は、メモリアドレス単位にプロテクト可能であ
るが、アクセス可能のエリア数を増加させるとレジスタ
6.7の組数がそれに伴い増加するという欠点をもり°
Cいる。、!九本1!IJMI!Sをシステムで共通な
メモリ制御部1にもつことは接続可能台数分だけあらか
じめレジスタ6.7とコンパレータ8が必要となり、さ
らには、アクセスされた処理装置に対応してコンパレー
タ出力を切換えてやらねばならず、ハードウェアが大き
くなってしまう。
るが、アクセス可能のエリア数を増加させるとレジスタ
6.7の組数がそれに伴い増加するという欠点をもり°
Cいる。、!九本1!IJMI!Sをシステムで共通な
メモリ制御部1にもつことは接続可能台数分だけあらか
じめレジスタ6.7とコンパレータ8が必要となり、さ
らには、アクセスされた処理装置に対応してコンパレー
タ出力を切換えてやらねばならず、ハードウェアが大き
くなってしまう。
本発明の目的線前述したキープロテクト方式とエリアプ
ロテクト方式を結合することにより、各各の長所を生か
したメモリ保護方法を提供することKある。
ロテクト方式を結合することにより、各各の長所を生か
したメモリ保護方法を提供することKある。
何に対してメモリ保護を行うかは、一般にユーザータス
クに対して行う仁とになっている。それではユーザータ
スクは主メモリのどの部分をアクセスするのかといえば
、まず自分のタスクのワークエリア、それにタスク間の
共有エリアである。
クに対して行う仁とになっている。それではユーザータ
スクは主メモリのどの部分をアクセスするのかといえば
、まず自分のタスクのワークエリア、それにタスク間の
共有エリアである。
ここでアクセス可能エリア数に着目すると、タスクワー
クエリアは1つにすることはたやすいが、タスク間共有
エリアは、いくつものエリアに分かれざるを得ない事情
をもっている。これに着眼すると、タスクのワークエリ
アはエリアプロテクトすることで分解能i上げ・タスク
間共有エリアはキープロテクトすることが効率的である
。すなわち、エリアプロテクト框1エリアとし、各々処
理装置にもたせ、メモリ制御部ではキープロテクト方式
のチェックを行う。このとき処理装置にてチェックされ
た結果をメモリ制御部に送ること罠より、両方を結合し
、コストパーフォーマンスのよいメモリ保護方式が実現
できる。
クエリアは1つにすることはたやすいが、タスク間共有
エリアは、いくつものエリアに分かれざるを得ない事情
をもっている。これに着眼すると、タスクのワークエリ
アはエリアプロテクトすることで分解能i上げ・タスク
間共有エリアはキープロテクトすることが効率的である
。すなわち、エリアプロテクト框1エリアとし、各々処
理装置にもたせ、メモリ制御部ではキープロテクト方式
のチェックを行う。このとき処理装置にてチェックされ
た結果をメモリ制御部に送ること罠より、両方を結合し
、コストパーフォーマンスのよいメモリ保護方式が実現
できる。
第3図は本発明の一実施例構成図である。処理装置9は
複数台実装され、15が共通インターフェースパスとな
る。処理装置9にエリアプロテクトチェック回路として
アクセス可能上限レジスタ6、下限レジスタ7、コンパ
レータ8が実装されている。こζでメモリアクセス時メ
モリのアドレ下 スレジスタ10が占−レジスタ口、7の内容の範囲内に
あると!lはコンパレータ8の出力がオンし、′ キ
ーモデファイヤ11に入力される。キーモデファイヤ1
1は、コンパレータ8の出力がオフのときはアクセスキ
ーレジスタ12の内容をそのままメモリ制御部1に送る
が、オンのときは特殊なキーコード(例えばオールゼロ
)にアクセスキーを変更する。メモリ制御部1ではそれ
を受けとると特殊コードデコーダ13の出力がオンし、
ストレージキーレジスタ2、キー判定回路3の機能は禁
止ゲート14の働きで阻止され、タイミング制御装置4
が働きエラーにならないで正常に主メモリ5に対してア
クセスが可能となる。逆に処理装置側の上下限レジスタ
6.7め内容の範囲にアドレスが入らなかった場合は、
ふつうに処理装置ゆらのアクセスキーとストレージキー
が比較チェックされ、キープロチクシ薗ンチェックが行
われる。
複数台実装され、15が共通インターフェースパスとな
る。処理装置9にエリアプロテクトチェック回路として
アクセス可能上限レジスタ6、下限レジスタ7、コンパ
レータ8が実装されている。こζでメモリアクセス時メ
モリのアドレ下 スレジスタ10が占−レジスタ口、7の内容の範囲内に
あると!lはコンパレータ8の出力がオンし、′ キ
ーモデファイヤ11に入力される。キーモデファイヤ1
1は、コンパレータ8の出力がオフのときはアクセスキ
ーレジスタ12の内容をそのままメモリ制御部1に送る
が、オンのときは特殊なキーコード(例えばオールゼロ
)にアクセスキーを変更する。メモリ制御部1ではそれ
を受けとると特殊コードデコーダ13の出力がオンし、
ストレージキーレジスタ2、キー判定回路3の機能は禁
止ゲート14の働きで阻止され、タイミング制御装置4
が働きエラーにならないで正常に主メモリ5に対してア
クセスが可能となる。逆に処理装置側の上下限レジスタ
6.7め内容の範囲にアドレスが入らなかった場合は、
ふつうに処理装置ゆらのアクセスキーとストレージキー
が比較チェックされ、キープロチクシ薗ンチェックが行
われる。
本具体例では処理装置側のエリアプロテクトチェック結
果を、特別なアクセスキーにてメモリ制御部に送るわけ
だが、もともとメモリ制御部には別な意味てΦ−プロテ
クトエラーを阻止するアクセスキーを設けなくてはなら
ぬ事情があり、本方式にてメモリ制御部1の食塩は増え
ない。それはオペレーティングシステムにわ9あてられ
たアクセスキーである。オペレーティングシステムのプ
ログラムはメモリエリアのどの部分でもキーグロテクシ
ョンエラーなしにアクセスせねばならないからである。
果を、特別なアクセスキーにてメモリ制御部に送るわけ
だが、もともとメモリ制御部には別な意味てΦ−プロテ
クトエラーを阻止するアクセスキーを設けなくてはなら
ぬ事情があり、本方式にてメモリ制御部1の食塩は増え
ない。それはオペレーティングシステムにわ9あてられ
たアクセスキーである。オペレーティングシステムのプ
ログラムはメモリエリアのどの部分でもキーグロテクシ
ョンエラーなしにアクセスせねばならないからである。
従ってエリアプロテクト方式とキープロテクト方式を結
合するためのノ・−ドウエア増分はキーモデファイヤ1
1のみである。これは特別、なキーコードをオールゼロ
あるいはオール@1”とすれば非常に単純なものとなる
。
合するためのノ・−ドウエア増分はキーモデファイヤ1
1のみである。これは特別、なキーコードをオールゼロ
あるいはオール@1”とすれば非常に単純なものとなる
。
このように本発明によれば、エリアプロテクト方式とキ
ープロテクト方式の特長管あわせもつメモリ保嚢方式を
低コストで提供することができる。
ープロテクト方式の特長管あわせもつメモリ保嚢方式を
低コストで提供することができる。
第1図は一般的なキープロテクト方式のブロック図、第
2図は一般的なエリアプロテクト方式のブロック図、第
3図は本発明の一実施例ブロック図である。 l・・・メモリ制御部、2・・・ストレージキーレジス
タ、3・・・キー判定回路、6・・・アクセス可能上限
レジスタ、7・・・アクセス可能下限レジスタ、8・・
・コンパレータ、11・・・キーモデ7アイヤ、12・
・・アクセスキーレジスタ、13・・・特殊コードデコ
ーダ、14・・・禁止ゲート。 l 第1 目
2図は一般的なエリアプロテクト方式のブロック図、第
3図は本発明の一実施例ブロック図である。 l・・・メモリ制御部、2・・・ストレージキーレジス
タ、3・・・キー判定回路、6・・・アクセス可能上限
レジスタ、7・・・アクセス可能下限レジスタ、8・・
・コンパレータ、11・・・キーモデ7アイヤ、12・
・・アクセスキーレジスタ、13・・・特殊コードデコ
ーダ、14・・・禁止ゲート。 l 第1 目
Claims (1)
- 【特許請求の範囲】 1、メモリ制御部において、処理装置が送出するアクセ
スキーとメモリ制御部自前が有するストレージキーの比
較を行い、主メモリに対するメモリアクセスの可否を決
定するメモリ保陣万式において処理装置は、メモリアク
セスが許可されるエリアの上下限を設定するプログラム
で書換え可能な少なくとも1対のレジスタを有し、自己
が送出するメモリアドレスが核1対のレジスタによって
、アクセス許可範囲内に入った場合、この情報をメモリ
制御部に送出し、メモリ制御部は該情報を受信したとき
アクセスキーに無関係にメモリアクセスを許可するよう
にしたことを特徴とするメモリ保護方法。 2、処理装置は、自己が送出するメモリアドレスがアク
セス許可範囲内に入った場合、この情報をメモリ制御部
に送出する手段として、アクセスキーを特殊のキーコー
ドに変更し、メモリ制御部は、キーコードが特殊キーコ
ードになっている場合、無条件にメモリアクセスを許可
するようにしていることを特徴とする特許請求の範囲第
1項記載のメモリ保護方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1960382A JPS58139396A (ja) | 1982-02-12 | 1982-02-12 | メモリ保護方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1960382A JPS58139396A (ja) | 1982-02-12 | 1982-02-12 | メモリ保護方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58139396A true JPS58139396A (ja) | 1983-08-18 |
Family
ID=12003776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1960382A Pending JPS58139396A (ja) | 1982-02-12 | 1982-02-12 | メモリ保護方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58139396A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01173243A (ja) * | 1987-12-28 | 1989-07-07 | Toyo Commun Equip Co Ltd | 記憶保護装置 |
-
1982
- 1982-02-12 JP JP1960382A patent/JPS58139396A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01173243A (ja) * | 1987-12-28 | 1989-07-07 | Toyo Commun Equip Co Ltd | 記憶保護装置 |
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